JP5302175B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法に関し、特に、複数の半導体チップを並べて配置する半導体装置に適用して有効な技術に関するものである。

特開２００３-９２３７４号公報（特許文献１）には、配線基板上に半導体チップを搭載する半導体装置において、半導体チップと配線基板の電極パッドとの間に溝を形成して配線基板の電極パッドの表面へのダイボンド材の流出を防止することが開示されている。

特開２００８-２３５８５９号公報（特許文献２）には、リードフレームのダイパッド上に複数の半導体チップを並べて配置する半導体装置において、一方の半導体チップと他方の半導体チップとをワイヤを介して直接、電気的に接続することが開示されている。

特開２００３-９２３７４号公報 特開２００８-２３５８５９号公報

１つの半導体装置内に複数種類の半導体チップを混載することでシステムを構築するＳＩＰ（System in Package）型の半導体装置がある。このＳＩＰの構成としては、半導体チップ上に別の半導体チップを積層する積層タイプと、半導体チップの隣に別の半導体チップを並べて配置する平置きタイプがある。平置きタイプの場合、半導体装置の薄型化、および半導体チップと基材とを接続するワイヤ長を低減できる点で、積層タイプよりも有効である。

近年では、半導体装置の小型化に伴い、使用する基材（例えば、配線基板やリードフレーム）の外形サイズも小さくなる傾向にある。そのため、半導体チップと基材の電極パッド（ボンディングリード）との間隔も小さくなってきた。このとき、半導体チップを基材に搭載するために使用するダイボンド材（接着材）として、液状タイプ（ペースト状）のものを使用した場合、前記特許文献１に示すように、半導体チップの周囲にダイボンド材が流出する（溢れ出す）。そのため、基材の電極パッドの表面に、流出したダイボンド材が到達しないように、半導体チップと基材の電極パッドとの間にダム部（溝）を形成しておくことが好ましい。

また、平置きタイプの半導体装置の小型化を実現するためには、隣り合う半導体チップの間隔を近づける必要がある。ここで、ＳＩＰの場合、一般に、一方の半導体チップと他方の半導体チップとの間で信号の入出力が行われるため、前記特許文献２に示すように、基材の電極パッドを介さずに、直接、一方の半導体チップと他方の半導体チップとをワイヤを介して電気的に接続することができる。そのため、隣り合う半導体チップの間に電極パッドを形成する必要がない。これにより、隣り合う半導体チップの間には基材の電極パッドを形成しなくてもよく、隣り合う半導体チップの間隔を小さくすることができる。

しかしながら、本願発明者の検討によれば、以下の問題が発生することがわかった。

すなわち、半導体チップを固定するダイボンド材として、液状タイプ（ペースト状）のものを使用した場合、このダイボンド材が完全に硬化するまで、ダイボンド材は流動性を有している。そのため、硬化しきる前のダイボンド材は、塗布された領域の周囲に濡れ広がり、このダイボンド材を介して基材上に配置された半導体チップも動いてしまう。これにより、次のワイヤボンディング工程において、本来ある位置に半導体チップの電極パッドがないため、ワイヤボンディング不良が生じる原因となることがわかった。

本発明の目的は、平置きタイプの半導体装置において、ワイヤボンディング不良の発生を抑制できる技術について提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本願発明の一態様である半導体装置の製造方法は、配線基板が有する第１および第２チップ搭載領域上に、第１および第２半導体チップを液状の接着材を介して搭載する工程を有している。ここで、前記第１および第２チップ搭載領域の周囲には複数のボンディングリードが形成されているが、前記第１および第２チップ搭載領域の間には形成されていない。また、前記配線基板の上面を覆う絶縁膜には、ダム部が形成され、前記ダム部は、平面視において、前記第１チップ搭載領域と前記第２チップ搭載領域の間に形成されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

すなわち、本願発明の一態様によれば、平置きタイプの半導体装置において、ワイヤボンディング不良の発生を抑制できる。

本発明の一実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。 本発明の一実施の形態の半導体装置の上面側の内部構造を示す平面図である。 図２のＡ−Ａ線に沿った断面図である。 図１〜図３に示す半導体装置の組み立てフローを示す説明図である。 図４に示す基材準備工程で準備する配線基板の全体構造を示す平面図である。 図５のＢ部を拡大した拡大平面図である。 図６のＣ部をさらに拡大した拡大平面図である。 図４に示す半導体チップ準備工程で半導体チップを取得するための半導体ウエハを示す平面図である。 図８のＤ部を拡大した拡大平面図である。 図９のＥ−Ｅ線に沿った拡大断面図である。 第１のウエハダイシング方法における第１のステップを示す拡大断面図である。 図１１に示す第１のステップに続く第２のステップを示す拡大断面図である。 第２のウエハダイシング方法における第１のステップを示す拡大断面図である。 図１３に示す第１のステップに続く第２のステップを示す拡大断面図である。 図４に示すダイボンディング工程の第１の接着材配置工程を示す拡大平面図である。 図１５のＦ−Ｆ線に沿った拡大断面図である。 図１６に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図１７に示すＧ部をさらに拡大した拡大断面図である。 図４に示すダイボンディング工程の第２の接着材配置工程を示す拡大平面図である。 図１９のＦ−Ｆ線に沿った拡大断面図である。 図２０に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。 図４に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図である。 図２２のＨ部をさらに拡大した拡大断面図である。 図４に示すワイヤボンディング工程を示す拡大断面図である。 図２４のＨ部をさらに拡大した拡大断面図である。 図４に示す封止工程で用いる成形金型に配線基板を配置して上金型側から透視した状態を示す透視平面図である。 図２６に示すＪ−Ｊ線に沿った断面図である。 図２６に示すＫ部において、配線基板上に供給する封止用樹脂の流れ方向を拡大して示す拡大平面図である。 図２７に示す封止用樹脂を硬化させた状態を示す拡大断面図である。 配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。 図３０に示す配線基板および封止体を個片化する工程を示す拡大断面図である。 図２に示す半導体装置の変形例である半導体装置の上面側の内部構造を示す平面図である。 図７に示す配線基板の変形例である配線基板の溝部周辺を拡大した拡大平面図である。 図１８に示す配線基板の変形例である配線基板の壁部周辺を拡大した拡大断面図である。 図１１に示すウエハダイシング方法の変形例を示す拡大断面図である。 図１２に示すウエハダイシング方法の変形例を示す拡大断面図である。 図２４に示すワイヤボンディング工程の変形例を示す拡大断面図である。 図３７に示すＬ部の拡大断面図である。 図３に示す半導体装置の変形例である半導体装置を示す断面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

以下の実施の形態では、ＳＩＰ型の半導体装置の一例として、本願発明者が具体的に検討したＤＳＣ（Digital still camera）やＤＶＣ（Digital video camera）、あるいはカメラ機能付き携帯電話などの撮像装置（撮像システム）に組み込まれる半導体装置を取り上げて説明する。

＜撮像装置（撮像システム）＞
図１は、本実施の形態の半導体装置を組み込んだ撮像システムの動作を模式的に示す説明図である。

図１において、本実施の形態の撮像装置（撮像システム）は、例えばＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）などの撮像素子（イメージセンサ）１、および撮像素子１と電気的に接続されている半導体装置２を有している。撮像素子１は、光を電子に変換するフォトダイオードと、電子を電気信号として読み出す走査回路を有している。また、半導体装置２は、撮像素子１を制御する機能や撮像素子１から出力された電気信号を処理する機能を有するＡＦＥ（Analog Front End）回路を有している。

半導体装置２は、撮像素子１を制御する機能を有している。詳しくは、半導体装置２は、デジタル回路であるタイミングジェネレータＴＧや撮像素子１を駆動するドライバ回路を有し、タイミングジェネレータＴＧで生成した制御信号でドライバを駆動し、このドライバ回路によって、例えば、ＣＣＤセンサなどの撮像素子（画素がアレイ状に配置された撮像デバイス）１を駆動するようになっている。

撮像素子１を駆動するには、電圧（駆動電圧）の異なる２種類のドライバ回路により、駆動電圧を印加する。まず、ＡＦＥ回路に含まれるタイミングジェネレータＴＧにより、制御信号をパルス出力する。ＡＦＥ回路において、タイミングジェネレータＴＧから出力される制御信号は、例えば３．３Ｖ電源を使用している。つまり３．３Ｖ系の制御信号が出力される。

電圧の異なる２種類のドライバ回路の一方である水平ドライバＨＤＲはこの３．３Ｖ系の制御信号により、撮像素子１に電圧を印加して撮像素子１を駆動する。また、他方のドライバ回路である垂直ドライバＶＤＲは、水平ドライバＨＤＲよりも電圧の高い制御信号により撮像素子１を駆動する。例えば、本実施の形態では５Ｖ電源を使用し、タイミングジェネレータＴＧから入力された３．３Ｖ系の制御信号をレベルシフタによって５Ｖの電源を使用した制御信号（５Ｖの信号）に変換して出力し、撮像素子１を駆動している。

撮像素子１には、複数のフォトダイオードがアレイ状に配列され、このフォトダイオードに照射された光を電荷に変換している。つまり、フォトダイオードに投影された画像を電荷に変換している。フォトダイオードで変換された電荷は、撮像装置において電気信号として信号処理され画像が表示される。このとき、撮像素子１では、アレイ状に配列されたフォトダイオードから順次電荷を出力するために走査回路が備えられ、電荷移動転送により画像を電気信号（アナログ画像信号）化している。この走査回路の駆動は、水平ドライバＨＤＲや垂直ドライバＶＤＲから出力される制御信号（例えばタイミングパルスなど）により制御されている。

撮像素子１から出力された電気信号（アナログ画像信号）は、半導体装置２が有するＡＦＥ回路で、ノイズ除去、増幅およびＡ／Ｄ変換などの処理を実施され、デジタル信号化される。このため、ＡＦＥ回路には、ノイズ低減回路ＣＤＳ、増幅回路ＰＧＡ、およびＡ／Ｄ変換回路ＡＤＣが含まれている。その後、画像処理回路が形成されたＬＳＩ（Large Scale Integration）である半導体装置３に出力されてさらに画像処理が施された後、表示装置での表示や記憶装置への記録に供される。

以下で詳細に説明する本実施の形態の半導体装置２は、上記したような撮像システムにおいて、撮像素子１を制御するシステムや撮像素子１から出力される電気信号を処理するシステムを有する半導体装置（半導体パッケージ）である。

＜半導体装置＞
次に、図１に示す半導体装置２の構成について、図１〜図３を用いて説明する。本実施の形態は、ＢＧＡ（Ball Grid Array）型の半導体装置に適用したものであり、図２はこのＢＧＡの上面側の内部構造を示す平面図、図３は図２のＡ−Ａ線に沿った断面図である。

本実施の形態の半導体装置２は、上面２１ａを有する配線基板２０、配線基板（基材）２０の上面２１ａ上に接着材（ダイボンド材）１１を介してそれぞれ搭載される複数（本実施の形態では２つ）の半導体チップ１２（ＡＦＥチップ１２ａとＶＤＲチップ１２ｂ）、複数の半導体チップ１２と配線基板１０をそれぞれ電気的に接続する複数のワイヤ（導電性部材）１３、および複数の半導体チップ１２および複数のワイヤ１３を封止する封止体（封止樹脂）１４を有している。

複数の半導体チップ１２のうち、ＶＤＲチップ１２ｂには、図１を用いて説明したレベルシフタを含む垂直ドライバ回路が形成されている。一方、ＡＦＥチップ１２ａには、垂直ドライバ回路を除く、他のＡＦＥ回路、例えば、水平ドライバ回路、タイミングジェネレータＴＧ、ノイズ低減回路ＣＤＳ、増幅回路ＰＧＡ、およびＡ／Ｄ変換回路ＡＤＣなど、３．３Ｖ系の電源で駆動する回路が形成されている。このように本実施の形態の半導体装置２は、２種類の半導体チップを内蔵し、これらを電気的に接続することにより、図１に示す撮像装置を制御するシステムを構成する。つまり、半導体装置２は１つの半導体装置内に複数種類の半導体チップを混載することでシステムを構築するＳＩＰ型の半導体装置である。

次に、半導体装置２の基材である配線基板２０について説明する。配線基板２０は、上面（主面）２１ａ、上面２１ａの反対側に位置する下面（裏面）２１ｂを有するコア層２１を有している。コア層２１は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。

コア層２１の上面２１ａには、複数の端子（ボンディングリード、電極パッド）２２と、複数の端子２２とそれぞれ電気的に接続された複数の配線（上面側配線）２３ａが形成されている。また、図示しないが、端子２２の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜上に金（Ａｕ）膜が積層されている。また、コア層２１の下面２１ｂには、複数のランド（端子、電極パッド）２４と、複数の端子２２とそれぞれ電気的に接続された複数の配線（下面側配線）２３ｂが形成されている。また、図示しないが、ランド２４の表面にはめっき層が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）である。また、コア層２１には、上面２１ａから下面２１ｂに向かってビア（孔）２５が形成され、このビア２５内に形成された導体である配線（ビア内配線、ビア内導体）２３ｃを介して複数の配線２３ａと複数の配線２３ｂがそれぞれ電気的に接続されている。なお、端子２２、配線２３ａおよびランド２４は、銅（Ｃｕ）から成る。

なお、図３では、コア層２１の上面２１ａおよび下面２１ｂに配線パターン２３が形成された、２層の配線層を有する配線基板を示している。しかし、配線基板２０の配線層数は２層には限定されず、例えば、コア層２１内に複数層の配線層（配線パターン２３）を形成する、所謂、多層配線基板とすることもできる。この場合、配線を引き回すスペースをさらに増加することができるので、端子数が多い半導体装置に適用して特に有効である。

コア層２１の上面２１ａには、絶縁性の樹脂からなる絶縁膜（ソルダレジスト膜）２６が形成され、複数の配線２３ａは絶縁膜２６により覆われている。絶縁膜２６は、複数の端子２２と重なる位置に複数の開口部２６ａがそれぞれ形成され、端子２２はこの開口部２６ａにおいて絶縁膜２６から露出している。また、コア層２１の下面２１ｂには、絶縁膜２６と同様に絶縁性の樹脂からなる絶縁膜（ソルダレジスト膜）２７が形成され、複数の配線２３ｂは絶縁膜２７により覆われている。絶縁膜２７は、複数のランド２４と重なる位置に複数の開口部２７ａがそれぞれ形成され、ランド２４はこの開口部２７ａにおいて絶縁膜２７から露出している。また、図３に示すように、複数のランド２４の露出部には半導体装置２を図示しない実装基板に実装する際の外部電極端子となる複数の半田材（半田ボール）２８がそれぞれ接合されている。

コア層２１の上面２１ａおよび下面２１ｂ（すなわち配線基板２０の上面および下面）の平面形状は四角形を成し、本実施の形態では、例えば、一辺の長さが６ｍｍの略正方形である。

また、配線基板２０は、コア層２１の上面２１ａ側に複数のチップ搭載領域２０ａを有している。本実施の形態では、ＡＦＥチップ１２ａを搭載するチップ搭載領域２０ｂとＶＤＲチップ１２ｂを搭載するチップ搭載領域２０ｃを有している。複数のチップ搭載領域２０ａは並べて配置されている。つまり、半導体装置２は複数の半導体チップを並べて配置する平置きタイプの半導体装置である。複数のチップ搭載領域２０ａはそれぞれ四角形の平面形状をなし、本実施の形態では長方形である。チップ搭載領域２０ｂ、２０ｃはそれぞれの長辺が対向するように並べて配置されている。換言すれば、チップ搭載領域２０ｂの第１長辺とチップ搭載領域２０ｃの第２長辺が互いに対向するように配置されている。

各チップ搭載領域２０ａの周囲には、それぞれ溝部（窪み部、ダム部）２６ｂが形成されている。この溝部２６ｂは、絶縁膜２６の一部を取り除くことにより形成され、各チップ搭載領域２０ａの周囲を取り囲むように形成されている。本実施の形態では、溝部２６ｂを形成する領域は、絶縁膜２６が完全に取り除かれており、配線２３ａの一部が溝部２６ｂにおいて露出している。この溝部２６ｂは、後述するダイボンディング工程において、半導体チップを位置精度良く配置する観点から形成するものであるが、その理由および詳細な構造については、半導体装置の製造方法を説明する際に詳述する。

次に、配線基板２０上に搭載する半導体チップ１２について説明する。本実施の形態の２つの半導体チップ１２（ＶＤＲチップ１２ｂとＡＦＥチップ１２ａ）は、それぞれ主面１２ｃ、主面１２ｃの反対側に位置する裏面１２ｄ、およびこの主面１２ｃと裏面１２ｄとの間に位置する側面１２ｅを有している。

半導体チップ１２の平面形状（主面１２ｃ、裏面１２ｄの形状）は略四角形からなり、本実施の形態では、それぞれ長方形である。本実施の形態では、２個の半導体チップを平面的に並べて配置している。詳しくは、図２に示すように、一方の半導体チップ１２の長辺が、他方の半導体チップ１２の長辺と対向する（並ぶ）ように、各半導体チップ１２を並べて配置している。このように平面的に複数の半導体チップ１２を並べて配置する場合、各半導体チップ１２を長方形とし、それぞれの長辺が互いに対向するように配置することで、半導体装置（半導体パッケージ）全体の平面寸法の増大を抑制し、小型化することができる。なお、本実施の形態では、上記の通り配線基板２０の平面形状を正方形としたが、配線基板２０の平面形状が長方形の場合であっても同様である。配線基板２０を長方形とする場合であっても、配線基板２０の平面形状における長辺と短辺の比（短辺の長さ／長辺の長さ）を半導体チップ１２における長辺と短辺の比（短辺の長さ／長辺の長さ）よりも大きくすることで、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。また、本実施の形態の２つの半導体チップ１２の厚さは、半導体装置を薄型化する観点から同じ厚さで薄くしてあり、例えばそれぞれ１．５ｍｍ厚となっている。

半導体チップ１２の主面１２ｃ上には、それぞれ複数のパッド（電極パッド）３１が形成されている。複数のパッド３１は、半導体チップ１２の各辺に沿って、かつ主面１２ｃ上の周縁部側に並べて配置されている。また、半導体チップ１２の主面１２ｃには、それぞれダイオードやトランジスタなどの複数の半導体素子（回路素子）が形成され、半導体素子上に形成された図示しない配線（配線層）を介して複数のパッド３１とそれぞれ電気的に接続されている。このように半導体チップは、主面１２ｃに形成された半導体素子とこれらを電気的に接続する配線により、上記したようなドライバ回路などの回路をそれぞれ構成している。

なお、半導体チップ１２の基材（半導体基板）は、例えばシリコン（Ｓｉ）からなる。また、主面１２ｃ上には絶縁膜が形成されており、複数のパッド３１のそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。

また、このパッド３１は金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッド３１の表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造である。

また、複数の半導体チップ１２は複数のワイヤ１３を介してそれぞれ配線基板２０と電気的に接続（チップ−配線基板間接続）されている。詳しくは、形成されたワイヤ１３ａの一方の端部は、半導体チップ１２のパッド３１ａに接続され、他方は、配線基板２０の端子２２に接続されている。

また、本実施の形態では、複数の半導体チップ１２がワイヤ１３ｂを介して直接電気的に接続されている。詳しくは、ワイヤ１３ｂの一方の端部は、一方の半導体チップ１２（例えば本実施の形態ではＡＦＥチップ１２ａ）のパッド３１ｂに接続され、ワイヤ１３ｂの他方は、他方の半導体チップ１２（例えば本実施の形態ではＶＤＲチップ１２ｂ）のパッド３１ｂに接続されている。また、半導体チップ１２同士を接続（チップ−チップ間接続）するワイヤ１３ｂに接続されるパッド３１ｂは、四角形の半導体チップ１２の４辺のうち、互いに対向し、かつ互いに隣り合う辺（本実施の形態では長辺）に沿って配置されている。これにより、ワイヤ１３ｂの長さ（すなわち伝送距離）を短くすることができる。また、本実施の形態では、ＡＦＥチップ１２ａとＶＤＲチップ１２ｂの間には端子２２を形成せず、端子２２は、これら半導体チップ１２の周囲を取り囲むように配置している。このため、並べて配置される半導体チップ１２間の距離を近づけることができるので、半導体装置全体の平面寸法の増大を抑制し、小型化することができる。

ここで、図２に示すように２つの半導体チップ１２は、それぞれ外部端子となるパッド３１の数が異なる。詳しくは、ＡＦＥチップ１２ａが有するパッド３１の数は、ＶＤＲチップ１２ｂが有するパッド３１の数よりも多い。これは、ＡＦＥチップ１２ａとＶＤＲチップ１２ｂは、異なる回路が形成された別の種類の半導体チップ１２であり、必要な外部端子の数も異なるためである。

このように、パッド３１の数が異なる複数の半導体チップ１２を並べて配置する場合、イレギュラーなレイアウトで配置されるパッド３１（およびこのパッド３１に接続されるワイヤ１３）が生じる。すなわち、チップ−チップ間接続するための（半導体チップ１２の）外部端子となる複数のパッド３１ｂは、それぞれ半導体チップ１２の互いに対向する辺に沿って配置されている。一方、チップ−配線基板間接続するための外部端子となる複数のパッド３１ａは、原則としてパッド３１ｂが配置される対向辺以外の３辺に沿ってそれぞれ配置されている。つまり、半導体チップ１２の対向辺に沿って配置されるパッド３１ｂはチップ−チップ間接続に、その他の辺に沿って配置されるパッド３１ａはチップ−配線基板間接続に用いられている。これは、パッド３１ａ−端子２２間、およびパッド３１ｂ−パッド３１ｂ間を電気的に接続するワイヤ１３の距離を短くしてインピーダンス成分を低減するためである。

ところが、ＡＦＥチップ１２ａのパッド３１の数が多いこと、さらには平面形状が略正方形からなる上面２１ａを有する配線基板２０に２つの半導体チップ１２を並べて配置するために各半導体チップ１２の平面形状を長方形としているため、端子２２と接続されるパッド３１ａの配置スペース（本実施の形態では、半導体チップ１２の短辺における配置スペース）が不足する。そこで、本実施の形態では、ＡＦＥチップ１２ａが有する４辺のうち、ＶＤＲチップ１２ｂの長辺と対向する辺側に端子２２とワイヤ１３ｃを介して電気的に接続されるパッド３１ｃを配置している。また、このワイヤ１３ｃに接続される端子２２は、ＶＤＲチップ１２ｂの短辺に沿って配置されている。換言すれば、ワイヤ１３ｃに接続される端子２２は、ＶＤＲチップ１２ｂを搭載するチップ搭載領域２０ｃの短辺に沿って配置されている。このようにイレギュラーなレイアウトで配置されるワイヤ１３ｃを有することにより生じる新たな課題およびその解決手段については、後述する半導体装置の製造方法の封止工程で詳細に説明する。

複数の半導体チップ１２は、半導体チップ１２の裏面１２ｄが配線基板２０のコア層２１の上面２１ａと対向した状態で接着材１１を介して配線基板２０のチップ搭載領域２０ａ上にそれぞれ接着固定されている。接着材１１は例えばエポキシ系の熱硬化性樹脂からなり、半導体チップ１２の裏面１２ｄ全体を覆い、さらにその外側に位置する溝部２６ｂのエッジ部まで延在している。

また、配線基板２０の上面２１ａ側には封止体１４が形成され、複数の半導体チップ１２および複数のワイヤ１３は封止体１４により封止（樹脂封止）されている。

＜半導体装置の製造工程＞
次に、本実施の形態における半導体装置２の製造工程について、説明する。本実施の形態における半導体装置２は、図４に示す組立てフローに沿って製造される。図４は図１〜図３に示す半導体装置の組み立てフローを示す説明図である。各工程の詳細については、図５〜図３１を用いて、以下に説明する。

１．基材（配線基板）準備工程；
まず、図４に示す基材準備工程Ｓ１として、図５に示すような配線基板４０を準備する。図５は図４に示す基材準備工程で準備する配線基板の全体構造を示す平面図、図６は図５のＢ部を拡大した拡大平面図である。また、図７は、図６のＣ部をさらに拡大した拡大平面図である。なお、図７は図６に示すチップ搭載領域２０ｃ周辺の拡大平面図であるが、チップ搭載領域２０ｂ周辺についても図７を用いて説明することができるので、チップ搭載領域２０ｂ周辺の拡大平面図は図示は省略する。

本実施の形態で使用する配線基板４０は、図５に示すように、枠体（枠部）４０ｂの内側に複数のデバイス領域４０ａを備えている。配線基板４０は、複数のデバイス領域４０ａを有する、所謂、多数個取り基板である。

また、各デバイス領域４０ａは、図６に示すように、ＡＦＥチップ１２ａを搭載するチップ搭載領域２０ｂと、ＶＤＲチップ１２ｂを搭載するチップ搭載領域２０ｃからなる複数のチップ搭載領域２０ａと、チップ搭載領域２０ａの周囲に並べて配置される複数の端子（ボンディングリード）２２を有している。すなわち、複数のチップ搭載領域２０ｂは、平面視において、複数の端子２２で囲まれている。チップ搭載領域２０ｂ、２０ｃの平面形状は、搭載する半導体チップ１２（図２参照）の平面形状に対応してそれぞれ四角形をなし、本実施の形態では長方形となっている。また、チップ搭載領域２０ｂ、２０ｃがそれぞれ有する４辺のうち、それぞれの長辺を互いに対向させた状態で配置されている。換言すれば、チップ搭載領域２０ｂの第１長辺とチップ搭載領域２０ｃの第２長辺が互いに対向するように配置されている。また、平面視において、チップ搭載領域２０ｂ、２０ｃの間には端子２２は形成されていない。このため、チップ搭載領域２０ｂ、２０ｃの間隔を近づけて配置することができるので、デバイス領域４０ａの平面寸法、すなわち、図２に示す半導体装置２の平面寸法を小型化することができる。

また、図７に示すように、複数の端子２２は、それぞれ配線２３ａと電気的に接続されている。配線２３ａは、端子２２からチップ搭載領域２０ａに向かって延在し、チップ搭載領域２０ａ（チップ搭載領域２０ｂまたはチップ搭載領域２０ｃ）と重なる領域において絶縁膜２６に覆われている。例えば、図７ではチップ搭載領域２０ａ内にビア２５が形成され、配線２３ａが端子２２からビア２５内に形成された配線２３ｃまで延在している。つまり、チップ搭載領域２０ａ内にも配線２３ａが形成され、絶縁膜２６により覆われている。このようにコア層２１の上面２１ａのスペースを有効に活用することにより、端子数が増加した場合であっても、平面寸法の増大を防止ないしは抑制しつつ、効率的に配線２３ａを引き回すことができる。

なお、図７では、端子２２の外側にも配線２３ａが延在しているが、これは、電解めっき法を用いて端子２２およびランド２４の表面にめっき層を形成する際に用いる給電線であり、後述する個片化工程において、デバイス領域４０ａよりも外側の部分は切断される。

また、図６に示すように端子２２とチップ搭載領域２０ａの間およびチップ搭載領域２０ｂ、２０ｃの間には、後のダイボンディング工程においてチップ搭載領域２０ａに供給される接着材１１が、供給された部分から周囲に向かって必要以上に濡れ広がるのを抑制するためのダムとなる溝部２６ｂがチップ搭載領域２０ｂ、２０ｃの周囲を取り囲むように形成されている。また、本実施の形態では、チップ搭載領域２０ｂ、２０ｃに対して、それぞれ独立して溝部２６ｂを形成するのではなく、チップ搭載領域２０ａの間には１本の溝部２６ｂを形成している。換言すれば、溝部２６ｂは一体に形成され、チップ搭載領域２０ｂ、２０ｃの間では、ダム部としての溝部２６ｂをチップ搭載領域２０ｂ、２０ｃが兼用している。このように１本の溝部２６ｂをチップ搭載領域２０ｂ、２０ｃの間に形成することにより、チップ搭載領域２０ｂ、２０ｃの間隔を狭くすることができるので、デバイス領域４０ａの平面寸法、すなわち、図２に示す半導体装置２の平面寸法を小型化することができる。

溝部２６ｂを形成する方法は、例えばエッチング法により絶縁膜２６に開口部２６ａを形成する工程において、開口部２６ａと同じタイミングで（一括して）エッチング法により形成することができる。したがって、工程を追加することなく溝部２６ｂを形成することができるので、製造効率の低下を防止することができる。

また、図７に示すように、チップ搭載領域２０ａと溝部２６ｂの間には、絶縁膜２６で覆われた領域２６ｃが存在する。つまり、チップ搭載領域２０ａと溝部２６ｂは離間して配置されている。このように離間して配置する理由は、後述するダイボンディング工程において詳細に説明する。

２．半導体チップ準備工程；
図４に示す半導体チップ準備工程Ｓ２として、図２に示す複数の半導体チップ１２を準備する。本工程では、まず、図８〜図１０に示すような半導体ウエハ５０を準備する。図８は、図４に示す半導体チップ準備工程で半導体チップを取得するための半導体ウエハを示す平面図、図９は図８のＤ部を拡大した拡大平面図、図１０は図９のＥ−Ｅ線に沿った拡大断面図である。また、図１１は、第１のウエハダイシング方法における第１のステップを示す拡大断面図、図１２は図１１に示す第１のステップに続く第２のステップを示す拡大断面図である。また、図１３は、第２のウエハダイシング方法における第１のステップを示す拡大断面図、図１４は図１３に示す第１のステップに続く第２のステップを示す拡大断面図である。

半導体ウエハ５０は、例えばシリコン（Ｓｉ）からなる略円形の基材である。半導体ウエハ５０は複数のデバイス領域５０ａを有し、各デバイス領域５０ａの主面１２ｃには、基材層（基材）５０ｃに形成される複数の半導体素子および配線層５０ｄの配線を介してこれらの半導体素子と電気的に接続される複数のパッド３１がそれぞれ形成されている。また、主面１２ｃ上は、例えばシリコン酸化膜などからなる絶縁膜５０ｅで覆われ、パッド３１は、絶縁膜５０ｅに形成された開口部において、絶縁膜５０ｅから露出している。

また、各デバイス領域５０ａの間には、スクライブ領域（ダイシングライン）５０ｂが配置され、スクライブ領域５０ｂには、図９や図１０に示すように導体パターン（テストパターン）５１が形成されている。この導体パターン５１は、半導体ウエハ５０に半導体素子などを形成するウエハプロセスにおいて、デバイス領域５０ａ内に形成される半導体素子や配線などが正しく形成されているか否かを確認するためのテストに用いるパターンであって、主面１２ｃ上には、パッド３１と同じ金属からなる金属パターンが形成されている。このようなテストパターンはＴＥＧ（Test Element Group）と呼ばれる。

図２に示す半導体チップ１２は、図８〜図１０に示す半導体ウエハ５０のスクライブ領域５０ｂに沿ってこれを切断し、デバイス領域５０ａ毎に分割する、ウエハダイシング工程により得られる。

ウエハダイシング工程では、ダイシングブレードと呼ばれる切断治具をスクライブ領域５０ｂに沿って走らせることで切断する。詳しくは図１１〜図１４に示すように、半導体ウエハ５０の裏面１２ｄにダイシングテープ５３を貼り付けた状態で、主面１２ｃ側からダイシングブレード５２、５４、５５、５６でスクライブ領域５０ｂを切削し、複数の半導体チップ１２（図２参照）に分割する。

ここで、ウエハダイシング工程では、幅の異なる複数種類（本実施の形態では２種類）のダイシングブレードを用いて複数回（本実施の形態では２回）のステップで半導体ウエハ５０を切断する（ステップダイシング方式）。このステップダイシング方式について図１１および図１２を用いて説明すると、まず、第１のステップとして、導体パターン５１の幅よりも広い幅Ｗ１を有するダイシングブレード５２によって半導体ウエハ５０の主面１２ｃ側からスクライブ領域５０ｂ（導体パターン５１も含む）を切削する。この時、半導体ウエハ５０を完全には切断せず、導体パターン５１（図１０参照）、絶縁膜５０ｅ、配線層５０ｄおよび基材層５０ｃの一部までを切削する。続いて、第２のステップとして、幅Ｗ１よりも狭い幅Ｗ２を有するダイシングブレード５４を用いて基材層５０ｃの残部からダイシングテープ５３の一部迄を切断し、半導体ウエハ５０を完全に切断する（図１２参照）。

このようなステップダイシング方式を用いてウエハダイシング工程を行う理由の一つは、半導体ウエハ５０のスクライブ領域５０ｂに形成された導体パターン５１の全てを除去するためである。詳細に説明すると、図１３および図１４に示すように、導体パターン５１の幅よりも狭いダイシングブレード５５を用いて半導体ウエハ５０のスクライブ領域５０ｂを切断した場合、導体パターン５１の内側の端部に金属屑５７が発生する。この金属屑５７は、ダイシングブレード５５で導体パターン５１を切削する際の切削屑であって、導体パターン５１や配線層５０ｄ内の配線を構成する金属材料からなる。

また、金属屑５７の形状は、導体パターン５１の表面から上方に立ち上がるように形成される。このため、金属屑５７を除去しなければ、図３に示す半導体チップ１２の主面１２ｃの周縁部に金属屑５７が残留することとなる。そして主面１２ｃの周縁部に金属屑５７が残留した状態で、図２や図３に示すようにワイヤボンディングを行うと、ワイヤ１３のループ高さによっては、ワイヤ１３と金属屑５７（図１４参照）が接触し、短絡の原因となる。本実施の形態では、半導体チップ１２のパッド３１同士を接続（チップ−チップ間接続）するワイヤ１３ｂは、薄型化の観点からワイヤ１３ａと比較してワイヤループ高さを低くする必要がある。特に、図３に示すワイヤ１３ｂの第２ボンド側ではワイヤ１３ｂのワイヤループ高さが低くなる。

そこで、本実施の形態では、チップ−チップ間接続において、少なくともワイヤループ高さが低くなる第２ボンド側に配置される半導体チップ１２（図３ではＶＤＲチップ１２ｂ）は、前記した第１のステップで、導体パターン５１の幅よりも広い幅Ｗ１を有するダイシングブレード５２を用いて切削している。これにより、導体パターン５１を確実に除去することができるので、金属屑５７の発生を防止することができる。すなわち、金属屑５７とワイヤ１３の短絡を防止して、半導体装置の信頼性を向上させることができる。

一方、チップ−チップ間接続において、第１ボンド側となる半導体チップ１２（図３ではＡＦＥチップ１２ａ）は、第２ボンド側と比較するとワイヤループ高さを高くすることができるので、図１３に示すような、導体パターン５１の幅よりも狭い幅Ｗ３を有するダイシングブレード５５を用いて半導体ウエハ５０を切断してもよい。詳しくは、図１３に示すように、第１のステップとして、導体パターン５１の幅よりも狭い幅Ｗ３を有するダイシングブレード５５によって半導体ウエハ５０の主面１２ｃ側からスクライブ領域５０ｂ（導体パターン５１も含む）を切削する。続いて、第２のステップとして、幅Ｗ３よりも狭い幅Ｗ４を有するダイシングブレード５６を用いて基材層５０ｃの残部からダイシングテープ５３の一部迄を切断し、半導体ウエハ５０を完全に切断する（図１４参照）。この場合、導体パターン５１の幅よりも狭い幅のダイシングブレード５５を用いることにより、スクライブ領域５０ｂの幅を狭めることができる。これにより、１枚の半導体ウエハ５０から取得可能なＡＦＥチップ１２ａの数を増加させることができるので、製造効率を向上させることができる。

また、ステップダイシング方式を用いてウエハダイシング工程を行うもう一つの理由は、ウエハのクラック対策である。単に金属屑５７の除去だけを考慮すれば、導体パターン５１の幅よりも広い幅Ｗ１を有するダイシングブレード５２のみ使用し、1回のダイシング工程で半導体ウエハ５０を切断すればよい。しかしながら、幅が太いダイシングブレードを使用すると、半導体ウエハ５０とダイシングブレードとの接触面積が増え、半導体ウエハ５０に大きい切断応力が付与される。これにより、半導体ウエハ５０にクラックが発生する虞がある。

そこで、本実施の形態では、導体パターン５１の除去には、幅の太いダイシングブレード５２を使用し、半導体ウエハ５０を完全に切断する際には、ダイシングブレード５２の幅よりも細いダイシングブレード５４を使用している。

このように、本工程において、ステップダイシング方式を適用することにより、図３に示す半導体チップ１２の主面１２ｃ側の周縁部は面取り加工が施される。本実施の形態では、面取り加工の形状は図３に示すように階段状に面取りされた形状となる。換言すれば、半導体チップ１２の主面１２ｃ側の周縁部に、段差部が形成される。

３．ダイボンディング工程；
次に、図４に示すダイボンディング工程Ｓ３について説明する。図１５は図４に示すダイボンディング工程の第１の接着材配置工程を示す拡大平面図、図１６は図１５のＦ−Ｆ線に沿った拡大断面図である。

まず、第１の接着材配置工程として、図１５および図１６に示すように、接着材ペースト（液状のダイボンド材）１１ａを配置する。接着材ペースト１１ａは、例えば熱硬化性樹脂を含む液状（ペースト状）の接着材であって、これを硬化（熱硬化）させる前には流動性を有している。

本工程では、各デバイス領域４０ａが有するチップ搭載領域２０ｂ、２０ｃのうちの一方に、接着材ペースト１１ａを塗布して配置する。複数のチップ搭載領域２０ａのうち接着剤ペースト１１ａを配置する順序は限定されないが、本実施の形態では、ＶＤＲチップ１２ｂを搭載するチップ搭載領域２０ｃ上に配置する。詳しくは、配線基板４０の上面２１ａを覆う絶縁膜２６上に図示しないノズルを介して接着材ペースト１１ａを塗布する。チップ搭載領域２０ａ内における接着材ペースト１１ａの配置は、長方形の平面形状をなすチップ搭載領域２０ａの４辺のうち、対向する短辺の中心を結ぶ線上に、長辺に沿って配置する。換言すれば、本工程では、接着材ペースト１１ａをチップ搭載領域２０ａの一方の短辺側からこれに対向する他方の短辺側に向かって配置する。これにより、後述するチップ搭載工程において、接着材ペースト１１ａをチップ搭載領域２０ａの全体に略均等に広げることができる。なお、本実施の形態では、例えば図１５に示すように、接着材ペースト１１ａを帯状に配置しているが、接着材ペースト１１ａの配置形状はこれに限定されない。例えば、チップ搭載領域２０ａの４辺のうち、対向する短辺の中心を結ぶ線上に、長辺に沿って複数の接着材ペースト１１ａを配置することもできる。

なお、半導体チップを配線基板などの基材上に接着固定する接着材としては、本実施の形態のような接着材ペーストの他、フィルム状に形成された接着テープを予め半導体チップの裏面に貼り付けておくタイプの接着材も考えられる。このように予め半導体チップの裏面に貼り付けておくフィルム状に形成された接着テープは、ＤＡＦ（Die Attach Film）と呼ばれる。

しかし、本実施の形態では以下の理由から、流動性を有する接着材ペースト１１ａを用いている。配線基板４０の上面２１ａを覆う絶縁膜２６は、上面２１ａ上に形成される配線２３ａなどを構成する金属材料よりも柔らかい樹脂材料からなる。したがって、絶縁膜２６の表面の平坦度は、コア層２１の平坦度よりも低く、上面２１ａ上に形成された配線２３ａ等に倣った凹凸を有している。また、本実施の形態では、配線経路の引き回しスペースを確保するため、前記したようにチップ搭載領域２０ａ内まで配線２３ａが延在している。つまり、チップ搭載領域２０ａ内の絶縁膜２６の表面には、配線２３ａなどに倣った凹凸を有している。このように、チップ搭載領域２０ａ内の絶縁膜２６の表面に凹凸がある状態で、ＤＡＦなどの接着テープを介して半導体チップを接着固定する場合、接着テープと絶縁膜２６の間に隙間が生じる場合がある。一方、本実施の形態のように流動性のある接着材ペースト１１ａを用いれば、絶縁膜２６の表面の凹凸に倣って接着材ペースト１１ａを埋め込むことができるため、半導体チップの裏面と絶縁膜２６を確実に接着固定することができる。

次に、第１の半導体チップ搭載工程として、図１７に示すように半導体チップ１２を配線基板４０のチップ搭載領域２０ａに搭載する。本実施の形態では、前記した第１の接着材配置工程で、先に接着材ペースト１１ａを塗布したチップ搭載領域２０ｃ上にＶＤＲチップ１２ｂを搭載する。半導体チップ１２は、半導体チップ１２の裏面１２ｄがチップ搭載領域２０ａの上面２１ａと対向するように、チップ搭載領域２０ａに搭載される（フェイスアップ実装）。図１７は図１６に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図、図１８は図１７に示すＧ部をさらに拡大した拡大断面図である。

本工程では、まず、前記した半導体チップ準備工程で準備した半導体チップ１２を、図１７に示す保持治具６０を用いて、チップ搭載領域２０ａ上に搬送する。続いて半導体チップ１２の裏面１２ｄを配線基板４０の上面２１ａに向かって近づけて搭載する。この時、接着材ペースト１１ａは前記したように流動性を有しているので、半導体チップ１２を配線基板４０に向かって押しつけると、接着材ペースト１１ａはチップ搭載領域２０ａ上において平面的に濡れ広がる。詳しくは、接着材ペースト１１ａはチップ搭載領域２０ａの表面に形成された凹凸の隙間に埋め込まれながら半導体チップ１２の裏面１２ｄの外縁部よりも外側まで広がる。このように、接着材ペースト１１ａを半導体チップ１２の裏面１２ｄの外縁部よりも外側まで濡れ広がらせることにより、半導体チップ１２の裏面１２ｄ全体を接着材ペースト１１ａで覆うことができるので、半導体チップ１２と絶縁膜２６をしっかりと固定する事ができる。

ここで、接着材ペースト１１ａが濡れ広がる方向を制御しなければ、接着材ペースト１１ａが、不規則に濡れ広がってしまう。例えば、接着材ペースト１１ａが、端子２２が配置される領域まで広がると、端子２２の表面が接着材ペースト１１ａに覆われてしまうので、後述するワイヤボンディング工程において、ワイヤボンディング不良が生じる原因となる。

また、硬化前の接着材ペースト１１ａは流動性を有しているので、搭載した半導体チップ１２が接着材ペースト１１ａ上で動いてしまい、半導体チップ１２の搭載位置精度が低下する原因となる。この場合、半導体チップ１２の主面１２ｃ上に形成されたパッド３１の位置精度も低下することとなるので、後述するワイヤボンディング工程において、ワイヤボンディング不良が生じる原因となる。

また、半導体チップ１２を搭載したチップ搭載領域２０ａの隣に配置されるチップ搭載領域２０ａに、既に別の半導体チップ１２（例えば、本実施の形態では図３に示すＡＦＥチップ１２ａ）が搭載されていた場合、接着材ペースト１１ａが隣に搭載された半導体チップ１２まで広がる場合もある。近年の半導体チップの厚さは薄くなる傾向にあり、本実施の形態の半導体チップ１２ように、１．５ｍｍ厚、あるいはこれよりもさらに薄い厚さとなる場合がある。このように薄い半導体チップ１２に隣のチップ搭載領域２０ａに搭載するための接着材ペースト１１ａが到達すると、接着材ペースト１１ａが薄い半導体チップ１２の主面１２ｃ上（パッド３１が形成された面）に這い上がり、半導体チップ１２のパッド３１が接着材ペースト１１ａで覆われてしまう懸念がある。この場合、後述するワイヤボンディング工程において、ワイヤボンディング不良が生じる原因となる。

そこで、本実施の形態では、ダイボンディング工程において、流動性を有する接着材ペースト１１ａの濡れ広がる方向を制御するダム部として、チップ搭載領域２０ａの周囲に溝部２６ｂを形成している。

図１８に示すように、溝部２６ｂを形成すると、濡れ広がった接着材ペースト１１ａは、溝部２６ｂのエッジ部２６ｄ（溝部２６ｂと絶縁膜２６の上面が交差する領域）で堰き止められる。これは流動性を有する接着材ペースト１１ａの表面張力の影響によると考えられる。つまり、濡れ広がった接着材ペースト１１ａは、表面張力によって溝部２６ｂ内には流入せず、エッジ部２６ｄで堰き止められる。また、溝部２６ｂをチップ搭載領域２０ｂ、２０ｃのそれぞれの周囲を取り囲むように配置することにより、接着材ペースト１１ａをチップ搭載領域２０ａ上にバランスよく濡れ広がらせることができる。また、本実施の形態では、溝部２６ｂは、チップ搭載領域２０ａの周囲に連続的に形成されている。つまり、途中で分断されていない。このように溝部２６ｂを各チップ搭載領域２０ａの周囲に連続的に形成することにより、接着材ペースト１１ａが溝部２６ｂの外側に漏れ出すことを確実に防止することができる。

また、上記したように表面張力によって、接着材ペースト１１ａを堰き止める場合には、溝部２６ｂのエッジ部２６ｄは図１８に示すように鋭角な角部を有するように形成することが好ましい。角部を形成することにより表面張力が作用しやすくなるからである。図１８に示すようなエッジ部２６ｄを有する溝部２６ｂは、エッチング法により、絶縁膜２６を取り除くことで、形成することができる。また、本実施の形態では、溝部２６ｂが配置される領域では絶縁膜２６を完全に取り除き、配線２３ａやコア層２１の上面２１ａが露出した状態とした。しかし、エッジ部２６ｄで接着材ペースト１１ａを堰き止める場合には、絶縁膜２６が完全に取り除かれていなくても良い。

また溝部２６ｂの幅（溝幅）については、エッジ部２６ｄで確実に接着材ペースト１１ａを堰き止めることができれば、特に限定されない。ただし、溝部２６ｂの溝幅を広く確保すれば、仮に接着材ペースト１１ａが溝部２６ｂ内に流れ込んだ場合であっても溝部２６ｂの外側まで流出することを防止ないしは抑制することができる。このため、本実施の形態では、並べて配置されるチップ搭載領域２０ａの間に配置される溝部２６ｂの溝幅を約２００μｍ、チップ搭載領域２０ａの間以外に配置される溝部２６ｂの溝幅を約１００μｍとしている。

このように、本実施の形態では、溝部２６ｂを形成することにより、接着材ペースト１１ａが濡れ広がる領域を溝部２６ｂよりも内側の領域に制御することができる。したがって、図１７に示すように溝部２６ｂを端子２２が配置される領域よりもチップ搭載領域２０ａ側に配置することにより、濡れ広がった接着材ペースト１１ａが端子２２まで流出することを防止することができる。

また、複数のチップ搭載領域２０ａの間に溝部２６ｂを形成することにより、濡れ広がった接着材ペースト１１ａが隣のチップ搭載領域２０ａまで流出することを防止することができる。

また、接着材ペースト１１ａが濡れ広がる範囲を溝部２６ｂの内側に制御することにより、硬化前の接着材ペースト１１ａの流動性に起因して搭載後の半導体チップ１２が動いてしまう範囲を限定することができる。

ところで、搭載後の半導体チップ１２が動いてしまうことを防止する観点からは、溝部２６ｂは、チップ搭載領域２０ａに出来る限り近づけて形成することが好ましい。しかし、溝部２６ｂとチップ搭載領域２０ａの距離を極端に近づけ過ぎると、例えば前記した第１の接着材配置工程において、接着材ペースト１１ａの配置量が多すぎると、余剰の接着材ペースト１１ａが溝部２６ｂを乗り越えてその外側まで濡れ広がってしまう懸念がある。また、接着材ペースト１１ａの配置量が少なすぎると、チップ搭載領域２０ａ全体に濡れ広がらず、絶縁膜２６と半導体チップ１２の裏面１２ｄの間に隙間が発生する懸念がある。つまり、接着材ペースト１１ａの配置量（塗布量）の許容範囲（マージン）が狭くなり、半導体チップ１２と絶縁膜２６の接着不良の原因となる。

そこで、本実施の形態では、図１８に示すように溝部２６ｂをチップ搭載領域２０ａから離間して形成し、溝部２６ｂのエッジ部２６ｄとチップ搭載領域２０ａの間に半導体チップ１２が搭載されず、接着材ペースト１１ａが濡れ広がる領域（中間領域）２６ｃを設けている。この領域２６ｃの幅Ｗ５は、搭載する半導体チップ１２のパッド３１の幅Ｗ６（詳しくは、パッド３１上に形成された開口部において絶縁膜５０ｅから露出する領域の幅）と等しくなっており、本実施の形態では、例えば１００μｍである。つまり、本実施の形態では、溝部２６ｂはチップ搭載領域２０ａから、半導体チップ１２のパッド３１の幅Ｗ６に相当する距離を離間して形成している。

このように、領域２６ｃの幅Ｗ５をパッド３１の幅Ｗ６と等しくすることで、搭載後の半導体チップ１２が接着材ペースト１１ａ上で動いてしまう範囲をパッド３１の幅Ｗ６よりも小さくすることができる。このため、後述するワイヤボンディング工程において、パッド３１の位置を正しく認識することができるので、確実にパッド３１にワイヤボンディングを接合することができる。また、パッド３１の幅Ｗ６と等しい幅Ｗ５を有する領域２６ｃをチップ搭載領域２０ａの周囲に配置することで、接着材ペースト１１ａの配置量（塗布量）の誤差を吸収することができるので、半導体チップ１２の裏面１２ｄを確実に接着材ペースト１１ａで覆うことができる。このため、半導体チップ１２と絶縁膜２６を確実に接着し、接着不良を防止することができる。

なお、本願発明者は領域２６ｃの幅Ｗ５について検討を行い、半導体チップ１２が動いてしまうことを防止する観点、および半導体チップ１２と絶縁膜２６の接着不良を防止する観点から、幅Ｗ５を幅Ｗ６と等しくすることで、これらを特に効果的に防止できることを実験的に見出した。しかし、幅Ｗ５と幅Ｗ６が等しいとは、設計上等しくなっていれば良く、加工精度の影響や搭載後の半導体チップ１２が移動したことにより、僅かにずれた場合を排除するものではない。

次に、第２の接着材配置工程として、図１９および図２０に示すように、既に半導体チップ１２が搭載されたチップ搭載領域２０ａとは別のチップ搭載領域２０ａに接着材ペースト１１ａを配置する。本実施の形態では、ＡＦＥチップ１２ａを搭載するチップ搭載領域２０ｂ上に配置する。図１９は図４に示すダイボンディング工程の第２の接着材配置工程を示す拡大平面図、図２０は図１９のＦ−Ｆ線に沿った拡大断面図である。

本工程で用いる接着材ペースト１１ａを構成する材料および接着材ペースト１１ａを配置（塗布）する位置や形状は前記した第１の接着材配置工程と同様であるため、重複する説明は省略する。

次に、第２の半導体チップ搭載工程として、図２１に示すように半導体チップ１２を配線基板４０のチップ搭載領域２０ａに搭載する。本実施の形態では、ＡＦＥチップ１２ａをチップ搭載領域２０ｂ上に搭載する。半導体チップ１２は、半導体チップ１２の裏面１２ｄがチップ搭載領域の上面２１ａと対向するように、チップ搭載領域２０ａに搭載される（フェイスアップ実装）。図２１は図２０に示す配線基板のチップ搭載領域に半導体チップを搭載する工程を示す拡大断面図である。

本工程は、前記した第１の半導体チップ搭載工程と同様の手順でＡＦＥチップ１２ａを搭載するので、重複する説明は省略する。なお、チップ搭載領域２０ｂにＡＦＥチップ１２ａを搭載する際には、隣のチップ搭載領域２０ｃには既にＶＤＲチップ１２ｂが搭載されている。したがって、本工程において、ＡＦＥチップ１２ａの下に配置された接着材ペースト１１ａが、ＶＤＲチップ１２ｂの搭載されたチップ搭載領域２０ｃまで濡れ広がると、前記したようにＶＤＲチップ１２ｂのパッド３１が接着材ペースト１１ａに覆われてしまう虞がある。しかし、本実施の形態によれば、チップ搭載領域２０ｂ、２０ｃの間に溝部２６ｂを形成しているので、これを防止することができる。

次に、ベーク工程として、複数の半導体チップ１２が搭載された配線基板４０を加熱して、接着材ペースト１１ａを硬化させる。ベーク工程では、例えば半導体チップ１２が搭載された配線基板をベーク炉に搬送し、接着材ペースト１１ａの硬化温度以上の温度で硬化させる。接着材ペースト１１ａの熱硬化性樹脂成分が硬化すると、半導体チップ１２は絶縁膜２６上にしっかりと固定される。

なお、本実施の形態では、ＶＤＲチップ１２ｂを搭載した後で、第２の接着材配置工程を行っている。この理由は、搭載する半導体チップ１２の種類を切り替える間にチップ搭載領域２０ａ上に配置された接着材ペースト１１ａに不具合が生じることを防止するためである。ただし、複数種類の半導体チップを並行して搭載することが可能な、ダイボンディング装置を用いる場合には、本実施の形態で説明した工程順序を変更することもできる。例えば、第１および第２の接着材配置工程を行った後で、第１および第２の半導体チップ搭載工程を行うことができる。この場合、複数種類の半導体チップ１２を搭載するため、ダイボンディング装置の複雑化、大型化の要因とはなるが、接着材配置工程を一括して行うことができる。

また、前記した第１の半導体チップ搭載工程と第２の接着材配置工程の間にベーク工程を行うこともできる。この場合、第２の半導体チップ搭載工程は、ＶＤＲチップ１２ｂが絶縁膜２６上に既に固定された状態で行うことができる。ただし、この場合、ダイボンディング工程の途中で配線基板４０を搬送する工程が増加するので、製造工程の煩雑化を防止する観点からは、本実施の形態のように、第２の半導体チップ搭載工程が完了した後でベーク工程を行うことが好ましい。

４．ワイヤボンディング工程；
次に、図４に示すワイヤボンディング工程Ｓ４について説明する。図２２は図４に示すワイヤボンディング工程の突起電極形成工程を示す拡大断面図、図２３は図２２のＨ部をさらに拡大した拡大断面図である。また、図２４は図４に示すワイヤボンディング工程を示す拡大断面図、図２５は図２４のＨ部をさらに拡大した拡大断面図である。

本実施の形態では、前記したように半導体チップ１２のパッド３１同士を接続する、チップ−チップ間接続を行う。このため、図２２および図２３に示すように、突起電極形成工程として、チップ−チップ間接続の第２ボンド側となる半導体チップ１２（図２１、図２３に示すＶＤＲ１２ｂ）のパッド３１上に、スタッドバンプ（突起電極、バンプ電極）３２を形成する。詳しくは、図２３に示すようにワイヤボンディング工程において、第２ボンド側となるパッド３１ｅ上にスタッドバンプ３２を形成し、第１ボンド側となるパッド３１ｄ上には形成しない。

スタッドバンプ３２を形成する方法には、ワイヤボンディング技術を応用して適用することができる。本実施の形態では、図示しない電気トーチにより例えば金からなるワイヤ３３の先端をボール状に形成し、これをキャピラリ６１で押しつけて接合する、ボールボンディング法により形成している。スタッドバンプ３２とパッド３１ｅを接合するためには、熱圧着方式、超音波振動を利用して行う超音波方式、およびこれらを併用する併用方式とがあるが、本実施の形態では、併用方式を用いている。

次に、図２４に示すようにワイヤボンディング工程として、２つのチップ間、およびチップ−配線基板間を、複数のワイヤ１３を介してそれぞれ電気的に接続する。本工程では、チップ−配線基板間の接続においては、半導体チップ１２のパッド３１を第１ボンド側、配線基板４０の端子２２を第２ボンド側とする、所謂、正ボンディング方式によりワイヤボンディングを行う。また、チップ−チップ間接続においては、ＡＦＥチップ１２ａのパッド３１ｄを第１ボンド側、ＶＤＲチップ１２ｂのパッド３１ｅを第２ボンド側としてワイヤボンディングを行う。

ワイヤボンディング方式は、前記した突起電極形成工程と同様に行う。チップ−チップ間接続を行った状態を示す図２５を用いて説明すると、まず、図示しない電気トーチにより例えば金からなるワイヤ３３の先端をボール状に形成し、これをキャピラリで第１ボンド側となるパッド３１ｄに押しつけて接合する。接合方式は、前記した通り、熱圧着方式と超音波方式を併用して行う。続いて、ワイヤ３３を送り出しながらキャピラリ６１を第２ボンド側に移動させてワイヤループ形状を成形し、第２ボンド側の金属（図２５の場合にはスタッドバンプ３２）に接合する。第２ボンド側を接合した後、ワイヤ３３を切断すると、２つの半導体チップ１２のパッド３１ｂ間を、ワイヤ１３を介して電気的に接続することができる。キャピラリの図示は省略するが、チップ−配線基板間の接続においても同様に、図２４に示すようにパッド３１ａと端子２２を、ワイヤ１３を介して電気的に接続する。

ここで、図２５に示すように、第２ボンド側となるパッド３１ｅを有するＶＤＲチップ１２ｂの主面１２ｃからワイヤ１３までの高さＨ１は、第１ボンド側となるパッド３１ｄを有するＡＦＥチップ１２ａの主面１２ｃからワイヤ１３までの高さＨ２よりも低い。したがって、ＶＤＲチップ１２ｂに図１３および図１４を用いて説明した金属屑５７が残留していた場合、金属屑５７とワイヤ１３が接触してしまう可能性が増大する。しかし、本実施の形態によれば、第２ボンド側となるパッド３１ｂを有するＶＤＲチップ１２ｂは、図１１および図１２を用いて説明した第１のウエハダイシング方法を用いている。つまり、特に金属屑５７との接触が懸念されるＶＤＲチップ１２ｂは、金属屑５７の発生を確実に防止することができる方法により形成している。

ところで、突起電極形成工程およびワイヤボンディング工程では、ボンディング装置がボンディング位置を以下のように認識している。すなわち、撮像装置により、基準となるパッド３１が配置される領域の周辺領域の画像データを取得して、これを画像処理装置により解析し、パッド３１の正確な位置を認識している。このようなパッド３１の位置認識方法は、パッド３１の位置が僅かにずれた場合であっても、これを調整して正確にボンディングすることができる点で有効である。

しかし、基準となるパッド３１の位置が大きくずれている場合にはワイヤボンディング不良が発生する。例えば、基準となるパッド３１が配置される予定領域に基準と異なるパッド３１が配置されていた場合、誤ワイヤリングの原因となる。また例えば、画像データを取得する領域の範囲外に基準となるパッド３１が配置されていた場合、パッド認識不良となる。

このように、ワイヤボンディング不良を防止する観点からは、パッド３１の位置がずれた場合であっても、そのずれの程度を極力小さくすることが重要である。本実施の形態では、図１８を用いて説明したように、搭載後の半導体チップ１２が硬化前の接着材ペースト１１ａ上で動いてしまう範囲をパッド３１の幅Ｗ６よりも小さくすることができる。このため、パッド３１の位置ズレの程度を低減することができるので、パッド３１の位置ずれに起因するワイヤボンディング不良を防止することができる。

なお、ワイヤ１３およびスタッドバンプ３２は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。そのため、上記したように、半導体チップ１２のパッド３１の表面に金（Ａｕ）を形成しておくことで、ワイヤ１３とパッド３１との密着性を向上できる。また、上記したように、端子２２の表面にも金（Ａｕ）膜が形成されているため、ワイヤと端子２２との密着性も向上できる。

５．封止工程；
次に、図４に示す封止工程Ｓ５について説明する。図２６は封止工程で用いる成形金型に配線基板を配置して上金型側から透視した状態を示す透視平面図である。図２７は図２６に示すＪ−Ｊ線に沿った断面図である。また、図２８は、図２６に示すＫ部において、配線基板上に供給する封止用樹脂の流れ方向を拡大して示す拡大平面図である。また図２９は、図２７に示す封止用樹脂を硬化させた状態を示す拡大断面図である。

封止工程は成形金型を準備する金型準備工程、成形金型内に半導体チップの搭載された配線基板を配置する基材配置工程、成形金型で配線基板を挟み込んでクランプするクランプ工程、成形金型のキャビティ内に封止用の樹脂を供給し、封止体を形成する封止体形成工程、および成形金型から配線基板を取り出す基材取り出し工程を有している。

本実施の形態では、１つのキャビティ内に行列配置された複数の製品形成領域を有する配線基板を配置して、複数の製品形成領域について一括して封止する、所謂ＭＡＰ（Mold Allay Process）と呼ばれる製造方式について説明する。

まず、図２７に示すように金型準備工程で準備する成形金型７１は下面７２ａを有し、下面７２ａ側にキャビティ（凹部、窪み部）７２ｂが形成された上金型（金型）７２、および下面７２ａと対向する上面７３ａを有する下金型（金型）７３を備えている。

キャビティ７２ｂは、図２６に示すように四角形の平面形状を成す。上金型７２には、キャビティ７２ｂの１辺に沿って複数のゲート部７２ｃが、その対向辺に沿って複数のエアベント部７２ｄが、それぞれ形成されている。

次に基材配置工程では、成形金型７１の下金型７３上に配線基板４０を配置する。下金型７３と組み合わせる上金型７２に形成されたキャビティ７２ｂは、配線基板４０の有する複数のデバイス領域４０ａよりも広い面積を有しており、本工程では、１つのキャビティ７２ｂ内に複数のデバイス領域４０ａが収まるように配線基板４０を配置する。

次にクランプ工程では、上金型７２と下金型７３の距離を近づけて、配線基板４０を上金型７２と下金型７３でクランプする。

次に封止体形成工程では、キャビティ７２ｂ内に封止用の樹脂を供給し、これを硬化させることにより封止樹脂を形成する。本工程では、図示しないポット部に配置された樹脂タブレットを加熱軟化させて、図２６に示すゲート部７２ｃからキャビティ７２ｂ内に封止用樹脂を供給する、トランスファモールド方式により形成する。樹脂タブレットは、例えば熱硬化性樹脂であるエポキシ系の樹脂からなり、硬化温度よりも低い温度では、加熱することにより軟化して、流動性が向上する特性を有している。したがって、例えば図示しないプランジャで軟化した樹脂タブレットを成形金型７１内に押しこむと、封止用樹脂が成形金型７１に形成されたゲート部７２ｃからキャビティ７２ｂ内（詳しくは、配線基板４０の上面２１ａ側）に流れ込む。キャビティ７２ｂ内の気体は、封止用樹脂が流入する圧力によりエアベント部７２ｄから排出され、キャビティ７２ｂ内は図２７および図２８に示す封止用樹脂１４ａで満たされる。この結果、配線基板４０の上面２１ａ側に搭載された複数の半導体チップ１２および複数のワイヤ１３は、封止用樹脂１４ａで封止される。またこの時、封止用樹脂１４ａは溝部２６ｂにも埋め込まれるので、溝部２６ｂにおいて、露出していた配線２３ａも封止される。

ここで、本実施の形態では、図２を用いて説明したように、平面的に並べて配置される２つの半導体チップ１２の対向辺に沿って配置されるパッド３１と、半導体チップの短辺に沿って配置される端子２２を電気的に接続するワイヤ１３ｃを有している。このようにイレギュラーなレイアウトのワイヤ１３ｃは、ＡＦＥチップ１２ａの隣に配置されるＶＤＲチップ１２ｂとの距離が、他のワイヤ１３ａと比較して近くなる。このため、本封止工程において、図２８に示す封止用樹脂１４ａの流れ方向によっては、封止用樹脂１４ａの供給圧力によってワイヤ１３ｃが変形してＶＤＲチップ１２ｂと接触してしまう虞がある。また、ワイヤ１３ｃは、図２に示すように他のワイヤ１３よりも長いので、封止用樹脂１４ａの供給圧力の影響により変形が生じ易い。ワイヤ１３ｃがＶＤＲチップ１２ｂと接触すると、ワイヤ１３ｃを流れる電流のノイズ源となるため、半導体装置の信頼性が低下してしまう。

そこで、本実施の形態では、ワイヤ１３ｃをＶＤＲチップ１２ｂから遠ざける方向、つまり、ＶＤＲチップ１２ｂ側からワイヤ１３ｃ側に向かって封止用樹脂１４ａを供給している。具体的には、ワイヤ１３ｃが接続されるＡＦＥチップ１２ａの長辺に沿って、ワイヤ１３ｃが接続される端子２２の反対側から端子２２に向かって（図２８に示す矢印７５の方向）封止用樹脂１４ａを供給している。これにより、ワイヤ１３ｃが変形した場合であっても、ワイヤ１３ｃとＶＤＲチップ１２ｂとが接触する事を防止することができる。

なお、上記は封止用樹脂１４ａの流れ方向の例として示したが、ワイヤ１３ｃをＶＤＲチップ１２ｂから遠ざける方向であればこれに限定されない。例えば、図２８に変形例として示す矢印７６の方向、すなわち、ＶＤＲチップ１２ｂからワイヤ１３ｃが接続されるＡＦＥチップ１２ａに向かって封止用樹脂１４ａを供給することもできる。この場合であっても、ワイヤ１３ｃをＶＤＲチップ１２ｂから遠ざける方向に封止用樹脂１４ａを供給することとなるので、ワイヤ１３ｃとＶＤＲチップ１２ｂの接触を防止することができる。

また、封止用樹脂１４ａは図２６に示すゲート部７２ｃからエアベント部７２ｄに向かって流れるので、ゲート部７２ｃとエアベント部７２ｄの配置によって封止用樹脂１４ａの流れ方向を制御することができる。例えば、図２８に示す矢印７５の方向に封止用樹脂１４ａを流す場合には、エアベント部７２ｄをワイヤ１３ｃが接続される端子２２側に配置し、ゲート部７２ｃをその反対側に配置すれば良い。また例えば、図２８に示す矢印７６の方向に封止用樹脂１４ａを流す場合には、ゲート部７２ｃをＶＤＲチップ１２ｂ側に、エアベント部７２ｄをＡＦＥチップ１２ａ側に配置すれば良い。

その後、キャビティ７２ｂ内を加熱することにより、封止用樹脂１４ａを加熱硬化（仮硬化）させて、図２９に示す封止体１４が形成される。

次に、基材取り出し工程では、前記した封止工程で用いた成形金型７１から図２９に示す封止体１４が形成された配線基板４０を取り出す。

本工程では、図２９に示す上金型７２の下面７２ａと下金型７３の上面７３ａを引き離し、封止体１４が形成された一括封止構造体を取り出す。また、本工程では、必要に応じて前記した封止工程で発生した樹脂バリなどの除去を行う。

６．ベーク工程；
次に、図４に示すベーク工程Ｓ６について説明する。

まず、成形金型７１から取り出した配線基板４０をベーク炉（図示は省略）に搬送し、再び配線基板４０を熱処理する。成形金型７１内で加熱された封止用樹脂１４ａは、樹脂中の硬化成分の半分以上（例えば約７０％程度）が硬化する、所謂、仮硬化と呼ばれる状態となる。この仮硬化の状態では、樹脂中の全ての硬化成分が硬化している訳ではないが、半分以上の硬化成分が硬化しており、この時点で半導体チップ１２やワイヤ１３は封止されている。しかし、封止体１４の強度の安定性などの観点からは全ての硬化成分を完全に硬化させることが好ましいので、ベーク工程Ｓ６で、仮硬化した封止体１４を再度加熱する、所謂本硬化を行う。このように、封止用樹脂１４ａを硬化させる工程を２回に分けることにより、次に成形金型７１に搬送される次の配線基板４０に対して、いち早く封止工程を施すことができる。このため、製造効率を向上させることができる。

７．ボールマウント工程；
次に、図４に示すボールマウント工程Ｓ７について説明する。図３０は、配線基板に複数の半田ボールを接合した状態を示す拡大断面図である。なお、図３０は、図１５に示すＦ−Ｆ線に沿った断面に対応している。

本工程では、図３０に示す配線基板４０の下面２１ｂ側に形成された複数のランド２４のそれぞれに複数の半田材（半田ボール）２８を搭載する。詳しく説明すると、まず、図３０に示すように配線基板４０の上下を反転させて、配線基板４０の下面２１ｂ側に形成された複数のランド２４に複数の半田材２８をそれぞれ配置する。続いて、半田材２８を配置した配線基板４０に熱処理（リフロー）を施し、複数の半田材２８をそれぞれ溶融させて複数のランド２４とそれぞれ接合する。このとき、上記したように、ランド２４の表面にはめっき層が形成されているため、銅から成るランド２４の表面は酸化し難い状態となっているため、ランド２４に対する半田材２８の濡れ性の低下を抑制できる。

なお、本工程では半田材２８とランド２４を確実に接合するため、例えば、フラックスと呼ばれる活性剤を用いて接合する。このようにフラックスを用いて接合した場合には、熱処理後にフラックス成分の残渣を取り除くための洗浄を行う。

８．個片化工程；
次に、図４に示す個片化工程Ｓ８について説明する。図３１は図３０に示す配線基板および封止体を個片化する工程を示す拡大断面図である。

本工程では、例えば図３１に示すように、切断治具であるダイシングブレード８０を、デバイス領域４０ａの境界線（ダイシングライン）に沿って走らせることで配線基板４０および封止体１４を切断し、デバイス領域４０ａ毎に分割（個片化）する。本工程により１枚の配線基板から図３に示す半導体装置２が複数個得られる。

なお、本工程は例えば、前記したボールマウント工程Ｓ７に引き続いて、配線基板４０の上下を反転させた状態で行い、下側（すなわち封止体１４側）に樹脂フィルム８１を貼り付けた状態で、下面２１ｂ側から切断する。

その後、外観検査など必要な検査、試験を行い、半導体装置２が完成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

＜変形例１＞
例えば、前記実施の形態では、複数のチップ搭載領域２０ａの周囲を取り囲む溝部２６ｂを接続し、一体に形成する実施態様について説明した。このように溝部２６ｂを一体に形成することにより、チップ搭載領域２０ａの間に配置される溝部２６ｂを１本とすることができるので、半導体装置２の平面寸法の小型化の観点から前記実施の形態の態様が好ましい。

しかし、配線基板の平面寸法に余裕がある場合には、各チップ搭載領域２０ａを取り囲み、ダムとなる溝部２６ｂをそれぞれ独立して形成し、複数の溝部２６ｂを形成することもできる。図３２は、図２に示す半導体装置の変形例である半導体装置の上面側の内部構造を示す平面図である。

図３２に示す半導体装置４では、チップ搭載領域２０ａ（半導体チップ１２）の周囲を取り囲む溝部２６ｂが、チップ搭載領域２０ａ毎に独立して形成されている。つまり、複数のチップ搭載領域２０ｂ、２０ｃの周囲をそれぞれ取り囲む溝部２６ｂが形成されている。換言すれば、チップ搭載領域２０ｂ、２０ｃの間には２本の溝部２６ｂが形成されている。ただし、チップ搭載領域２０ｂ、２０ｃの間には、図２に示した半導体装置２と同様に端子２２は形成されていない。チップ搭載領域２０ｂ、２０ｃの間に端子２２を形成してこの端子２２にワイヤボンディングを行うためには、チップ搭載領域２０ｂ、２０ｃの間隔を大幅に広げる必要があり、これを防止するためである。

図３２に示す半導体装置４は、図２に示す半導体装置２と比較すると、平面寸法が大きくなるが、チップ搭載領域２０ｂ、２０ｃの間に端子２２を形成した半導体装置と比較すると、小型化することができる。また、これら複数の溝部２６ｂをチップ搭載領域２０ｂ、２０ｃの周囲にそれぞれ形成することにより、前記実施の形態で説明したダイボンディング工程において、接着材ペースト１１ａが濡れ広がる方向を制御することができる。したがって、ワイヤボンディング不良の発生を防止することができる。なお、前記実施の形態で説明したように、溝部２６ｂはエッチング法により形成することができるので、半導体装置４のように、複数の溝部２６ｂを形成する場合であってもエッチングマスクのパターンを変更することにより、工程を追加することなく形成することができる。

＜変形例２＞
また例えば、前記実施の形態で説明したように、溝部２６ｂはダイボンディング工程において、接着材ペースト１１ａが濡れ広がる方向を制御する機能を有している。このため、チップ搭載領域２０ａを取り囲む溝部２６ｂは連続的に形成され、途中で分断されていないことが特に好ましい。

しかし、溝部２６ｂがチップ搭載領域２０ａの周囲の一部で分断されていた場合であっても、連続的に形成された溝部２６ｂを分断する領域の位置や大きさによっては、接着材ペースト１１ａが濡れ広がる方向を制御することができる。図３３は図７に示す配線基板の変形例である配線基板の溝部周辺を拡大した拡大平面図である。

図３３に示す配線基板４０においては、チップ搭載領域２０ａの周囲を取り囲むように連続的に形成された溝部２６ｂが一部の領域（分断領域）９０において形成されていない。換言すれば、配線基板４０のコア層２１（図３参照）を覆う絶縁膜２６には、チップ搭載領域２０ａを取り囲むように絶縁膜２６を取り除いた溝部２６ｂが形成されているが、一部の領域９０では、絶縁膜２６が取り除かれていない。さらに換言すれば、溝部２６ｂはチップ搭載領域２０ａの周囲を取り囲むように断続的に形成されている。

この領域９０はビア（孔）２５と重なる領域である。配線レイアウトの制約によっては、図３３に示すように、溝部２６ｂを形成すべき領域と、ビア２５の位置が重なってしまう場合がある。この場合、ビア２５上の絶縁膜２６を取り除き、ビア２５を露出させると、製造工程中に配線基板４０の内部が汚染される懸念がある。したがって、半導体装置の信頼性を向上させる観点からは、ビア２５は絶縁膜２６により覆うことで保護することが好ましい。

そこで、図３３に示す変形例では、ビア２５と重なる領域の周囲は絶縁膜２６を取り除かず、溝部２６ｂを断続的に形成している。このように、ビア２５と重なる領域の周囲の領域９０において、溝部２６ｂを分断した場合であっても、その他の領域に断続的に溝部２６ｂを形成することにより、前記実施の形態で説明した接着材ペースト１１ａが不規則に濡れ広がることを抑制することはできる。

ただし、前記実施の形態で説明したダイボンディング工程の第１あるいは第２の接着材配置工程において、接着材ペースト１１ａを配置（塗布）する位置と領域９０の位置は離すことが好ましい。例えば、前記実施の形態では、長方形の平面形状をなすチップ搭載領域２０ａの４辺のうち、対向する短辺の中心を結ぶ線上に、長辺に沿って接着材ペースト１１ａを配置する。このため、短辺側は長辺側と比較して、接着材ペースト１１ａを配置する領域との距離が短い。したがって、領域９０はチップ搭載領域２０ａの短辺側に配置するよりも長辺側に配置することが好ましい。

＜変形例３＞
また例えば、前記実施の形態では、ダイボンディング工程において、接着材ペースト１１ａが濡れ広がる方向を制御するダム部として例えばエッチング法により絶縁膜２６を取り除いた溝部２６ｂを形成した。

しかし、接着材ペースト１１ａが濡れ広がる方向を制御するダム部の構造は、絶縁膜２６を取り除いて形成する溝部の他、壁を形成することもできる。図３４は図１８に示す配線基板の変形例である配線基板の壁部周辺を拡大した拡大断面図である。

図３４に示す配線基板においては、図１８において溝部２６ｂを形成した位置に、溝部２６ｂに代えて、例えばポリイミド樹脂などの絶縁材料からなる壁部（ダム部）２６ｅを形成している。前記実施の形態で説明した溝部２６ｂは、接着材ペースト１１ａの表面張力によって濡れ広がる方向を制御したが、図３４では壁部２６ｅにより接着材ペースト１１ａを堰き止めている。図３４に示す製造方法は、配線２３ａを露出させる必要がないので、例えば前記変形例２のように壁部２６ｅを形成すべき領域がビア２５と重なる場合であっても、ビア２５を露出させる虞がないので、壁部２６ｅを連続的に形成できる点で有好である。

ただし、壁部２６ｅは、前記実施の形態で説明した溝部２６ｂとは異なり、絶縁膜２６上に積層するため、端子２２を露出させるための開口部と同時に形成することはできない。したがって、製造効率の観点からは、溝部２６ｂを形成する方が好ましい。

また、壁部２６ｅによって堰き止められた接着材ペースト１１ａは、図３４に示すように、チップ搭載領域２０ａの外側の領域２６ｃの高さが高くなり易い。したがって、壁部２６ｅや半導体チップ１２の高さによっては、接着材ペースト１１ａが半導体チップ１２の主面１２ｃまで濡れ上がり、パッド３１の表面を汚染する場合がある。したがって、パッド３１の汚染を防止して、ワイヤボンディング不良を防止する観点からも溝部２６ｂの方が好ましい。

＜変形例４＞
また例えば、前記実施の形態では、半導体チップ準備工程において、半導体チップ１２の主面１２ｃ側の周縁部に面取り加工を施した後の形状として階段状に面取りされた形状について説明した。

しかし、面取り加工後の形状は、ダイシングブレードの先端形状により種々の変形例を有し、階段状の形状に限定されるものではない。図３５はおよび図３６は、それぞれ図１１および図１２に示すウエハダイシング方法の変形例を示す拡大断面図である。

図３５および図３６に示すウエハダイシング方法においては、図３５に示す第１のステップで用いるダイシングブレード５８の先端形状が、Ｖ字形状となっている。すなわち、ダイシングブレード５８は、このダイシングブレード５８の平面に対して傾斜する面（テーパ面）を備えている。このように先端がＶ字形状のダイシングブレード５８を用いて第１のステップを行った場合、面取り加工後の形状は、図３６に示すようにダイシングブレード５８（図３５参照）の先端の傾斜角に対応したテーパ形状となる。なお、前記実施の形態で説明した図１０に示す導体パターン５１を全て取り除くか一部を残すかは、導体パターン５１の幅とダイシングブレードの幅との関係により決まるので、図３５に示すダイシングブレード５８を用いた場合であっても、導体パターン５１を取り除くことはできる。

また、前記実施の形態では、ワイヤボンディング工程において第２ボンド側となるパッド３１を有するＶＤＲチップ１２ｂについて、導体パターン５１を全て取り除く図１１および図１２に示すウエハダイシング方法を選択的に適用（すなわち、ＡＦＥチップ１２ａには図１３および図１４に示す導体パターン５１の一部を残すウエハダイシング方法を適用）したが、これに限定される訳ではない。

例えば、ＶＤＲチップ１２ｂおよびＡＦＥチップ１２ａの双方について、前記実施の形態で説明した第１のウエハダイシング方法を適用することもできる。また例えば、ワイヤボンディング工程において、第２ボンド側となるパッド３１を有する半導体チップがＡＦＥチップ１２ａのみである場合には、ＡＦＥチップ１２ａに第１のウエハダイシング方法を、ＶＤＲチップ１２ｂに第２のウエハダイシング方法を適用することが好ましい。

＜変形例５＞
また例えば、前記実施の形態では、ワイヤボンディング工程において、端子２２とパッド３１の接続は、所謂、正ボンディング方式を適用する実施態様について説明した。

しかし、端子２２を第１ボンド側、パッド３１を第２ボンド側とする、所謂逆ボンディング方式を適用することもできる。図３７は、図２４に示すワイヤボンディング工程の変形例を示す拡大断面図、図３８は、図３７に示すＬ部の拡大断面図である。

図３７および図３８に示すワイヤボンディング工程では、パッド３１と端子２２を接続するチップ−配線基板間接続に用いるワイヤ１３ａの接続において、端子２２を第１ボンド側、パッド３１（パッド３１ａ、パッド３１ｅ）を第２ボンド側とする、逆ボンディング方式を適用している。

このようにチップ−配線基板間接続に逆ボンディング方式を適用することにより、図２４に示す正ボンディング方式と比較して、端子２２の位置をチップ搭載領域２０ａ（すなわち、半導体チップ１２）に近づけることができる。したがって、半導体装置の平面寸法をさらに小型化することができる。なお、端子２２の位置をチップ搭載領域２０ａ側に近づけると、前記実施の形態で説明したダイボンディング工程において、接着材ペースト１１ａが端子２２の表面まで流出することを確実に防止する必要があるが、本実施の形態では、端子２２とチップ搭載領域２０ａの間に、溝部２６ｂを形成しているので、これを防止することができる。

また、正ボンディング方式よりもワイヤ１３ａのワイヤループ高さを低く抑えることができるので、半導体装置の薄型化の観点からも有効である。ただし、ワイヤ１３ａのワイヤループ高さが低くなることにより、ワイヤ１３ａと半導体チップ１２の主面１２ｃの距離が近くなる。したがって、図３８に示すようにＡＦＥチップ１２ａのパッド３１を第２ボンド側のパッド３１ｅとする場合には、前記実施の形態で説明した半導体チップ準備工程において、図１１および図１２に示す第１のウエハダイシング方法を適用し、図９や図１０に示す導体パターン５１を確実に取り除くことが好ましい。

＜変形例６＞
また例えば、前記実施の形態では、チップ−チップ間接続において第２ボンド側となる半導体チップ１２（ＶＤＲチップ１２ｂ）の周縁部に、ステップダイシング方式で面取り加工を施し、導体パターン５１を取り除くことで、金属屑５７の発生を防ぎ、ワイヤの短絡を抑制することについて説明した。面取り加工後の形状については、図３に示すような段差部や、図３６に示すテーパ形状について説明した。

しかし、このような面取り加工を施さず、図３９に示す半導体装置９１のように、第１ボンド側となる半導体チップ１２（ＡＦＥチップ１２ａ）の厚さを第２ボンド側となる半導体チップ１２（ＶＤＲチップ１２ｂ）の厚さよりも大きくしてもよい。これにより、チップ−チップ間接続において形成されるワイヤ１３ｂは、図３に示す状態よりも傾斜した状態となる。すなわち、第２ボンド側となる半導体チップ１２（ＶＤＲチップ１２ｂ）の周縁部とワイヤ１３ｂとの間隔を広くすることができる。

しかしながら、本変形例の場合、封止体１４の厚さも大きくなるため、半導体装置の薄型化も考慮した場合には、前記実施の形態や変形例４で説明したように、少なくとも第２ボンド側に配置される半導体チップ１２（ＶＤＲチップ１２ｂ）については、導体パターン５１を取り除く対応が好ましい。

本発明は、複数の半導体チップを並べて配置する半導体装置に利用可能である。

１ 撮像素子
２、４、９１ 半導体装置
３ 画像処理ＬＳＩ（半導体装置）
１０ 配線基板
１１ 接着材
１１ａ 接着材ペースト
１２ 半導体チップ、
１２ａ ＡＦＥチップ
１２ｂ ＶＤＲチップ
１２ｃ 主面
１２ｄ 裏面
１２ｅ 側面
１３、１３ａ、１３ｂ、１３ｃ ワイヤ（導電性部材）
１４ 封止体
１４ａ 封止用樹脂
２０ 配線基板
２０ａ、２０ｂ、２０ｃ チップ搭載領域
２１ コア層
２１ａ 上面（主面）
２１ｂ 下面（裏面）
２２ 端子（ボンディングリード）
２３ 配線パターン
２３ａ、２３ｂ、２３ｃ 配線
２４ ランド
２５ ビア
２６ 絶縁膜
２６ａ 開口部
２６ｂ 溝部（ダム部）
２６ｃ 領域（中間領域）
２６ｄ エッジ部
２６ｅ 壁部（ダム部）
２７ 絶縁膜
２７ａ 開口部
２８ 半田材
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ パッド（電極パッド）
３２ スタッドバンプ
３３ ワイヤ
４０ 配線基板
４０ａ デバイス領域
４０ｂ 枠体（枠部）
５０ 半導体ウエハ
５０ａ デバイス領域
５０ｂ スクライブ領域
５０ｃ 基材層
５０ｄ 配線層
５０ｅ 絶縁膜
５１ 導体パターン
５２、５４、５５、５６、５８ ダイシングブレード
５３ ダイシングテープ
５７ 金属屑
６０ 保持治具
６１ キャピラリ
７１ 成形金型
７２ 上金型
７２ａ 下面
７２ｂ キャビティ
７２ｃ ゲート部
７２ｄ エアベント部
７３ 下金型
７３ａ 上面
７５、７６ 矢印
８０ ダイシングブレード
８１ 樹脂フィルム
９０ 領域
ＡＤＣ Ａ／Ｄ変換回路
ＣＤＳ ノイズ低減回路
ＨＤＲ 水平ドライバ
ＰＧＡ 増幅回路
ＴＧ タイミングジェネレータ
ＶＤＲ 垂直ドライバ
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６ 幅
Ｈ１、Ｈ２ 高さ

Claims (6)

1. （ａ）上面、および前記上面とは反対側の下面を有する第１層と、前記第１層の前記上面に形成された複数のボンディングリードと、前記第１層の前記上面に形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の第１配線と、前記複数のボンディングリードが露出し、かつ前記複数の配線が覆われるように、前記第１層の前記上面に形成された絶縁膜と、を有する配線基板を準備する工程；
   （ｂ）第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップと、第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記配線基板の前記絶縁膜上において、前記複数のボンディングリードで囲まれる第１および第２チップ搭載領域に、前記第１および第２裏面が前記第１層の前記上面と対向するように、ペースト状の接着材を介してそれぞれ配置する工程；
   （ｃ）前記（ｂ）工程の後、前記接着材に熱を加え、前記接着材を硬化させる工程、
   （ｄ）前記（ｃ）工程の後、前記複数のボンディングリードと前記複数の第１および第２電極パッドとを複数の第１導電性部材を介して、前記複数の第１電極パッドと前記複数の第２電極パッドとを複数の第２導電性部材を介して、それぞれ電気的に接続する工程；
   を含み、
   前記複数のボンディングリードは、平面視において、前記第１半導体チップを搭載する前記第１チップ搭載領域と、前記第２半導体チップを搭載する前記第２チップ搭載領域の間には形成されず、
   前記絶縁膜には、ダム部が形成され、
   前記ダム部は、平面視において、前記第１および第２チップ搭載領域を取り囲むように形成されており、
   前記複数の第１配線は、前記ボンディングリードから前記第１または第２チップ搭載領域に向かって延在し、前記第１または第２チップ搭載領域と重なる領域において、前記絶縁膜に覆われており、
   平面視において、前記第１チップ搭載領域を囲む前記ダム部と、前記第２チップ搭載領域を囲む前記ダム部は、前記第１チップ搭載領域と前記第２チップ搭載領域の間で一体に形成されており、
   前記第１および第２チップ搭載領域と前記ダム部は離間して配置されており、
   前記ダム部は前記絶縁膜に形成した溝部であって、前記第１および第２チップ搭載領域と前記ダム部の間の領域は、前記絶縁膜により覆われており、
   前記絶縁膜のうちの前記第１および第２チップ搭載領域のそれぞれには、前記ダム部に繋がる溝が形成されていないことを特徴とする半導体装置の製造方法。
2. 請求項１において、
   前記ダム部は前記絶縁膜を取り除かれた溝部であって、
   前記第１および第２チップ搭載領域を取り囲む前記ダム部の一部には、前記絶縁膜が取り除かれていない領域が存在することを特徴とする半導体装置の製造方法。
3. 請求項１において、
   前記配線基板は、前記第１層の前記下面に形成された複数のランドと、前記第１層の前記下面に形成され、前記複数のランドと電気的に接続された複数の第２配線と、前記上面から前記下面に向かって形成された孔と、前記孔の内部に形成され、前記第１配線と前記第２配線とを電気的に接続する第３配線とを有し、
   前記絶縁膜が取り除かれていない領域には、前記孔が配置されていることを特徴とする半導体装置の製造方法。
4. 請求項１において、
   前記第１および第２チップ搭載領域は、それぞれ長方形の平面形状を成し、前記第１チップ搭載領域の第１長辺と前記第２チップ搭載領域の第２長辺が互いに対向するように配置されていることを特徴とする半導体装置の製造方法。
5. 請求項１において、
   前記（ｂ）工程では、前記ペースト状の接着材を前記第１および第２チップ搭載領域のそれぞれの一方の短辺側からこれに対向する他方の短辺側に向かって配置することを特徴とする半導体装置の製造方法。
6. 請求項１において、
   前記ダム部は、エッチング法により前記絶縁膜に形成されたものであることを特徴とする半導体装置の製造方法。

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