CN114420689A - 静电放电保护器件及其形成方法与包含其的装置 - Google Patents

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林文杰
李介文
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Abstract

一种静电放电(ESD)保护器件和其制造方法。在一些实施例中，ESD保护器件包括：内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；静电放电(ESD)电路阵列，在载体晶片中图案化，其中ESD电路电耦合于第一节点与第二节点之间且配置成保护内部电路免于瞬态ESD事件，且其中器件晶片接合到载体晶片。

Description

静电放电保护器件及其形成方法与包含其的装置
技术领域
本发明的实施例是有关于一种静电放电保护器件及其形成方法与包含静电放电保护器件的装置。
背景技术
随着集成电路(integrated circuit；IC)制造技术的进步，越来越多的电路块集成在单个芯片中。因而，在利用单个芯片中形成的集成电路的应用中，接口电路可暴露于瞬态电事件或具有快速改变电压和功率的相对较短持续时间的电信号。瞬态电事件可包含例如由从物件或人到IC芯片的电荷的突然释放而引起的静电放电(electrostaticdischarge；ESD)事件。
此外，由于在IC的相对较小区域上方的过电压条件和高电平的功率耗散，ESD事件可能对IC内部的接口电路造成应力。举例来说，高功率耗散可能增加IC温度，且还可能导致其它问题，例如栅极氧化物贯穿、结损坏、金属损坏以及表面电荷累积。此外，ESD可能诱发栓锁(无意中产生低阻抗路径)，由此扰乱IC的运行并潜在地由于栓锁电流路径中的自热而对IC造成永久性损坏。
这就是为什么高效(面积、功率、速度)ESD保护网的设计是集成电路(IC)制造的最关键的可靠性问题之一。具体来说，随着半导体制造技术发展到深亚微米(deep sub-micron；DSM)工艺、按比例缩小的器件、更薄的栅极氧化物、轻掺杂漏极区(lightly-dopeddrain regions；LDD)、浅沟槽隔离(shallow trench isolation；STI)工艺以及金属自对准硅化物工艺，IC更易受ESD应力的影响。
然而，ESD保护网通常消耗较大的芯片上区域且受限于用于制造IC的半导体制造技术。因此，需要提供一种用于ESD保护网的半导体结构，所述半导体结构在提供针对ESD效应的保护的同时减小芯片上布局区域。
此背景技术部分中所公开的信息仅期望为下文所描述的本发明的各种实施例提供内容，且因此，此背景技术部分可包含不必为现有技术信息的信息(即，本领域的普通技术人员已知的信息)。因此，在此背景技术部分中所描述工作的范围内，当前署名的发明人的工作以及在提交时可能没有以其它方式作为现有技术的资格的描述的方面既不明确也不隐含地被认为是针对本公开的现有技术。
发明内容
本发明实施例提供一种静电放电保护器件，包括内部电路以及静电放电电路阵列。内部电路在器件晶片中图案化且电耦合于第一节点与第二节点之间。静电放电电路阵列在载体晶片中图案化。静电放电电路电耦合于第一节点与第二节点之间且配置成保护所述内部电路免于瞬态静电放电事件。所述器件晶片接合到所述载体晶片。
本发明实施例提供一种包含静电放电保护器件的装置，包括器件晶片以及载体晶片。器件晶片具有在其中图案化的集成电路。载体晶片接合到器件晶片。载体晶片包括一个或多个静电放电保护器件。一个或多个静电放电保护器件配置成在静电放电事件期间箝位静电放电电压以保护集成电路免于静电放电事件。一个或多个静电放电保护器件形成于定位在载体晶片的硅衬底中的半导体阱中。
本发明实施例提供一种形成静电放电保护器件的方法，包括以下步骤。提供具有第一半导体衬底的第一半导体晶片。在第一半导体衬底上形成待保护以免于静电放电事件的多个晶体管器件。提供具有第二半导体衬底的第二半导体晶片。在第二半导体衬底上形成静电放电保护器件阵列。以及，将第一半导体晶片接合到第二半导体晶片。
附图说明
参考随附图式在下文详细描述本公开的各种示例性实施例。仅出于说明的目的提供图式且仅描绘本公开的示例性实施例以促进读者对本公开的理解。因此，图式不应视为限制于本公开的广度、范围或可应用性。应注意，出于说明的清楚性和简易性起见，这些图式未必按比例绘制。
图1示出根据本公开的一些实施例的用于在载体晶片中实施ESD保护电路的示例性晶片堆叠的横截面视图。
图2示出根据本公开的一些实施例的在载体晶片中实施的ESD电路阵列的示意图。
图3A示出根据本公开的一些实施例的具有在载体晶片中实施的ESD阵列的半导体器件的横截面视图。
图3B示出根据一些实施例的在载体晶片中实施的ESD阵列的一部分的横截面视图。
图4A示出根据本公开的一些实施例的ESD保护电路的示意性电路图。
图4B示出根据一些实施例的基于二极管的ESD保护电路的横截面。
图5A示出根据一些实施例的连接于输入/输出(input/output；IO)衬垫与电源轨之间的ESD功率箝位电路的示意性电路图。
图5B示出根据一些实施例的ESD检测和触发电路以及配置成在ESD事件期间传导ESD电流的bigFET的示意性电路图。
图6A到图6C示出根据一些实施例的ESD功率箝位电路的示例性实施例。
图7示出根据一些实施例的静电放电(ESD)保护器件形成方法的流程图。
[附图标号说明]
100a：晶片堆叠；
101、201、303：载体晶片；
102：接合工艺；
103：薄绝缘材料；
105：高密度等离子氧化物层；
107：第一导电内连线层；
109：第二导电内连线层；
111：第一层间介电质；
113：硅层；
115：绝缘层；
117、209：器件晶片；
203：静电放电保护电路阵列；
205：导电金属层；
207：电连接；
211：器件阵列；
301：半导体器件；
303、431：硅衬底；
305、321：静电放电阵列；
307：后段工艺层；
309：前段工艺和中段工艺层；
313：层内连线通孔；
315：功率输送网络层；
317：静电放电信号；
319：焊料凸块端；
323：n壁区；
325、415、423：阴极区；
326：n型二极管；
327、417：阳极区；
329：阳极p+掺杂区；
330：p型二极管；
331：阴极n+掺杂区域；
400a、401、500a、500b：静电放电保护电路；
400b：横截面视图；
403、503、600a、600b、600c：静电放电功率箝位电路；
405：输入衬垫；
407、601：高电源节点；
411、603：低电源节点；
409、501：内部电路；
424：输入/输出引脚；
425：阳极区/电源轨；
426：第一二极管；
427、429：扩散区；
428：第二二极管；
505：输入/输出衬垫；
507：电源轨；
509：静电放电检测和触发电路；
511：bigFET；
513：电源VDD节点；
515：电压VSS节点；
604：节点；
605：RC触发网络；
607：高电流容量场效应晶体管；
609、619：电容器；
611、621、625：电阻器；
613、615：晶体管；
617、623：触发网络；
627：二极管；
701、703、705、707、709：操作；
VDD：电源节点；
VSS：接地节点。
具体实施方式
参考随附图式在下文描述本公开的各种示例性实施例以使本领域的普通技术人员能够制造且使用本公开。如本领域的普通技术人员将显而易见，在阅读本公开之后，可在不脱离本公开的范围的情况下对本文所描述的实例进行各种改变或修改。因此，本公开不限于本文中所描述和示出的示例性实施例和应用。另外，本文中所公开的方法中的步骤的特定次序和/或层次仅为示例性方法。基于设计偏好，所公开的方法或工艺的步骤的特定次序或层次可在保持在本公开的范围内的情况下进行再布置。因此，本领域的普通技术人员将理解，本文中所公开的方法和技术以样本次序呈现各种步骤或动作，且除非另外明确陈述，否则本公开不限于所呈现的特定次序或层次。
图1示出根据一些实施例的用于在载体晶片101中实施ESD保护电路的示例性晶片堆叠100a的横截面视图。在一些实施例中，在接合工艺102期间，载体晶片101和器件晶片117的前表面放置成彼此接触并经由热压缩接合而接合。在一些示例性晶片堆叠形成工艺中，载体晶片101可在晶片接合工艺102期间接合到高密度等离子(High Density Plasma；HDP)氧化物层105。在另外的实施例中，载体晶片(具有在其内图案化的ESD保护电路阵列)可包含沉积在其前表面上的绝缘材料，例如二氧化硅(SiO2)。如上文所描述，载体晶片101(具有沉积在其表面上的薄绝缘材料103)的前表面可与器件晶片117的表面接合。在一些实施例中，薄绝缘材料103可具有大约350埃
Figure BDA0003466684190000061
的厚度。
在一些实施例中，用于在载体晶片101中实施ESD保护电路的晶片堆叠100a可使用后段工艺(“back end-of-line；BEOL”)制造工艺来制造第一导电内连线层107。因而，第一导电内连线层107可用于将集成电路(IC)的组件与在器件晶片117上图案化的其它微器件内连。在其它实施例中，第一导电内连线层107可包含触点(衬垫)、内连线以及竖直导电路径(通孔)，其适用于将集成电路(IC)与在器件晶片117上图案化的其它微器件内连到在载体晶片101上图案化的ESD保护电路阵列。在另外的实施例中，BEOL制造工艺可使用例如铝(Al)、铜(Cu)或铜类合金的导电材料以在第一导电内连线层107中产生金属化线和通孔。此外，在深亚微米BEOL工艺中，导电内连线层107可使用展现良好间隙填充能力、低介电常数以及低缺陷密度的HDP氧化物105来绝缘。在一些实施例中，第一导电内连线层107可具有大约28,000埃到30,000埃的厚度。在一些实施例中，第一导电内连线层107的厚度可基于在BEOL工艺期间沉积的金属层的数目。
在另外的实施例中，晶片堆叠100a可使用中段工艺(“mid-end-of-line；MEOL”)制造工艺来制造第二导电内连线层109。在一些实施例中，第二导电内连线层109可包含器件晶片117的源极区和漏极区中的栅极触点以及触点结构。在各种实施例中，第二导电内连线层109可具有在450埃到550埃范围内(例如500埃)的厚度。在一些实施例中，第二导电内连线层109的厚度可取决于半导体制造工艺。
如图1中所示，晶片堆叠100a可包含外延生长层和第一层间介电质(interlayerdielectric；ILD)111。在一些实施例中，第一ILD可为例如氧化物(即SiO2)或低k介电材料，所述低k介电材料可使用例如原子层沉积(atomic layer deposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)或物理气相沉积(physical vapor deposition；PVD)的任何常规的沉积工艺来沉积。在各种实施例中，外延生长层和ILD可具有在1100埃到1300埃范围内(例如1200埃)的厚度。在一些实施例中，IDL层的厚度可取决于半导体制造工艺。
在另外的实施例中，晶片堆叠100a可包含在沉积于器件晶片117的衬底上方的绝缘层115的顶部上形成的硅(Si)层113。在各种实施例中，Si层113可包含晶体硅。因而，半导体器件(例如晶体管)可能够在晶体硅中制造。在一些实施例中，Si层113可具有在350埃到450埃范围内(例如400埃)的厚度，且绝缘层115可具有在180埃到220埃范围内(例如200埃)的厚度。在各种实施例中，还可以翻转晶片堆叠100a以促进倒装芯片封装。在一些实施例中，绝缘层115的厚度可取决于半导体制造工艺。
图2示出根据本公开的一些实施例的在载体晶片201中实施的ESD保护电路阵列203的示意图。在一些实施例中，ESD保护电路阵列203可在载体晶片201上图案化且配置成从在器件晶片209上图案化的敏感器件阵列211转移破坏性ESD脉冲。此外，在载体晶片201上图案化的ESD保护电路阵列203可通过在载体晶片201上制造大型ESD保护电路而节省各种集成电路和微器件的关键器件晶片区域。
在各种实施例中，载体晶片201可由包含硅、碱石灰玻璃、硼硅酸盐玻璃、蓝宝石以及各种金属和陶瓷的各种材料制造。此外，载体晶片201可为正方形的或矩形的且可大小设定成匹配于器件晶片209。器件晶片209包含器件阵列211，所述阵列包括集成电路、MEMS、微传感器(microsensors)、功率半导体、发光二极管、光子电路(photonic circuits)、中介物(interposers)、嵌入式无源器件以及在硅和其它半导电材料(例如硅锗、砷化镓以及氮化镓)上或由硅和其它半导电材料制造的其它微器件。在另外的实施例中，器件阵列211还可包含隆起结构，例如焊料凸块以及金属柱和桩。
在一些实施例中，在载体晶片201上图案化的ESD保护电路阵列203可包含相对于以下图4A、图4B、图5A、图5B、图6A、图6B以及图6C所论述的ESD箝位电路或任何其它ESD保护电路。此外，图案化的ESD保护电路阵列203可包含器件，例如齐纳二极管(zener diodes)、金属氧化物变阻器(metal oxide varistor；MOV)、瞬态电压抑制(transient voltagesuppression；TVS)二极管以及常规互补金属氧化物半导体(complementary metal oxidesemiconductor；CMOS)或双极箝位二极管。在一些实施例中，ESD保护电路阵列203可在嵌入于载体晶片201内的导电金属层205上图案化。在各种实施例中，导电金属层205可由包括铜(Cu)、铝(Al)、银(Ag)、金(Au)、钨(W)或其合金的导电材料形成。在一些实施例中，导电金属层205可通过例如电镀、化学溶液沉积、PVD、CVD、ALD以及PECVD的工艺形成。
在另外的实施例中，可提供在载体晶片201上图案化的ESD保护电路阵列203与在器件晶片209上图案化的敏感器件阵列211之间的电连接207。在一些实施例中，电连接207可为焊球、凸块、立柱、桩或由例如焊料、金属或金属合金的导电材料形成的其它结构来促进电连接。在一些实施例中，电连接207可促进到电源节点VDD和接地节点VSS以及到输入/输出引脚的电连接。
图3A示出根据本公开的一些实施例的具有在载体晶片303中实施的ESD阵列305的半导体器件301的横截面视图。如图3A中所示，在载体晶片303中实施的ESD阵列305增加器件晶片中的布线资源，由此释放用于将更多功能集成到半导体器件301中的空间。
根据一个实施例，半导体器件301可包含后段工艺(BEOL)层307，所述后段工艺层307包括触点、绝缘层、多个金属层级以及接合位点，配置成将在FEOL的前段工艺(“FEOL”)部分和层309的中段工艺(“MEOL”)部分中制造的集成电路与微器件内连。在一些实施例中，BEOL层307形成于ESD保护电路阵列之下。
在一些实施例中，层309的FEOL部分可包括半导体衬底和部分埋入半导体衬底中的内连线轨。在一些实施例中，层309的MEOL部分可包含连接到在层309的FEOL部分中形成的集成电路的源极区和漏极区的栅极触点以及触点结构。在一些实施例中，FEOL和MEOL层309形成于BEOL层307之下。
在各种实施例中，半导体器件301可包含形成为用于将功率输送到个别集成电路和微器件的功率输送网络(“power delivery network；PDN”)层315。在一些实施例中，PDN层315形成于前段工艺(“FEOL”)和中段工艺(“MEOL”)层309之下。在一些实施例中，PDN层形成为图1的器件层117的部分。此外，PDN层315中的功率输送网络可借助于金属填充的半导体穿孔(Through-Semiconductor Via；TSV)或借助于镶嵌型触点而连接到FEOL层的内埋式内连线轨。此外，FEOL和MEOL层309还可包含配置成将信号从PDN层315布线到BEOL层307的层内连线通孔313。在一些实施例中，层内连线通孔313可与形成于FEOL和MEOL层309中的集成电路和其内连线屏蔽。
在另外的实施例中，半导体器件301还可包含称为凸块衬垫的多个焊料凸块端319，所述焊料凸块端319用作输入/输出(I/O)端以及电源(VDD和VSS)触点。在一个实施例中，焊料凸块衬垫319可形成于PDN层315的底部表面上方。在一些实施例中，焊料凸块衬垫319可为线性对准凸块衬垫阵列，其中每个线性对准的凸块衬垫阵列可具有一个或多个I/O凸块衬垫、一个或多个VDD凸块衬垫以及一个或多个VSS凸块衬垫。
如图3A中所示出，在ESD事件期间，ESD信号317可通过PDN层315、FEOL和MEOL层309、以及BEOL层307布线到ESD阵列305，由此保护内部集成电路和微器件免于在凸块衬垫319处发生的ESD事件。图3A中所示的结构的一些示例性优势可包含到ESD阵列305的ESD信号布线方式，所述方式使可能存在于内部集成电路和微器件内部的寄生放电元件的影响最小化。举例来说，图3A中所示的ESD信号317布线方式使内部集成电路与存在于FEOL和MEOL层309中的寄生放电元件屏蔽。另外，图3A的结构可提供ESD信号317的定制金属布线/方案。图3A中所示的结构的另一示例性优势包含可用于专用电路的器件晶片中的布线资源的增加。
图3B示出根据一些实施例的在载体晶片303中实施的ESD阵列321的一部分的横截面视图。因而，图3B中所示的ESD阵列321的示例性部分包含形成于载体晶片的硅衬底303中的一个或多个二极管。此外，一个或多个二极管中的至少一个可为n型二极管。在这方面，n型二极管326可形成于n壁区323内。在一些实施例中，n壁区323可与用于在衬底中产生n阱以用于制造PMOS电路的掺杂步骤同时掺杂，且因此不需要将额外的制造步骤添加到标准互补金属氧化物半导体(CMOS)制造工艺。在一些实施例中，n型二极管326的n壁区323可包含阴极区325和阳极区327。阴极区325可掺杂有n型掺杂剂且阳极区327可掺杂有p型掺杂剂。在一些实施例中，p型掺杂剂可从第III族元素(例如硼、镓等)中选出，且n型掺杂剂可从第V族元素(例如砷和磷等)中选出。作为另一实例，ESD阵列321还可包含形成于载体晶片的衬底303中的p型二极管330。如图3B中所示出，p型二极管330可构造于阳极p+掺杂区329与阴极n+掺杂区域331之间。
图4A示出根据本公开的一些实施例的ESD保护电路400a的示意性电路图，所述ESD保护电路400a包含基于二极管的ESD保护电路401、内部电路409以及可实施为形成于载体晶片上的ESD阵列的部分的ESD功率箝位电路403。在一些实施例中，基于二极管的ESD保护电路401可包含分别地在可分别设置为VDD和VSS的高电源轨或节点407与低电源轨或节点411节点之间串联耦合的二极管。如图4A中所示出，ESD保护电路400a包含配置成从输入衬垫405接收输入信号的内部电路409，所述输入衬垫405通过基于二极管的ESD保护电路401耦合到内部电路409。如图4A中进一步绘示，基于二极管的ESD保护电路401提供用于使ESD电流远离内部电路409流动到接地的路径。此外，在各种实施例中，ESD功率箝位电路403可与高电源节点407与低电源节点411之间的内部电路409并联耦合，且进一步配置成引导响应于高电源节点407与低电源节点411之间的ESD事件而产生的高电流远离内部电路409。在另外的实施例中，ESD保护电路400a可在载体晶片中实施，由此增加器件晶片中的布线资源以用于其它专用电路。
图4B示出根据一些实施例的可实施为载体晶片上形成的ESD阵列的部分的基于二极管的ESD保护电路401的横截面。因而，ESD保护电路401的横截面视图400b配置成在输入/输出引脚424与电源轨425之间传递ESD电流，所述电源轨425可设置为零(接地)或约零的电压。
在一些实施例中，如横截面视图400b中所示，ESD电路401包含具有相反极性的多个掺杂区的硅衬底431，每个区相对于其它区进行掺杂以符合特定应用。如图4B中所示，ESD电路401可包含形成于硅衬底431中且掺杂成相反极性的两个扩散区427和429。在扩散区427和扩散区429中的每一个内，可形成掺杂有p型掺杂剂的一对阳极区417和425。在一些实施例中，p型掺杂剂可从将在掺杂区中产生空穴且产生导电p型半导体的第III族元素(例如硼、镓等)中选出。此外，ESD电路401还可包含掺杂有n型掺杂剂的一对阴极区415和423。在一些实施例中，n型掺杂剂可从将产生价电子且使阴极区415和阴极423为“n型”(其中电子浓度在热平衡时大于空穴浓度)的第V族元素(例如砷和磷等)中选出。
再次参考图4B，形成于扩散区429中的第一二极管426的阴极区415可耦合到电源轨VDD，且形成于扩散区427中的第二二极管428的阳极区425可耦合到低电源或接地轨VSS。在一些实施例中，第一二极管426可配置为n型二极管，而第二二极管428可配置为p型二极管，如本领域的技术人员将理解。
图5A示出根据一些实施例的示例性ESD保护电路500a的示意性电路图，所述ESD保护电路500a包括连接于输入/输出(IO)衬垫505与电源轨507之间的ESD功率箝位电路503，所述ESD功率箝位电路503可实施为形成于载体晶片上的ESD阵列的部分。如图5A中所示，ESD功率箝位电路503提供从IO衬垫505到电源轨507的放电路径，所述电源轨507可设置为零(接地)或约零的电压。在此实施例中，ESD功率箝位电路503保护内部电路501免于在IO衬垫505上接收的ESD。在一些实施例中，在载体晶片中图案化的ESD阵列321(图3A)可实施为ESD功率箝位电路503的阵列。更具体地说，ESD保护电路500a的阵列可在载体晶片中实施，由此增加器件晶片中的布线资源以用于其它专用电路。
图5B示出根据一些实施例的ESD保护电路500b的示意性电路图，所述ESD保护电路500b包括ESD检测和触发电路509以及配置成在ESD事件期间传导ESD电流的bigFET 511。在一些实施例中，bigFET 511为具有较大沟道宽度的n沟道MOSFET(NMOS)晶体管。然而，也有可能使用具有较大沟道宽度的p沟道MOSFET(PMOS)晶体管作为bigFET。ESD保护电路500b可用于通过将ESD电流从电源轨分流到接地在ESD事件期间保护IC芯片的电源轨免于过热。如图5B中所示，ESD检测和触发电路509以及bigFET 511可连接于电源电压之间。更具体地说，ESD检测和触发电路509和bigFET 511可在电源VDD节点(例如端子或输入衬垫)513处连接到电源电压“VDD”，且在设置为零(接地)或约零的电压VSS节点515处连接到较低电压“VSS”。
在图5B中所示的实施例中，bigFET 511的栅极端“G”连接到ESD检测和触发电路509且由ESD检测和触发电路509控制。因而，ESD检测和触发电路509在ESD事件开始时向上拉动bigFET 511的栅极端“G”，使得bigFET 511在ESD事件期间将ESD电流从VDD节点513分流到VSS节点515。在一些实施例中，bigFET 511的沟道宽度可配置成使得由ESD事件引起的整个ESD电流流动通过bigFET 511，从而防止对连接于VDD节点513与VSS节点515之间的所有其它电路的ESD损坏。此外，bigFET 511可配置成将跨越bigFET511所产生的电压降保持在预定临界值以下，所述临界值可设置为电源电压VDD的标称值的50％与150％之间的值。在一些实施例中，在载体晶片中图案化的ESD阵列321(图3A)可实施为ESD保护电路500b的阵列。因而，在载体晶片中实施的ESD保护电路500a的阵列可增加器件晶片中的布线资源以用于其它专用电路。
图6A示出根据一些实施例的可实施为载体晶片上形成的ESD阵列的部分的ESD功率箝位电路600a。在一些实施例中，ESD功率箝位电路600a包含分别跨越高(例如VDD引脚)电源节点601和低(例如，VSS引脚)电源节点603电连接的高电流容量场效应晶体管(field-effect transistor；FET)607。根据其它实施例，ESD功率箝位电路600a可包含在电源节点601与电源节点603之间串联连接的多个高电流容量场效应晶体管(FET)。在另外的实施例中，FET晶体管607可提供用于在ESD事件期间从高电源节点601排放电流的电流路径。因而，FET晶体管607可具有大约2,000微米(μm)到9,000微米(μm)的沟道宽度，以处置在ESD事件期间存在的大电流。
此外，如图6A中所示，ESD功率箝位电路600a包含RC触发网络605，所述RC触发网络605包括与电阻器611串联的电容器609。RC触发网络605分别地连接于高电源节点601与低电源节点603之间。ESD功率箝位电路600a更包含形成反相器的两个晶体管613(例如PMOS)和615(例如NMOS)在一些实施例中，晶体管613和晶体管615的栅极共同耦合到节点604。当ESD事件发生时，高电源节点601处的电压相对于低电源节点603处的电压上升。另外，在ESD事件期间，归因于电容器609的缓慢响应，节点604的电压保持接近于低电源节点603的电压，因此使得晶体管615断开且晶体管613接通。随后，FET晶体管607的栅极处的电压通过接通的晶体管613拉高，且触发FET晶体管607在高电源节点601与低电源节点603之间传导电流，从而提供ESD箝位。在其它实施例中，如果低电源节点603经受ESD事件，那么ESD电流可流动通过FET晶体管607的本征体二极管。在一些实施例中，图2和图3A中所示的ESD阵列203和ESD阵列305可分别地实施为在载体晶片中图案化的ESD功率箝位电路600a的阵列。因而，在载体晶片中实施的ESD功率箝位电路的阵列可增加器件晶片中的布线资源以用于其它专用电路。
图6B示出根据一些实施例的示例性ESD功率箝位电路600b。如图6B中所示，ESD功率箝位电路600b包含触发网络617，所述触发网络617包括与电容器619串联连接的电阻器621。触发网络617可分别地耦合于高电源节点601与低电源节点603之间。此外，触发网络617可在ESD事件期间驱动例如n沟道金属氧化物半导体(MOS)晶体管的FET晶体管607(图6A)的栅极。因而，当ESD事件发生时，高电源节点601的电压相对于低电源节点603上升且使得FET晶体管607接通。在一些实施例中，图2和图3A中所示的ESD阵列203和ESD阵列305可分别地实施为在载体晶片中图案的化ESD功率箝位电路600b的阵列。
图6C示出根据一些实施例的示例性ESD功率箝位电路600c。如图6C中所示，ESD功率箝位电路600c可包含基于二极管的触发网络623。在一些实施例中，基于二极管的触发网络623可包含串联连接的一个或多个二极管627，其中所述一个或多个二极管627的阳极朝向高电源节点601定向且其阴极朝向低电源节点603定向。此外，基于二极管的触发网络623还可包含连接于一个或多个二极管627与低电源节点603之间的电阻器625另外，ESD功率箝位电路600c还可包含FET晶体管607(在图6A中论述)，其中其栅极连接到一个或多个二极管627与电阻器625之间的节点。
在操作中，基于二极管的触发网络623配置成当跨越电阻器625的电压达到预定电平时驱动FET晶体管607以接通FET晶体管607。因而，使得FET晶体管607从高电源节点601到低电源节点603传导电流的触发电压是通过串联连接的二极管627的数目和FET晶体管607的阈值电压来确定。在这方面，在ESD事件期间，当高电源节点601上的电压接近触发电压时，FET晶体管607传导相对较大量的电流。此外，在一些实施例中，触发电压可通过调整二极管的数目，或通过调整在另一实施例中用于代替一个或多个普通二极管的一个或多个二极管627的击穿电压来进行编程。在一些实施例中，图2和图3A中所示的ESD阵列203和ESD阵列305可分别地实施为在载体晶片中图案化的ESD功率箝位电路600c的阵列。
图7示出根据一些实施例的形成静电放电(ESD)保护器件的方法的流程图。尽管相对于图1到图6A、图6B、图6C描述图7中所示的示例性方法，但应了解，此示例性方法不限于图1到图6A、图6B、图6C中所公开的此类结构，且可独立于图1到图6A、图6B、图6C中所公开的结构而单独使用。另外，除本文中所示出和/或描述的那些次序之外，图7中所示出的示例性方法的一些操作可以不同次序发生和/或与其它操作或事件同时发生。此外，可能不需要所有示出的操作来实施本公开的一个或多个方面或实施例。此外，本文中所描绘的操作中的一个或多个可以一或多个单独的操作和/或阶段进行。
在操作701处，提供具有第一半导体衬底的第一半导体晶片。在一些实施例中，第一半导体晶片可包含待受保护以免于ESD事件的晶体管器件。在各种实施例中，晶体管器件可形成集成电路或微器件。
在操作703处，可在第一半导体衬底上形成待受保护以免于ESD事件的多个晶体管器件。在一些实施例中，可在功率输送网络(PDN)层的顶部上形成第一半导体晶片的第一半导体衬底，所述功率输送网络层配置成将功率输送到第一半导体衬底中形成的多个晶体管器件。此外，根据一些实施例，可在第一半导体衬底的顶部表面上形成的后段工艺(BEOL)层上图案化第一半导体衬底中形成的多个晶体管器件的内连线。
在操作705处，可提供具有第二半导体衬底的第二半导体晶片。在另外的实施例中，可使用不同半导体制造工艺来制造第一半导体晶片和第二半导体晶片。
在操作707处，可在第二半导体衬底上形成ESD保护器件阵列。在一些实施例中，ESD保护器件阵列可包含ESD功率箝位电路，所述ESD功率箝位电路耦合于高电源节点与低电源节点之间且进一步配置成引导响应于高电源节点与低电源节点之间的ESD事件而产生的高电流远离第一半导体衬底中的多个晶体管器件。此外，在一些例示性实施例中，在操作707期间形成的ESD保护器件中的至少一个可包含具有串联连接的多个齐纳二极管且配置成检测ESD事件的触发网络。此外，触发网络可进一步配置成在由ESD事件引起的瞬态电压达到预定电压电平时驱动场效应晶体管(FET)。
在另外的示例性实施例中，在操作707处形成ESD保护器件的阵列可更包含在第二半导体晶片的第二半导体衬底中形成多个半导体阱，以及在多个半导体阱中形成具有相反类型的掺杂剂的第一掺杂区和第二掺杂区。在一些实施例中，第一掺杂区和第二掺杂区电连接于高电源轨与低电源轨之间。
在操作709处，第一半导体晶片接合到第二半导体晶片。在一些实施例中，第一半导体晶片可为器件晶片，且第二半导体晶片可为载体晶片。此外，在接合操作709期间，载体晶片和器件晶片的前表面可放置成彼此接触并经由热压缩接合而接合。在一些示例性晶片堆叠形成工艺中，载体晶片可在晶片接合操作709期间接合到器件晶片的高密度等离子(HDP)氧化物层。
如上文更详细描述的，本文描述的一些实现方式提供一种静电放电保护器件。静电放电保护器件包括内部电路以及静电放电电路阵列。所述内部电路在器件晶片中图案化且电耦合于第一节点与第二节点之间。所述静电放电电路阵列在载体晶片中图案化。所述静电放电电路电耦合于所述第一节点与所述第二节点之间且配置成保护所述内部电路免于瞬态静电放电事件。所述器件晶片接合到所述载体晶片。
在一些实施例中，所述第一节点连接到高电源轨，且所述第二节点连接到低电源轨。在一些实施例中，所述静电放电电路更包含电耦合于所述第一节点与所述第二节点之间的静电放电功率箝位电路。在一些实施例中，所述静电放电功率箝位电路中的至少一个更包括静电放电检测电路、反相器以及场效应晶体管。静电放电检测电路包括与电容器串联的电阻器且配置成检测所述瞬态静电放电事件。反相器具有连接到所述静电放电检测电路的输入端。场效应晶体管具有连接到所述反相器的输出端的栅极，且配置成提供使静电放电电流流动到所述低电源轨的路径。在一些实施例中，所述静电放电电路包括二极管阵列，所述二极管阵列串联地电耦合于所述高电源轨与所述低电源轨之间，且配置成提供使静电放电电流流动到所述低电源轨的路径。
如上文更详细描述的，本文描述的一些实现方式提供一种包含静电放电保护器件的装置。包含静电放电保护器件的装置包括器件晶片以及载体晶片。器件晶片具有在其中图案化的集成电路。载体晶片接合到所述器件晶片，其中所述载体晶片包括一个或多个静电放电保护器件，所述一个或多个静电放电保护器件配置成在静电放电事件期间箝位静电放电电压以保护所述集成电路免于所述静电放电事件，其中所述一个或多个静电放电保护器件形成于定位在所述载体晶片的硅衬底中的半导体阱中。
在一些实施例中，所述器件晶片更包括配置成内连所述集成电路的后段工艺金属化层。在一些实施例中，所述一个或多个静电放电保护器件电连接于高电源轨与低电源轨之间。在一些实施例中，所述一个或多个静电放电保护器件包含串联耦合的多个二极管。在一些实施例中，所述一个或多个静电放电保护器件中的至少一个包含具有多个齐纳二极管且配置成检测静电放电事件的触发网络。在一些实施例中，所述触发网络配置成在由所述静电放电事件引起的瞬态电压达到预定电压电平时驱动场效应晶体管。在一些实施例中，所述静电放电保护器件配置成在所述静电放电电流期间提供第一节点与第二节点之间的电流路径。在一些实施例中，用于所述静电放电保护器件的所述阵列的内连线在第二半导体晶片中形成的导电金属层上图案化。在一些实施例中，所述预定电压电平是基于串联连接的所述齐纳二极管的数目而确定。
如上文更详细描述的，本文描述的一些实现方式提供一种形成静电放电保护器件的方法。形成静电放电保护器件的方法包括以下步骤。提供具有第一半导体衬底的第一半导体晶片。在所述第一半导体衬底上形成待保护以免于静电放电事件的多个晶体管器件。提供具有第二半导体衬底的第二半导体晶片。在所述第二半导体衬底上形成静电放电保护器件阵列。以及，将所述第一半导体晶片接合到所述第二半导体晶片。
在一些实施例中，所述第一半导体衬底形成于功率输送网络层的顶部表面上，所述功率输送网络层配置成将功率输送到所述第一半导体衬底中形成的所述多个晶体管器件。在一些实施例中，形成所述静电放电保护器件中的至少一个包含形成具有串联连接的多个齐纳二极管且配置成检测静电放电事件的触发网络。在一些实施例中，所述触发网络进一步配置成在由所述静电放电事件引起的瞬态电压达到预定电压电平时驱动场效应晶体管。在一些实施例中，用于所述第一半导体衬底中形成的所述多个晶体管器件的内连线在所述第一半导体衬底的顶部表面上形成的后段工艺层上图案化。
尽管上文已描述本公开的各种实施例，但应理解，所述实施例已仅借助于实例呈现而不作为限制。同样地，各种图可描绘实例架构或配置，提供所述实例架构或配置以使得本领域的普通技术人员能够理解本公开的示例性特征和功能。然而，此类技术人员将理解，本公开并不限于所示出的实例架构或配置，而可使用各种替代架构和配置来实施。另外，如本领域的普通技术人员将理解，一个实施例的一个或多个特征可与本文中所描述的另一实施例的一个或多个特征组合。因此，本公开的广度和范围不应由任何上述示例性实施例限制。
还应理解，本文中使用例如“第一”、“第二”等名称对元件进行任何参考通常不限制那些元件的数量或次序。而是，本文使用这些名称作为区别两个或大于两个元件或元件的例子的方便方式。因此，对第一元件和第二元件的参考不意味着仅可采用两个元件或第一元件必须以某一方式在第二元件之前。
另外，本领域的普通技术人员将了解，可使用多种不同技术和技艺中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在例如上文描述中可能参考的数据、指令、命令、信息、信号、位以及符号。
本领域的普通技术人员将进一步了解，可由电子硬件(例如数字实施、模拟实施或两个的组合)、固件、并入有指令的各种形式的程序或设计代码(为方便起见，在本文中可称为“软件”或“软件模块”)或这些技术的任何组合来实施结合本文中所公开的各方面描述的各种说明性逻辑块、模块、处理器、构件、电路、方法以及功能中的任一种。
为了清楚地说明硬件、固件以及软件的此可互换性，上文已大体关于其功能性描述了各种说明性组件、块、模块、电路以及步骤。此类功能性是否实施为硬件、固件或软件或这些技术的组合取决于施加于整个系统上的特定应用和设计约束。本领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施决策并不导致脱离本公开的范围。根据各种实施例，处理器、器件、组件、电路、结构、机器、模块等可配置成执行本文中所描述的功能中的一个或多个。如本文所使用的术语“配置成”或“配置成用于”相对于指定操作或功能是指以物理方式构建、编程、布置和/或格式化的处理器、器件、组件、电路、结构、机器、模块、信号等来执行指定的操作或功能。
此外，本领域的普通技术人员将理解，本文中所描述的各种说明性逻辑块、模块、器件、组件以及电路可在集成电路(IC)内实施或由集成电路执行，所述集成电路可包含数字信号处理器(digital signal processor；DSP)、专用集成电路(application specificintegrated circuit；ASIC)、现场可编程门阵列(field programmable gate array；FPGA)或其它可编程逻辑器件或其任何组合。逻辑块、模块以及电路可更包含天线和/或收发器以与网络内或器件内的各种组件通信。被编程为执行本文中的功能的处理器将成为特殊编程的或专用的处理器，且可实施为计算器件的组合，例如，DSP与微处理器的组合、多个微处理器、一个或多个与DSP核心结合的微处理器或任何其它合适的配置来执行本文所描述的功能。
如果以软件来实施，那么可将功能作为一个或多个指令或代码存储在计算机可读媒体上。因此，本文中所公开的方法或算法的步骤可实施为存储在计算机可读媒体上的软件。计算机可读媒体包含计算机存储媒体和通信媒体两者，所述通信媒体包含可使得计算机程序或代码能够从一个地点转移到另一地点的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。借助于实例而非限制，此类计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储器件，或可用于存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。
在此文件中，如本文中所使用的术语“模块”是指用于执行本文中所描述的相关联功能的软件、固件、硬件以及这些元件的任何组合。另外，出于论述的目的，将各种模块描述为离散模块；然而，如将对本领域的普通技术人员显而易见的是，可将两个或大于两个模块进行组合以形成执行根据本公开的实施例的相关联功能的单个模块。
本公开中所描述的实施的各种修改对本领域的技术人员将易于显而易见，并且在不脱离本公开的范围的情况下，本文中所定义的一般原理可适用于其它实施。因此，本公开并不意图限于本文中所绘示的实施，而应被赋予与本文中所公开的新颖特征和原理相一致的最广泛范围，如随附权利要求书中所述。

Claims (10)

1.一种静电放电保护器件，其特征在于，包括：
内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；以及
静电放电电路阵列，在载体晶片中图案化，
其中所述静电放电电路电耦合于所述第一节点与所述第二节点之间且配置成保护所述内部电路免于瞬态静电放电事件，以及
其中所述器件晶片接合到所述载体晶片。
2.根据权利要求1所述的静电放电保护器件，其特征在于，所述第一节点连接到高电源轨，且所述第二节点连接到低电源轨。
3.根据权利要求1所述的静电放电保护器件，其特征在于，所述静电放电电路更包含电耦合于所述第一节点与所述第二节点之间的静电放电功率箝位电路。
4.一种包含静电放电保护器件的装置，其特征在于，包括：
器件晶片，具有在其中图案化的集成电路；以及
载体晶片，接合到所述器件晶片，其中所述载体晶片包括一个或多个静电放电保护器件，所述一个或多个静电放电保护器件配置成在静电放电事件期间箝位静电放电电压以保护所述集成电路免于所述静电放电事件，其中所述一个或多个静电放电保护器件形成于定位在所述载体晶片的硅衬底中的半导体阱中。
5.根据权利要求4所述的包含静电放电保护器件的装置，其特征在于，所述器件晶片更包括配置成内连所述集成电路的后段工艺金属化层。
6.根据权利要求4所述的包含静电放电保护器件的装置，其特征在于，所述一个或多个静电放电保护器件中的至少一个包含具有多个齐纳二极管且配置成检测静电放电事件的触发网络。
7.一种形成静电放电保护器件的方法，其特征在于，包括：
提供具有第一半导体衬底的第一半导体晶片；
在所述第一半导体衬底上形成待保护以免于静电放电事件的多个晶体管器件；
提供具有第二半导体衬底的第二半导体晶片；
在所述第二半导体衬底上形成静电放电保护器件阵列；以及
将所述第一半导体晶片接合到所述第二半导体晶片。
8.根据权利要求7所述的形成静电放电保护器件的方法，其特征在于，形成所述静电放电保护器件的所述阵列更包括：
在所述第二半导体晶片的所述第二半导体衬底中形成多个半导体阱；
在所述多个半导体阱中形成具有相反类型的掺杂剂的第一掺杂区和第二掺杂区；
其中所述第一掺杂区和所述第二掺杂区电连接于高电源轨与低电源轨之间。
9.根据权利要求7所述的形成静电放电保护器件的方法，其特征在于，所述第一半导体衬底形成于功率输送网络层的顶部表面上，所述功率输送网络层配置成将功率输送到所述第一半导体衬底中形成的所述多个晶体管器件。
10.根据权利要求7所述的形成静电放电保护器件的方法，其特征在于，形成所述静电放电保护器件中的至少一个包含形成具有串联连接的多个齐纳二极管且配置成检测静电放电事件的触发网络。
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