CN210245505U - 半导体结构 - Google Patents

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Abstract

本文中描述的半导体结构提供了单事件闩锁(SEL)减轻技术。在一个示例中，一种半导体结构包括：半导体基板；p型晶体管，具有设置在半导体基板中的n掺杂区域中的p+源极/漏极区域；n型晶体管，具有设置在半导体基板中的p掺杂区域中的n+源极/漏极区域；n+保护环，设置在n掺杂区域中并且侧向围绕p型晶体管的p+源极/漏极区域；以及p+保护环，设置成侧向围绕n掺杂区域。p+保护环设置在p型晶体管与n型晶体管之间。

Description

半导体结构
技术领域
本公开的示例总体上涉及集成电路的半导体结构，并且具体地涉及减轻集成电路的半导体结构中的单事件闩锁(SEL)。
背景技术
单事件闩锁(SEL)通常是由高能粒子通过器件结构的敏感区域引起的器件中的异常高电流状态。SEL可能导致器件功能丧失。在集成电路中的互补器件结构中(诸如在互补金属氧化物半导体(CMOS)结构中)，SEL可能导致寄生硅控整流器(SCR)结构导通以传导电流。当寄生SCR结构导通时，跨寄生SCR结构的电压降可能导致寄生SCR结构继续传导电流。电流的连续传导可能诸如通过生成热量而损坏集成电路，热量可能导致部件熔化、金属迁移或其他问题。
实用新型内容
本文中描述的示例提供了单事件闩锁(SEL)减轻技术。在本文中描述的示例中，描述了以p型器件(例如，p型金属氧化物半导体(PMOS)器件)为中心的方法。在一些示例中，可以避免不必要的保护环，并且可以减小基板上的器件和保护环的布局尺寸。此外，放置器件可以更简单，并且更容易实现。
本公开的一个示例是一种半导体结构。该半导体结构包括：半导体基板；第一p型晶体管，其具有设置在半导体基板中的第一n掺杂区域中的第一p+源极/漏极区域；n型晶体管，其具有设置在半导体基板中的p掺杂区域中的n+源极/漏极区域；第一n+保护环，其设置在第一n掺杂区域中并且侧向围绕第一p型晶体管的第一p+源极/漏极区域；以及p+保护环，其设置成侧向围绕第一n掺杂区域。p+保护环设置在第一p型晶体管与n型晶体管之间。
在一些实施例中，第一p型晶体管和n型晶体管是半导体基板上的多个单元之一的至少一部分，多个单元具有相同的布局。
在一些实施例中，第一p型晶体管和n型晶体管处于随机布局中。
在一些实施例中，半导体结构还包括：n阱环，设置在半导体基板中，并且侧向围绕第一n掺杂区域并且与第一n掺杂区域分离，p+保护环设置成侧向围绕n阱环；以及第二n+保护环，设置在n阱环中。
在一些实施例中，半导体结构还包括：第二p型晶体管，具有设置在半导体基板中的第二n掺杂区域中的第二p+源极/漏极区域，第二n掺杂区域与第一n掺杂区域分离；以及第二n+保护环，设置在第二n掺杂区域中并且侧向围绕第二p型晶体管的第二p+源极/漏极区域，p+保护环还设置成侧向围绕第二n掺杂区域。
在一些实施例中，半导体结构还包括：n阱环，设置在半导体基板中，并且侧向围绕第一n掺杂区域和第二n掺杂区域，并且与第一n掺杂区域和第二n掺杂区域分离，p+保护环设置成侧向围绕n阱环；以及第三n+保护环，设置在n阱环中。
在一些实施例中，半导体基板是p掺杂半导体基板，p掺杂区域是p掺杂半导体基板的一部分；以及第一n掺杂区域是半导体基板中的n阱。
本公开的另一示例是一种半导体结构。该半导体结构包括：半导体基板；第一晶体管，其具有在半导体基板中的掺杂有第一导电类型的掺杂剂的第一源极/漏极区域；第二晶体管，其具有在半导体基板中的掺杂有第二导电类型的掺杂剂的第二源极/漏极区域；第一保护环，其在半导体基板中掺杂有第二导电类型的掺杂剂；以及第二保护环，其在半导体基板中掺杂有第一导电类型的掺杂剂。第一保护环设置成侧向围绕第一源极/漏极区域，并且在第一源极/漏极区域与第二源极/漏极区域之间，并且第二保护环设置成侧向围绕第一源极/漏极区域，并且在第一源极/漏极区域与第二源极/漏极区域之间。
在一些实施例中，第一导电类型是p型；第二导电类型是n型；以及第二保护环设置成侧向围绕第一保护环。
在一些实施例中，第一源极/漏极区域设置在具有第二导电类型的掺杂剂的第一掺杂区域中；第一保护环设置在第一掺杂区域中；以及第二保护环设置在第一掺杂区域的外部并且侧向围绕第一掺杂区域。
在一些实施例中，半导体结构还包括在半导体基板中的掺杂有第二导电类型的掺杂剂的第三保护环，第三保护环设置成侧向围绕第一保护环并且与第一保护环分离，第二保护环设置成侧向围绕第三保护环并且与第三保护环分离。
在一些实施例中，半导体结构还包括：第三晶体管，具有在半导体基板中的掺杂有第一导电类型的掺杂剂的第三源极/漏极区域；以及第三保护环，在半导体基板中掺杂有第二导电类型的掺杂剂，第三保护环设置成侧向围绕第三源极/漏极区域，并且在第三源极/漏极区域与第二源极/漏极区域之间，第一保护环和第三保护环中的每个保护环设置在第一源极/漏极区域与第三源极/漏极区域之间，第二保护环设置成侧向围绕第一保护环和第三保护环。
在一些实施例中，半导体结构还包括在半导体基板中的掺杂有第二导电类型的掺杂剂的第四保护环，第四保护环设置成侧向围绕第一保护环和第三保护环，第二保护环设置成侧向围绕第四保护环。
在一些实施例中，第一晶体管和第二晶体管形成单元的至少一部分，单元具有在半导体基板上重复的布局。
在一些实施例中，第一晶体管和第二晶体管处于随机布局中。
本公开的又示例是一种半导体结构。该半导体结构包括：p掺杂基板；设置在p掺杂基板中的第一n阱；设置在第一n阱中的第一p型晶体管的第一p+源极/漏极区域；设置在第一n阱中并且侧向围绕第一p+源极/漏极区域的第一n+保护环；设置在p掺杂基板中并且侧向围绕第一n阱的p+保护环；以及设置在p掺杂基板中的n型晶体管的n+源极/漏极区域。
在一些实施例中，半导体结构还包括：n阱环，设置在p掺杂基板中并且侧向围绕第一n阱，p+保护环设置成侧向围绕n阱环；以及第二n+保护环，设置在n阱环中。
在一些实施例中，半导体结构还包括：第二n阱，设置在p掺杂基板中并且与第一n阱分离；设置在第二n阱中的第二p型晶体管的第二p+源极/漏极区域；以及第二n+保护环，设置在第二n阱中并且侧向围绕第二p+源极/漏极区域，p+保护环侧向围绕第二n阱。
在一些实施例中，半导体结构还包括：n阱环，设置在p掺杂基板中，并且侧向围绕第一n阱和第二n阱，p+保护环设置成侧向围绕n阱环；以及第三n+保护环，设置在n阱环中。
在一些实施例中，没有p+保护环侧向围绕n+源极/漏极区域，而不围绕第一p+源极/漏极区域。
参考以下详细描述可以理解这些和其他方面。
附图说明
因此，可以详细理解上述特征的方式，可以通过参考示例实现方式来获取上面简要概述的更具体的描述，其中一些示例实现方式在附图中示出。然而，应当注意，附图仅示出了典型的示例实现方式，因此不应当被视为限制其范围。
图1A和图1B分别是根据一个示例的实现单事件闩锁(SEL)减轻技术的半导体基板上的单元的布局和横截面图。
图2A和图2B分别是根据一个示例的实现另一SEL减轻技术的半导体基板上的随机布置的布局和横截面图。
图3A和图3B分别是根据一个示例的实现又一SEL减轻技术的半导体基板上的集群布置的布局和横截面图。
图4是根据一些示例的用于实现SEL减轻技术的一个示例方法。
图5示出了根据一些示例的可以实现SEL减轻技术的可编程集成电路(IC)的现场可编程门阵列(FPGA)。
为了便于理解，在可能的情况下，使用相同的附图标记来表示附图中共同的相同元件。预期一个示例的元素可以有益地并入其他示例中。
具体实施方式
本文中描述的示例提供了单事件闩锁(SEL)减轻技术。在本文中描述的示例中，描述了以p型器件(例如，p型金属氧化物半导体(PMOS)器件)为中心的方法。围绕一个或多个p型器件，或者围绕p型器件的集群，形成p+保护环，其中集群包括多个n阱，该多个n阱中的每个n阱具有p型器件中的一个或多个p型器件。此外，在p+保护环内部，围绕(例如，在一个或多个p型器件的每个n阱中的)一个或多个p型器件形成n+保护环。在另外的示例中，设置在单独的n阱中的附加n+保护环设置成围绕n+保护环，并且在n+保护环与p+保护环之间。通过采用这种保护环方案，可以避免不必要的保护环，并且可以减小基板上的器件和保护环的布局尺寸。另外，利用这种保护环方案来放置器件可以更简单且更容易实现(包括实现和验证)。
通常，由寄生硅控整流器(SCR)结构的触发，可能引起互补FET结构(例如，互补金属氧化物半导体(CMOS))中的闩锁。寄生SCR结构可以由例如以下项形成：p型晶体管的p+源极区域、设置有p+源极区域的n阱、靠近n阱的p掺杂区域(例如，设置有n阱的p掺杂基板)、和设置在p掺杂区域中的n型晶体管的n+源极区域。因此，这些区域可以形成PNPN结构(例如，包括双极结)。可能由瞬态电流引起SEL，瞬态电流源自沿着入射带电粒子的轨道生成的电荷。从平面技术到鳍式场效应晶体管(finFET)技术的转变通常改变了寄生SCR结构的参数，并且通常容易发生SEL的触发。SEL通常通过寄生SCR结构创建电流，该寄生SCR结构电耦合在电源节点与接地节点之间，并且电流一旦被触发就可以继续流动，只要跨寄生SCR结构存在保持电压。
如本文所述，保护环用于去耦可以由互补晶体管形成的寄生SCR结构的寄生双极结。通过实现保护环，可以减小增益βPNP×βNPN，这降低了寄生SCR结构闩锁的可能性(例如，通过降低跨寄生SCR的电压降，使得寄生SCR不太可能实现保持电压)。本文中描述的示例可以在更小的布局占用区和更简单的设计中实现这种增益减小。
下文中参考附图描述各种特征。应当注意，附图可以按比例绘制或可以不按比例绘制，并且贯穿附图，相似结构或功能的元素用相同的附图标记表示。应当注意，附图仅旨在便于描述特征。它们并非旨在作为对要求保护的实用新型的详尽描述，也非旨在作为对所要求保护的实用新型的范围的限制。另外，图示的示例不需要具有所示出的所有方面或优点。结合特定示例描述的方面或优点不必限于该示例，并且也可以在任何其他示例中实践，即使没有如此图示或者没有如此明确地描述。
图1A和图1B示出了根据一个示例的SEL减轻技术。图1A示出了半导体基板102上的单元100的布局，并且图1B示出了沿着图1A所示的横截面1B-1B的在半导体基板102上的单元100的横截面图。例如，单元100可以用于互补(例如CMOS)输入/输出器件。如图所示，单元100包括p型场效应晶体管(pFET)104和n型FET(nFET)106。在其他示例中，单元100可以包括单个pFET和单个nFET，或者可以包括任何数目和任何组合的pFET和nFET。单元100可以在半导体基板102上重复任何次数。
半导体基板102包括p掺杂半导体材料(例如p掺杂区域)。例如，半导体基板102可以是掺杂有p型掺杂剂的硅。可以实现其他半导体材料。在形成随后形成到半导体基板102中的锭期间，通过在半导体基板102上外延生长用p型掺杂剂原位掺杂的材料，和/或通过在处理期间将p型掺杂剂注入到半导体基板102中，可以将p型掺杂剂引入到半导体基板102中。半导体基板102中的p型掺杂剂的浓度可以在从约1×1013cm-3至约5×1013cm-3的范围内。
在半导体基板102中形成n阱110。n阱110形成在将形成pFET 104的地方。通过将n型掺杂剂注入到半导体基板102中，和/或通过蚀刻半导体基板102并且外延生长用n型掺杂剂原位掺杂的材料，可以形成n阱110。在一些示例中，n阱110中的n型掺杂剂的浓度比半导体基板102中的p型掺杂剂的浓度大，诸如大一个数量级或更多。n阱110中的n型掺杂剂的浓度可以在从约1×1018cm-3至约5×1018cm-3的范围内。
pFET 104中的每个pFET 104包括在栅极114中的相应栅极114的相对侧的源极/漏极区域112。源极/漏极区域112中的每个区域包括设置在半导体基板102中的n阱110中的p+掺杂区域。通过注入p型掺杂剂，和/或通过蚀刻半导体基板102并且外延生长用p型掺杂剂原位掺杂的材料，可以形成p+掺杂区域。源极/漏极区域112可以与栅极114自对准。pFET104中的每个pFET 104还包括位于栅极114中的相应栅极114下面的沟道区域。沟道区域是半导体基板102中的n阱110的一部分。源极/漏极区域112的p+掺杂区域中的p型掺杂剂的浓度比n阱110中的n型掺杂剂的浓度大，诸如大一个数量级或更多。源极/漏极区域112的p+掺杂区域中的p型掺杂剂的浓度可以在从约1×1019cm-3至约1×1021cm-3的范围内。
n+保护环116形成在半导体基板102中的n阱110中，并且侧向围绕pFET 104。n+保护环116可以通过注入n型掺杂剂或其他技术形成。n+保护环116中的n型掺杂剂的浓度比n阱110中的n型掺杂剂的浓度大，诸如大一个数量级或更多。n+保护环116中的n型掺杂剂的浓度可以在从约1×1019cm-3至约1×1021cm-3的范围内。
p+保护环118形成在半导体基板102中，并且侧向围绕n阱110和n+保护环116。p+保护环118可以通过注入p型掺杂剂形成。p+保护环118中的p型掺杂剂的浓度比p掺杂半导体基板102中的p型掺杂剂的浓度大，诸如大一个数量级或更多。p+保护环118中的p型掺杂剂的浓度可以在从约1×1019cm-3至约1×1021cm-3的范围内。
nFET 106侧向形成在p+保护环118和n+保护环116的外部。p+保护环118和n+保护环116中的每个保护环设置在pFET 104与nFET 106之间。nFET 106中的每个nFET 106包括在栅极124中的相应栅极124的相对侧的源极/漏极区域122。源极/漏极区域122中的每个区域包括设置在p掺杂半导体基板102中的n+掺杂区域。通过注入n型掺杂剂，和/或通过蚀刻半导体基板102并且外延生长用n型掺杂剂原位掺杂的材料，可以形成n+掺杂区域。源极/漏极区域122可以与栅极124自对准。nFET 106中的每个nFET 106还包括位于栅极124中的相应栅极124下面的沟道区域。沟道区域是p掺杂半导体基板102的一部分。源极/漏极区域122的n+掺杂区域中的n型掺杂剂的浓度比p掺杂半导体基板102中的p型掺杂剂的浓度大，诸如大一个数量级或更多。源极/漏极区域122的n+掺杂区域中的n型掺杂剂的浓度可以在从约1×1019cm-3至约1×1021cm-3的范围内。
如图1B的横截面所示(并且未在图1A的布局中明确地标识)，隔离区域128(例如，浅沟槽隔离(STI))形成在半导体基板102中，并且在各种掺杂区域之间。诸如穿过在半导体基板102之上的介电层134(例如，层间电介质)，可以形成到pFET 104的源极/漏极区域112、n+保护环116、p+保护环118、和nFET 106的源极/漏极区域122的各种接触132。接触132可以连接到各种互连，以形成各种电路。例如，到pFET 104的源极/漏极区域112的接触132和到nFET 106的源极/漏极区域122的接触132可以被连接以形成包括pFET 104和nFET 106的输入/输出电路。到n+保护环116的接触132可以一起连接到同一节点，并且到p+保护环118的接触132可以一起连接到同一节点。
如图1A的布局所示，两个保护环(n+保护环116和p+保护环118)侧向围绕pFET104，而没有保护环侧向围绕nFET 106而不围绕pFET 104(诸如围绕未描绘的半导体基板102的更大区域)。
在以下示例中，为了简洁起见，省略了对掺杂区域的各种形成技术和掺杂剂浓度的描述。本领域普通技术人员将容易理解前述示例的区域与以下示例的区域之间的对应关系，因此这样的人将理解前述描述如何适用于以下示例的区域。例如，对半导体基板102的描述适用于以下半导体基板；对源极/漏极区域112和122的n+和p+区域的描述适用于以下源极/漏极区域的n+和p+区域；对n阱110的描述适用于以下n阱和n阱环；并且对n+保护环116和p+保护环118的描述适用于以下n+和p+保护环。
图2A和图2B示出了根据一个示例的另一种SEL减轻技术。图2A示出了半导体基板202上的随机布置200的布局，并且图2B示出了沿着图2A所示的横截面2B-2B的在半导体基板202上的随机布置200的横截面图。例如，随机布置200可以用于互补(例如CMOS)电路。如图所示，随机布置200包括一个pFET 204和多个nFET 206。在其他示例中，单元100可以包括单个pFET和单个nFET，或者可以包括任何数目和任何组合的pFET和nFET。
半导体基板202包括p掺杂半导体材料(例如p掺杂区域)。半导体基板202中形成有n阱210。pFET 204包括在栅极214的相对侧的源极/漏极区域212。源极/漏极区域212中的每个区域包括设置在半导体基板202中的n阱210中的p+掺杂区域。pFET 204还包括位于栅极214下面的沟道区域。沟道区域是半导体基板202中的n阱210的一部分。第一n+保护环216形成在半导体基板202中的n阱210中，并且侧向围绕pFET 204。
n阱环220形成在半导体基板202中，侧向围绕n阱210并且与n阱210分离。第二n+保护环222形成在半导体基板202中的n阱环220中，侧向围绕第一n+保护环216并且与第一n+保护环216分离，并且侧向围绕pFET 204。第二n+保护环222可以是少数载流子保护环，并且在一些示例中(连同n阱环220)可以省略。p+保护环224形成在半导体基板202中，并且侧向围绕n阱环220和第二n+保护环222，并且与n阱环220和第二n+保护环222分离。
nFET 206侧向形成在p+保护环224、第二n+保护环222和第一n+保护环216的外部。p+保护环224、第二n+保护环222和第一n+保护环216中的每个保护环设置在pFET 204与nFET 206之间。nFET206中的每个nFET 206包括在相应栅极234的相对侧的源极/漏极区域232。源极/漏极区域232中的每个区域包括设置在p掺杂半导体基板202中的n+掺杂区域。nFET 206中的每个nFET 206还包括在相应栅极234下面的沟道区域。沟道区域是p掺杂半导体基板202的一部分。
如图2B的横截面所示(并且未在图2A的布局中明确地标识)，隔离区域238(例如STI)形成在半导体基板202中，并且在各种掺杂区域之间。诸如穿过在半导体基板202之上的介电层244(例如，层间电介质)，可以形成到pFET 204的源极/漏极区域212、第一n+保护环216、第二n+保护环222、p+保护环224、和nFET 206的源极/漏极区域232的各种接触242。接触242可以连接到各种互连，以形成各种电路。例如，到pFET 204的源极/漏极区域212的接触242和到nFET 206的源极/漏极区域232的接触242可以被连接以形成任何电路，该任何电路包括pFET 204和nFET 206中的任何nFET 206。到第一n+保护环216的接触242可以一起连接到同一节点；到第二n+保护环222的接触242可以一起连接到同一节点；并且到p+保护环224的接触242可以一起连接到同一节点。
如图2A的布局所示，三个保护环(第一n+保护环216、第二n+保护环222和p+保护环224)侧向围绕pFET 204，而没有保护环侧向围绕nFET 206中的任何nFET 206而不围绕pFET204中的任何pFET 204(诸如，围绕未描绘的半导体基板202的更大区域)。
图3A和图3B示出了根据一个示例的又一SEL减轻技术。图3A示出了半导体基板302上的集群布置300的布局，集群布置300包括多个n阱的集群，多个n阱具有设置在其中的不同pFET，并且图3B示出了沿着图3A所示的横截面3B-3B的在半导体基板302上的集群布置300的横截面图。集群布置300的各方面(例如，涉及多个n阱的集群)可以应用于像图1A和图1B中的单元和像图2A和图2B中的随机布置。从图3A和图3B中省略了一些诸如接触之类的特征，以便不会模糊其他特征，但是普通人员将容易理解已经在图1A、图1B、图2A和图2B示出和关于图1A、图1B、图2A和图2B描述的各种特征的存在和适用性。
如图所示，集群布置300包括形成在半导体基板302上的pFET 304a、304b、304c和304d以及单个nFET 306。在其他示例中，集群布置300可以包括任何数目和任何组合的pFET和nFET。半导体基板302包括p掺杂半导体材料(例如p掺杂区域)。单独的n阱310a、310b、310c和310d形成在半导体基板302中。pFET 304a、304b、304c和304d中的每个pFET包括在栅极314中的相应栅极314的相对侧的源极/漏极区域312。源极/漏极区域312中的每个区域包括设置在半导体基板302中的n阱310a、310b、310c和310d中的相应n阱中的p+掺杂区域。pFET 304a、304b、304c和304d中的每个pFET还包括在栅极314中的相应栅极314下面的沟道区域。沟道区域是半导体基板302中的n阱310a、310b、310c和310d中的相应n阱的一部分。第一n+保护环316a、316b、316c和316d分别形成在半导体基板302中的n阱310a、310b、310c和310d中，并且分别侧向围绕pFET 304a、304b、304c和304d。
更具体地，pFET 304a形成在n阱310a中；pFET 304b形成在n阱310b中；pFET 304c形成在n阱310c中；并且pFET 304d形成在n阱310d中。第一n+保护环316a设置在n阱310a中并且围绕pFET 304a；第一n+保护环316b设置在n阱310b中并且围绕pFET 304b；第一n+保护环316c设置在n阱310c中并且围绕pFET 304c；并且第一n+保护环316d设置在n阱310d中并且围绕pFET 304d。虽然示出了四个n阱，其中该n阱具有设置在其中的两个pFET并且具有围绕这两个pFET的相应第一n+保护环，但是可以实现任何数目的n阱，其中在每个n阱中具有任何数目的pFET，具有围绕pFET的相应第一n+保护环。单独的n阱310a、310b、310c和310d允许在n阱310a、310b、310c和310d中的每个n阱处实现不同的电源电压(例如，不同的电源电压连接到n阱310a、310b、310c和310d中的源极/漏极区域312)。
n阱环320形成在半导体基板302中，侧向围绕n阱310a、310b、310c和310d，并且与n阱310a、310b、310c和310d分离。第二n+保护环322形成在半导体基板302中的n阱环320中，侧向围绕第一n+保护环316a、316b、316c和316d，并且与第一n+保护环316a、316b、316c和316d分离，并且侧向围绕pFET 304a、304b、304c和304d。第二n+保护环322可以是少数载流子保护环，并且在一些示例中(连同n阱环320)可以省略。p+保护环324形成在半导体基板302中，并且侧向围绕n阱环320和第二n+保护环322，并且与n阱环320和第二n+保护环322分离。
nFET 306侧向形成在p+保护环324、第二n+保护环322以及第一n+保护环316a、316b、316c和316d的外部。以下中的每个保护环设置在pFET 304a、304b、304c和304d与nFET306之间：p+保护环324、第二n+保护环322、以及第一n+保护环316a、316b、316c和316d中的至少一个第一n+保护环。nFET 306包括在栅极334的相对侧的源极/漏极区域332。源极/漏极区域332中的每个区域包括设置在p掺杂半导体基板302中的n+掺杂区域。nFET 306还包括在栅极334下面的沟道区域。沟道区域是p掺杂半导体基板302的一部分。
如图3B的横截面所示(并且未在图3A的布局中明确地标识)，隔离区域338(例如STI)形成在半导体基板302中，并且在各种掺杂区域之间。诸如穿过在半导体基板302之上的介电层344(例如，层间电介质)，可以形成到pFET 304a、304b、304c、304d的源极/漏极区域312、第一n+保护环316a、316b、316c和316d、第二n+保护环322、p+保护环324、以及nFET306的源极/漏极区域332的各种接触(未示出)。接触可以连接到各种互连，以形成各种电路。
如图3A的布局所示，三个保护环(第一n+保护环316a、316b、316c和316d中的至少一个第一n+保护环；第二n+保护环322；以及p+保护环324)侧向围绕相应的pFET 304a、304b、304c和304d，而没有保护环侧向围绕nFET 306，而不围绕pFET 304a、304b、304c和304d中的任何pFET(诸如，围绕未描绘的半导体基板302的更大区域)。
如前述示例中所示，保护环被实现成围绕一个或多个pFET，这可以避免需要将任何保护环实现成围绕nFET而不围绕pFET(例如，围绕芯片的更大区域)。这可以进一步减少否则可能实现的不必要的保护环，并且可以减少设计的布局面积。另外，可以实现更简单和更容易的设计，因为可以避免围绕nFET的保护环。
图4是根据一些示例的用于实现SEL减轻技术的一个示例方法400。在操作402中，在基板中的p掺杂区域中形成一个或多个n型晶体管，并且在基板中的n掺杂区域中形成一个或多个p型晶体管。更具体地，n型晶体管的源极/漏极区域形成在p掺杂区域中，并且p型晶体管的源极/漏极区域形成在n掺杂区域中。此外，在一些示例中，可以形成多个n掺杂区域，并且可以在多个n掺杂区域中的每个n掺杂区域中形成一个或多个p型晶体管。作为示例，nFET 106、206、306的源极/漏极区域122、232、332形成在p掺杂区域(例如，p掺杂半导体基板102、202、302)中，并且pFET 104、204、304a-d的源极/漏极区域112、212、312形成在n阱110、210、310a-d中。各种晶体管的布局可以符合基板上的重复单元或随机布局。
在操作404中，第一n+保护环形成在基板中的n掺杂区域中，并且侧向围绕一个或多个p型晶体管的源极/漏极区域。在可以形成多个n掺杂区域的一些示例中，第一n+保护环可以形成在多个n掺杂区域中的每个n掺杂区域中，并且侧向围绕相应n掺杂区域中的对应源极/漏极区域。作为示例，n+保护环116、216、316a-d形成在n阱110、210、310a-d中，并且侧向围绕pFET 104、204、304a-d的源极/漏极区域112、212、312。
在操作406中，可选地，第二n+保护环形成在侧向围绕n掺杂区域的基板中的n阱环中。在可以形成多个n掺杂区域的一些示例中，第二n+保护环可以形成在侧向围绕多个n掺杂区域的n阱环中。作为示例，第二n+保护环222、322形成在侧向围绕n阱110、210、310a-d的n阱环220、320中。
在操作408中，p+保护环形成在基板中，侧向围绕n掺杂区域，并且如果可选地实现，则侧向围绕n阱环。作为示例，p+保护环118、224、324形成为侧向围绕n阱110、210、310a-d，并且如果实现，则侧向围绕n阱环220、320。
本领域普通技术人员将容易理解，用于形成由图4的方法400形成的各种组件的处理可以通过掺杂基板(诸如通过注入)来实现，掺杂基板可以根据任何适当的顺序执行。例如，由方法400形成的被示出为在不同操作中形成的各种组件可以同时形成，或以与所示出的顺序不同的顺序形成。由方法400实现的SEL减轻技术的各种其他特征可以如关于图1A-图1B、图2A-图2B和图3A-图3B中的任何图所描述的和在图1A-图1B、图2A-图2B和图3A-图3B中的任何图中示出的那样。
图5示出了根据一些示例的可以实现诸如上面所述的SEL减轻技术的可编程集成电路(IC)500的现场可编程门阵列(FPGA)。可编程IC 500实现在半导体基板上，该半导体基板诸如通常被包括在裸片或芯片中。形成在可编程IC 500中的各种电路可以由半导体基板中的nFET和pFET以重复单元布局和/或随机布局形成。
可编程IC 500包括大量不同的可编程瓦片(tile)，该大量不同的可编程瓦片包括可配置逻辑块(“CLB”)530、随机存取存储器块(“BRAM”)532、信号处理块(“DSP”)534、输入/输出块(“IOB”)536、配置和时钟逻辑(“CONFIG/CLOCKS”)538、数字收发器540、专用输入/输出块(“I/O”)542(例如，配置端口和时钟端口)、以及其他可编程逻辑544(诸如数字时钟管理器、系统监测逻辑等)。FPGA还可以包括PCIe接口546、模数转换器(ADC)548等。
在一些FPGA中，如图5中包括的示例所示，每个可编程瓦片可以包括至少一个可编程互连元件(“INT”)550，该至少一个可编程互连元件550具有到同一瓦片内的可编程逻辑元件的输入和输出端子552的连接。每个可编程互连元件550还可以包括到同一瓦片或其他瓦片中的邻近可编程互连元件的互连段554的连接。每个可编程互连元件550还可以包括到(未示出的)逻辑块之间的通用布线资源的互连段556的连接。通用布线资源可以包括(未示出的)逻辑块之间的布线通道，布线通道包括互连段(例如，互连段556)的轨道和用于连接互连段的开关块(未示出)。通用布线资源的互连段(例如，互连段556)可以跨越一个或多个逻辑块。可编程互连元件550与通用布线资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。
在一个示例实现方式中，CLB 530可以包括可配置逻辑元件(“CLE”)560加上单个可编程互连元件(“INT”)550，可配置逻辑元件(“CLE”)560可以被编程为实现用户逻辑。除了一个或多个可编程互连元件之外，BRAM 532还可以包括BRAM逻辑元件(“BRL”)562。通常，瓦片中所包括的互连元件的数目取决于瓦片的高度。在图示的示例中，BRAM瓦片具有与五个CLB相同的高度，但是也可以使用其他数目(例如，四个)。除了适当数目的可编程互连元件之外，信号处理块534还可以包括DSP逻辑元件(“DSPL”)564。除了可编程互连元件550的一个实例之外，IOB 536还可以包括例如输入/输出逻辑元件(“IOL”)566的两个实例。如本领域技术人员将清楚的，例如连接到输入/输出逻辑元件566的实际的I/O焊盘通常不会限制于输入/输出逻辑元件566的区域。
在图示的示例中，靠近裸片中心的水平区域用于配置、时钟和其他控制逻辑。从该水平区域或柱延伸的竖直柱568用于跨FPGA的幅度分布时钟和配置信号。
利用图5所示的架构的一些FPGA包括附加逻辑块，附加逻辑块破坏了构成FPGA的大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。
注意，图5旨在仅示出示例性FPGA架构。例如，一行中的逻辑块的数目、行的相对宽度、行的数目和顺序、行中包括的逻辑块的类型、逻辑块的相对尺寸、以及图5的顶部处包括的互连/逻辑实现方式纯粹是示例性的。例如，在实际FPGA中，无论CLB出现的任何地方处，通常包括多于一个邻近行的CLB，以便于用户逻辑的高效实现，但是邻近CLB行的数目随FPGA的总体尺寸而变化。
可以在可编程IC 500的任何块中实现SEL减轻技术。作为一个示例，图1A和图1B的示例可以实现在IOB 536、BRAM 532和/或其他块中。此外，图2A和图2B的示例可以实现在CLB 530和/或其他块中。示例的任何组合可以被包括在单个IC(诸如图5的可编程IC 500)中。
虽然前述内容涉及特定示例，但是可以在不脱离其基本范围的情况下，设计其他和另外的示例，并且其范围由所附权利要求确定。

Claims (20)

1.一种半导体结构，其特征在于，包括：
半导体基板；
第一p型晶体管，具有设置在所述半导体基板中的第一n掺杂区域中的第一p+源极/漏极区域；
n型晶体管，具有设置在所述半导体基板中的p掺杂区域中的n+源极/漏极区域；
第一n+保护环，设置在所述第一n掺杂区域中并且侧向围绕所述第一p型晶体管的所述第一p+源极/漏极区域；以及
p+保护环，设置成侧向围绕所述第一n掺杂区域，所述p+保护环设置在所述第一p型晶体管与所述n型晶体管之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一p型晶体管和所述n型晶体管是所述半导体基板上的多个单元之一的至少一部分，所述多个单元具有相同的布局。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一p型晶体管和所述n型晶体管处于随机布局中。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：
n阱环，设置在所述半导体基板中，并且侧向围绕所述第一n掺杂区域并且与所述第一n掺杂区域分离，所述p+保护环设置成侧向围绕所述n阱环；以及
第二n+保护环，设置在所述n阱环中。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：
第二p型晶体管，具有设置在所述半导体基板中的第二n掺杂区域中的第二p+源极/漏极区域，所述第二n掺杂区域与所述第一n掺杂区域分离；以及
第二n+保护环，设置在所述第二n掺杂区域中并且侧向围绕所述第二p型晶体管的所述第二p+源极/漏极区域，所述p+保护环还设置成侧向围绕所述第二n掺杂区域。
6.根据权利要求5所述的半导体结构，其特征在于，还包括：
n阱环，设置在所述半导体基板中，并且侧向围绕所述第一n掺杂区域和所述第二n掺杂区域，并且与所述第一n掺杂区域和所述第二n掺杂区域分离，所述p+保护环设置成侧向围绕所述n阱环；以及
第三n+保护环，设置在所述n阱环中。
7.根据权利要求1所述的半导体结构，其特征在于：
所述半导体基板是p掺杂半导体基板，所述p掺杂区域是所述p掺杂半导体基板的一部分；以及
所述第一n掺杂区域是所述半导体基板中的n阱。
8.一种半导体结构，其特征在于，包括：
半导体基板；
第一晶体管，具有在所述半导体基板中的掺杂有第一导电类型的掺杂剂的第一源极/漏极区域；
第二晶体管，具有在所述半导体基板中的掺杂有第二导电类型的掺杂剂的第二源极/漏极区域；
第一保护环，在所述半导体基板中掺杂有所述第二导电类型的掺杂剂，所述第一保护环设置成侧向围绕所述第一源极/漏极区域，并且在所述第一源极/漏极区域与所述第二源极/漏极区域之间；以及
第二保护环，在所述半导体基板中掺杂有所述第一导电类型的掺杂剂，所述第二保护环设置成侧向围绕所述第一源极/漏极区域，并且在所述第一源极/漏极区域与所述第二源极/漏极区域之间。
9.根据权利要求8所述的半导体结构，其特征在于：
所述第一导电类型是p型；
所述第二导电类型是n型；以及
所述第二保护环设置成侧向围绕所述第一保护环。
10.根据权利要求8所述的半导体结构，其特征在于：
所述第一源极/漏极区域设置在具有所述第二导电类型的掺杂剂的第一掺杂区域中；
所述第一保护环设置在所述第一掺杂区域中；以及
所述第二保护环设置在所述第一掺杂区域的外部并且侧向围绕所述第一掺杂区域。
11.根据权利要求8所述的半导体结构，其特征在于，还包括在所述半导体基板中的掺杂有所述第二导电类型的掺杂剂的第三保护环，所述第三保护环设置成侧向围绕所述第一保护环并且与所述第一保护环分离，所述第二保护环设置成侧向围绕所述第三保护环并且与所述第三保护环分离。
12.根据权利要求8所述的半导体结构，其特征在于，还包括：
第三晶体管，具有在所述半导体基板中的掺杂有所述第一导电类型的掺杂剂的第三源极/漏极区域；以及
第三保护环，在所述半导体基板中掺杂有所述第二导电类型的掺杂剂，所述第三保护环设置成侧向围绕所述第三源极/漏极区域，并且在所述第三源极/漏极区域与所述第二源极/漏极区域之间，所述第一保护环和所述第三保护环中的每个保护环设置在所述第一源极/漏极区域与所述第三源极/漏极区域之间，所述第二保护环设置成侧向围绕所述第一保护环和所述第三保护环。
13.根据权利要求12所述的半导体结构，其特征在于，还包括在所述半导体基板中的掺杂有所述第二导电类型的掺杂剂的第四保护环，所述第四保护环设置成侧向围绕所述第一保护环和所述第三保护环，所述第二保护环设置成侧向围绕所述第四保护环。
14.根据权利要求8所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管形成单元的至少一部分，所述单元具有在所述半导体基板上重复的布局。
15.根据权利要求8所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管处于随机布局中。
16.一种半导体结构，其特征在于，包括：
p掺杂基板；
第一n阱，设置在所述p掺杂基板中；
设置在所述第一n阱中的第一p型晶体管的第一p+源极/漏极区域；
第一n+保护环，设置在所述第一n阱中并且侧向围绕所述第一p+源极/漏极区域；
p+保护环，设置在所述p掺杂基板中并且侧向围绕所述第一n阱；以及
设置在所述p掺杂基板中的n型晶体管的n+源极/漏极区域。
17.根据权利要求16所述的半导体结构，其特征在于，还包括：
n阱环，设置在所述p掺杂基板中并且侧向围绕所述第一n阱，所述p+保护环设置成侧向围绕所述n阱环；以及
第二n+保护环，设置在所述n阱环中。
18.根据权利要求16所述的半导体结构，其特征在于，还包括：
第二n阱，设置在所述p掺杂基板中并且与所述第一n阱分离；
设置在所述第二n阱中的第二p型晶体管的第二p+源极/漏极区域；以及
第二n+保护环，设置在所述第二n阱中并且侧向围绕所述第二p+源极/漏极区域，所述p+保护环侧向围绕所述第二n阱。
19.根据权利要求18所述的半导体结构，其特征在于，还包括：
n阱环，设置在所述p掺杂基板中，并且侧向围绕所述第一n阱和所述第二n阱，所述p+保护环设置成侧向围绕所述n阱环；以及
第三n+保护环，设置在所述n阱环中。
20.根据权利要求18所述的半导体结构，其特征在于，没有p+保护环侧向围绕所述n+源极/漏极区域，而不围绕所述第一p+源极/漏极区域。
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