TWM590315U - 半導體結構 - Google Patents

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詹姆士 卡普
麥克 Ｊ 哈特
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美商吉林克斯公司
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Abstract

本文中所述之實例提供一種單事件鎖定(SEL)減輕技術。在一實例中，一種半導體結構包括：一半導體基板；一p型電晶體，其具有安置於該半導體基板中之一n摻雜區中之p+源極/汲極區；一n型電晶體，其具有安置於該半導體基板中之一p摻雜區中之n+源極/汲極區；一n+保護環，其安置於該n摻雜區中且橫向圍繞該p型電晶體之該p+源極/汲極區；以及一p+保護環，其橫向圍繞該n摻雜區而安置。該p+保護環安置於該p型電晶體與該n型電晶體之間。

Description

半導體結構
本新型之實例大體上係關於積體電路之半導體結構，且特定而言，係關於在積體電路之半導體結構中減輕單事件鎖定(single event latch-up；SEL)。
單事件鎖定(SEL)大體上為由高能粒子穿過器件結構之敏感區域所引起的器件中之異常高電流狀態。SEL可導致器件功能性之損耗。在積體電路中之互補器件結構中(諸如在互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)結構中)，SEL可導致寄生矽控整流器(silicon controlled rectifier；SCR)結構接通以傳導電流。當寄生SCR結構接通時，在寄生SCR結構兩端之電壓降可導致寄生SCR結構繼續傳導電流。電流之持續傳導可損壞積體電路，諸如藉由產生可導致組件熔融、金屬遷移或其他問題之熱量。
本文中所述之實例提供一種單事件鎖定(SEL)減輕技術。在本文中所描述之實例中，描述以p型器件(例如p型金屬氧化物半導體(p-type metal-oxide-semiconductor；PMOS)器件)為中心之方法。在一些實例中，可避免不必要的保護環，且可減小基板上之器件及保護環之佈局大小。另外，置放器件可更簡單且更易於實施。
本新型之一實例為一種半導體結構。所述半導體結構包括：半導體基板；第一p型電晶體，其具有安置於半導體基板中之第一n摻雜區中之第一p+源極/汲極區；n型電晶體，其具有安置於半導體基板中之p摻雜區中之n+源極/汲極區；第一n+保護環，其安置於第一n摻雜區中且橫向圍繞第一p型電晶體之第一p+源極/汲極區；以及p+保護環，其橫向圍繞第一n摻雜區而安置。p+保護環安置於第一p型電晶體與n型電晶體之間。
本新型之另一實例為一種半導體結構。所述半導體結構包括：半導體基板；第一電晶體，其具有在半導體基板中摻雜有具有第一導電型之摻雜劑的第一源極/汲極區；第二電晶體，其具有在半導體基板中摻雜有具有第二導電型之摻雜劑的第二源極/汲極區；第一保護環，其在半導體基板中摻雜有具有第二導電型之摻雜劑；以及第二保護環，其在半導體基板中摻雜有具有第一導電型之摻雜劑。第一保護環橫向圍繞第一源極/汲極區而安置且在第一源極/汲極區與第二源極/汲極區之間，且第二保護環橫向圍繞第一源極/汲極區而安置且在第一源極/汲極區與第二源極/汲極區之間。
本新型之又一實例為一種半導體結構。所述半導體結構包括：p摻雜基板；第一n井，其安置於p摻雜基板中；第一p型電晶體之第一p+源極/汲極區，其安置於第一n井中；第一n+保護環，其安置於第一n井中且橫向圍繞第一p+源極/汲極區；p+保護環，其安置於p摻雜基板中且橫向圍繞第一n井；以及n型電晶體之n+源極/汲極區，其安置於p摻雜基板中。
參考以下實施方式可理解此等及其他態樣。
1B-1B‧‧‧橫截面
2B-2B‧‧‧橫截面
3B-3B‧‧‧橫截面
100‧‧‧單元
102‧‧‧半導體基板
104‧‧‧p型場效電晶體
106‧‧‧n型場效電晶體
110‧‧‧n井
112‧‧‧源極/汲極區
114‧‧‧閘極
116‧‧‧n+保護環
118‧‧‧p+保護環
122‧‧‧源極/汲極區
124‧‧‧閘極
128‧‧‧隔離區
132‧‧‧觸點
134‧‧‧介電層
200‧‧‧隨機配置
202‧‧‧半導體基板
204‧‧‧p型場效電晶體
206‧‧‧n型場效電晶體
210‧‧‧n井
212‧‧‧源極/汲極區
214‧‧‧閘極
216‧‧‧第一n+保護環
220‧‧‧n井環
222‧‧‧第二n+保護環
224‧‧‧p+保護環
232‧‧‧源極/汲極區
234‧‧‧閘極
238‧‧‧隔離區
242‧‧‧觸點
244‧‧‧介電層
300‧‧‧集群配置
302‧‧‧半導體基板
304a‧‧‧p型場效電晶體
304b‧‧‧p型場效電晶體
304c‧‧‧p型場效電晶體
304d‧‧‧p型場效電晶體
306‧‧‧n型場效電晶體
310a‧‧‧n井
310b‧‧‧n井
310c‧‧‧n井
310d‧‧‧n井
312‧‧‧源極/汲極區
314‧‧‧閘極
316a‧‧‧第一n+保護環
316b‧‧‧第一n+保護環
316c‧‧‧第一n+保護環
316d‧‧‧第一n+保護環
320‧‧‧n井環
322‧‧‧第二n+保護環
324‧‧‧p+保護環
332‧‧‧源極/汲極區
334‧‧‧閘極
338‧‧‧隔離區
344‧‧‧介電層
400‧‧‧方法
402‧‧‧操作
404‧‧‧操作
406‧‧‧操作
408‧‧‧操作
500‧‧‧可程式積體電路
530‧‧‧可組態邏輯區塊
532‧‧‧隨機存取記憶體區塊
534‧‧‧信號處理區塊
536‧‧‧輸入/輸出區塊
538‧‧‧組態及時脈邏輯
540‧‧‧數位收發器
542‧‧‧特定輸入/輸出區塊
544‧‧‧其他可程式邏輯
546‧‧‧PCIe介面
548‧‧‧類比至數位轉換器
550‧‧‧可程式互連元件
552‧‧‧輸入及輸出端子
554‧‧‧互連區段
556‧‧‧互連區段
560‧‧‧可組態邏輯元件
562‧‧‧BRAM邏輯元件
564‧‧‧DSP邏輯元件
566‧‧‧輸入/輸出邏輯元件
568‧‧‧垂直行
藉由詳細理解上述特徵之方式，簡單概述的上文之更特定描述可以參考於 實例實施方式，該等實施方式中之一部分在附圖中闡釋。然而，應注意，該等附圖僅說明典型實例實施方式且因此不應視為限制其範疇。
圖1A及1B分別為根據一實例的實施單事件鎖定(SEL)減輕技術之半導體基板上之單元的佈局及截面視圖。
圖2A及2B分別為根據一實例的實施另一SEL減輕技術之半導體基板上之隨機配置的佈局及截面視圖。
圖3A及3B分別為根據一實例的實施又一SEL減輕技術之半導體基板上之集群配置的佈局及截面視圖。
圖4為根據一些實例的用於實施SEL減輕技術的實例方法。
圖5說明根據一些實例之可實施SEL減輕技術之可程式積體電路(integrated circuit；IC)的場可程式閘陣列(field programmable gate array；FPGA)。
為了促進理解，盡可能地使用相同的元件符號來表示圖式中共有的相同元件。可以預期一個實例中的元件在有益的時候能夠併入其他實例中。
本文中所述之實例提供一種單事件鎖定(SEL)減輕技術。在本文中所描述之實例中，描述以p型器件(例如p型金屬氧化物半導體(PMOS)器件)為中心之方法。p+保護環圍繞一或多個p型器件或圍繞p型器件之集群而形成，其中集群包括多個n井，其中之每一者具有一或多個p型器件。此外，在p+保護環之內部，n+保護環圍繞一或多個p型器件形成(例如在一或多個p型器件之每一n井中)。在進一步的實例中，安置於單獨n井中之額外n+保護環圍繞n+保護環而安置且在n+保護環與p+保護環之間。藉由使用此種保護環方案，可避免不必要的保護環，且可減小基板上之器件及保護環之佈局大小。另外，以此種保護環方案置放器件可更簡單且更易於實施，包括實施方式及驗證。
大體而言，可藉由觸發寄生矽控整流器(SCR)結構導致互補FET結構(例如互補金屬氧化物半導體(CMOS))中之鎖定。可藉由例如p型電晶體之p+源極區、其中安置有p+源極區之n井、鄰近n井之p摻雜區(例如其中安置有n井之p摻雜基板)以及安置於p摻雜區中之n型電晶體之n+源極區來形成寄生SCR結構。因此，此等區域可形成PNPN結構(例如，其包括雙極接面)。可由源自沿入射帶電粒子之軌跡產生之電荷的瞬時電流導致SEL。自平面技術至鰭式場效電晶體(fin field effect transistor；finFET)技術之轉變大體上改變寄生SCR結構之參數，且大體上已緩解SEL之觸發。SEL通常經由寄生SCR結構產生電流，該寄生SCR結構在電源節點與接地節點之間電耦接，且一旦電流觸發，只要保持電壓在寄生SCR結構兩端，則電流可繼續流動。
如本文中所描述之保護環用於解耦寄生SCR結構之寄生雙極接面，該寄生SCR結構可由互補電晶體形成。藉由實施保護環，可降低增益βPNP×βNPN，此減少寄生SCR結構之鎖定的可能性(例如藉由降低在寄生SCR兩端之電壓降，使得寄生SCR不太可能達到保持電壓)。本文中所述之實例可以較小佈局覆蓋面積及更簡單之設計達成此種減小的增益。
在下文中參看圖式描述各種特徵。應注意，圖式可能有或可能沒有按比例繪製，且具有類似結構或類似功能的元件貫穿圖式由相同元件符號表示。應注意，圖式僅旨在促進特徵之描述。其不欲作為對所主張新型之詳盡描述或作為對所主張新型之範圍的限制。另外，所說明之實例無需具有所展示之所有態樣或優點。結合特定實例而描述之態樣或優點不必限於彼種實例且可在任何其他實例中實踐，即使未如此說明或未如此明確地描述亦如此。
圖1A及1B說明根據一實例的SEL減輕技術。圖1A說明半導體基板102上之單元100之佈局，且圖1B說明沿圖1A中展示之橫截面1B-1B的半導體基板102上之單元100之截面視圖。舉例而言，單元100可用於互補(例如CMOS) 輸入/輸出器件。如所說明，單元100包括p型場效電晶體(p-type field effect transistor；pFET)104及n型FET(n-type FET；nFET)106。在其他實例中，單元100可包括單個pFET及單個nFET，或可包括任何數目個pFET及nFET以及pFET與nFET之組合。單元100可在半導體基板102上重複任何數目之倍數。
半導體基板102包括p摻雜半導體材料(例如p摻雜區)。舉例而言，半導體基板102可為摻雜有p型摻雜劑之矽。可實施其他半導體材料。藉由在半導體基板102上外延生長原位摻雜有p型摻雜劑之材料及/或藉由在處理期間將p型摻雜劑植入於半導體基板102中，可在隨後形成為半導體基板102之鑄錠之形成期間將p型摻雜劑引入至半導體基板102中。半導體基板102中之p型摻雜劑之濃度可介於約1×1013cm-3至約5×1013cm-3之範圍內。
n井110形成於半導體基板102中。n井110形成於待形成pFET 104之處。n井110可藉由將n型摻雜劑植入於半導體基板102中及/或藉由蝕刻半導體基板102且外延生長原位摻雜有n型摻雜劑之材料而形成。在一些實例中，n井110中之n型摻雜劑之濃度相比於半導體基板102中之p型摻雜劑之濃度較大，諸如大一個數量級或更多。n井110中之n型摻雜劑之濃度可介於約1×1018cm-3至約5×1018cm-3之範圍內。
pFET 104中之每一者包括在閘極114中之一各別者之相對側上之源極/汲極區112。源極/汲極區112中之每一者包括安置於半導體基板102中之n井110中的p+摻雜區。p+摻雜區可藉由植入p型摻雜劑及/或藉由蝕刻半導體基板102且外延生長原位摻雜有p型摻雜劑之材料而形成。源極/汲極區112可與閘極114自對準。pFET 104中之每一者進一步包括在閘極114中之一各別者下方之通道區域。通道區域為半導體基板102中之n井110之一部分。源極/汲極區112之p+摻雜區中之p型摻雜劑之濃度相比於n井110中的n型摻雜劑之濃度較大，諸如大一個數量級或更多。源極/汲極區112之p+摻雜區中之p型摻雜劑的濃度可介於約 1×1019cm-3至約1×1021cm-3之範圍內。
n+保護環116形成於半導體基板102中之n井110中且橫向圍繞pFET 104。n+保護環116可藉由植入n型摻雜劑或其他技術而形成。n+保護環116中之n型摻雜劑之濃度相比於n井110中之n型摻雜劑之濃度較大，諸如大一個數量級或更多。n+保護環116中之n型摻雜劑之濃度可介於約1×1019cm-3至約1×1021cm-3之範圍內。
p+保護環118形成於半導體基板102中且橫向圍繞n井110及n+保護環116。p+保護環118可藉由植入p型摻雜劑而形成。p+保護環118中之p型摻雜劑之濃度相比於p摻雜半導體基板102中之p型摻雜劑之濃度較大，諸如大一個數量級或更多。p+保護環118中之p型摻雜劑之濃度可介於約1×1019cm-3至約1×1021cm-3之範圍內。
nFET 106橫向形成於p+保護環118及n+保護環116之外部。p+保護環118及n+保護環116中之每一者安置於pFET 104與nFET 106之間。nFET 106中之每一者包括閘極124中之各別一者的相對側上之源極/汲極區122。源極/汲極區122中之每一者包括安置於p摻雜半導體基板102中之n+摻雜區。n+摻雜區可藉由植入n型摻雜劑及/或藉由蝕刻半導體基板102且外延生長原位摻雜有n型摻雜劑之材料而形成。源極/汲極區122可與閘極124自對準。nFET 106中之每一者進一步包括在閘極124中之各別一者下方之通道區域。通道區域為p摻雜半導體基板102中之一部分。源極/汲極區122之n+摻雜區中之n型摻雜劑之濃度相比於p摻雜半導體基板102中之p型摻雜劑之濃度較大，諸如大一個數量級或更多。在源極/汲極區122之n+摻雜區中之n型摻雜劑的濃度可介於約1×1019cm-3至約1×1021cm-3之範圍內。
隔離區128(例如淺溝槽隔離(shallow trench isolation；STI))形成於半導體基板102中且在如圖1B之橫截面中所示(且未明確標識於圖1A之佈局 中)的不同摻雜區之間。不同觸點132可諸如穿過半導體基板102上方之介電層134(例如層間介電質)來形成於pFET 104之源極/汲極區112、n+保護環116、p+保護環118以及nFET 106之源極/汲極區122。觸點132可連接至不同互連件以形成不同電路。舉例而言，與pFET 104之源極/汲極區112之觸點132及與nFET 106之源極/汲極區122之觸點可經連接以形成包括pFET 104及nFET 106之輸入/輸出電路。與n+保護環116之觸點132可一起連接至相同節點，且與p+保護環118之觸點132可一起連接至相同節點。
如圖1A之佈局所說明，兩個保護環(n+保護環116及p+保護環118)橫向圍繞pFET 104，而無保護環橫向圍繞亦未圍繞pFET 104之NFET 106(諸如圍繞未描繪之半導體基板102的較大區域)。
在以下實例中，為簡潔起見省略對不同形成技術及摻雜區之摻雜劑濃度之描述。本領域中具通常知識者將容易理解前述實例之區域與以下實例之區域之間的對應關係，使得此種人將理解先前描述如何適用於以下實例之區域。舉例而言，半導體基板102之描述適用於以下半導體基板；源極/汲極區112及122之n+及p+區域之描述適用於以下源極/汲極區之n+及p+區域；n井110之描述適用於以下n井及n井環；且n+及p+保護環116及118之描述適用於以下n+及p+保護環。
圖2A及2B說明根據一實例的另一SEL減輕技術。圖2A說明半導體基板202上之隨機配置200之佈局，且圖2B說明沿圖2A中所展示之橫截面2B-2B的半導體基板202上之隨機配置200之截面視圖。舉例而言，隨機配置200可用於互補(例如CMOS)電路。如所說明，隨機配置200包括一個pFET 204及多個nFET 206。在其他實例中，單元100可包括單個pFET及單個nFET，或可包括任何數目個pFET及nFET以及pFET與nFET之組合。
半導體基板202包括p摻雜半導體材料(例如p摻雜區)。n井210 形成於半導體基板202中。pFET 204包括閘極214之相對側上之源極/汲極區212。源極/汲極區212中之每一者包括安置於在半導體基板202中之n井210中的p+摻雜區。pFET 204進一步包括在閘極214下方之通道區域。通道區域為半導體基板202中之n井210之一部分。第一n+保護環216形成於半導體基板202中之n井210中且橫向圍繞pFET 204。
n井環220形成於半導體基板202中，該n井環橫向圍繞n井210且與其分離。第二n+保護環222形成於半導體基板202中之n井環220中，橫向圍繞第一n+保護環216且與其分離，且橫向圍繞pFET 204。第二n+保護環222可為少數載體保護環，且可在一些實例中(連同n井環220一起)省略。p+保護環224形成於半導體基板202中，且橫向圍繞n井環220及第二n+保護環222且與該n井環及第二n+保護環分離。
nFET 206橫向形成於p+保護環224、第二n+保護環222以及第一n+保護環216之外部。p+保護環224、第二n+保護環222以及第一n+保護環216中之每一者安置於pFET 204與nFET 206之間。nFET 206中之每一者包括各別閘極234之相對側上之源極/汲極區232。源極/汲極區232中之每一者包括安置於p摻雜半導體基板202中之n+摻雜區。nFET 206中之每一者進一步包括在各別閘極234下方之通道區域。通道區域為p摻雜半導體基板202中之一部分。
隔離區238(例如STI)形成於半導體基板202中且在如圖2B之橫截面中所示(且未明確標識於圖2A之佈局中)的不同摻雜區之間。不同觸點242可諸如穿過半導體基板202上方之介電層244(例如層間介電質)來形成於pFET 204之源極/汲極區212、第一n+保護環216、第二n+保護環222、p+保護環224以及nFET 206之源極/汲極區232。觸點242可連接至不同互連件以形成不同電路。舉例而言，與pFET 204之源極/汲極區212之觸點242及與nFET 206之源極/汲極區232之觸點可經連接以形成包括pFET 204及nFET 206中之任一者的任何電路。與 第一n+保護環216之觸點242可一起連接至相同節點；與第二n+保護環222之觸點242可一起連接至相同節點；且與p+保護環224之觸點242可一起連接至相同節點。
如圖2A之佈局所說明，三個保護環(第一n+保護環216、第二n+保護環222以及p+保護環224)橫向圍繞pFET 204，而無保護環橫向圍繞亦未圍繞pFET 204中之任一者的nFET 206中之任一者(諸如圍繞未描繪之半導體基板202的較大區域)。
圖3A及3B說明根據一實例的另一SEL減輕技術。圖3A說明半導體基板302上之集群配置300之佈局，該半導體基板包括具有安置於其中之不同pFET的多個n井之集群，且圖3B說明沿圖3A中展示之橫截面3B-3B的半導體基板302上之集群配置300之截面視圖。集群配置300之態樣(例如與多個n井之集群相關)可應用於如圖1A及1B中之單元及如圖2A及2B中之隨機配置。自圖3A及3B省略諸如觸點之一些部件以免混淆其他部件，但具有通常知識者將容易理解已在圖1A、1B、2A以及2B中所說明且參考該等圖式所描述之不同部件之存在及適用性。
如所說明，集群配置300包括半導體基板302上所形成之pFET 304a、304b、304c及304d以及單個nFET 306。在其他實例中，集群配置300可包括任何數目個pFET及nFET以及pFET與nFET之組合。半導體基板302包括p摻雜半導體材料(例如p摻雜區)。單獨的n井310a、310b、310c以及310d形成於半導體基板302中。pFET 304a、304b、304c以及304d中之每一者包括在閘極314中之各別一者之相對側上之源極/汲極區312。源極/汲極區312中之每一者包括安置於半導體基板302中之n井310a、310b、310c以及310d中之各別一者中的p+摻雜區。pFET 304a、304b、304c以及304d中之每一者進一步包括在閘極314中之各別一者下方之通道區域。通道區域為半導體基板302中之n井310a、310b、310c以及310d 中之各別一者的一部分。第一n+保護環316a、316b、316c以及316d分別形成於半導體基板302中之n井310a、310b、310c以及310d中，且分別橫向圍繞pFET 304a、304b、304c以及304d。
更具體言之，pFET 304a形成於n井310a中；pFET 304b形成於n井310b中；pFET 304c形成於n井310c中；且pFET 304d形成於n井310d中。第一n+保護環316a安置於n井310a中且圍繞pFET 304a；第一n+保護環316b安置於n井310b中且圍繞pFET 304b；第一n+保護環316c安置於n井310c中且圍繞pFET 304c；且第一n+保護環316d安置於n井310d中且圍繞pFET 304d。儘管說明具有安置於其中之兩個pFET且具有圍繞兩個pFET之各別第一n+保護環的四個n井，但任何數目個n井可經實施為具有每一n井中之任何數目個pFET，該pFET具有圍繞pFET之各別第一n+保護環。單獨的n井310a、310b、310c以及310d准許在n井310a、310b、310c以及310d中之每一者處實施的不同供電電壓(例如連接至n井310a、310b、310c以及310d中之源極/汲極區312)。
n井環320形成於半導體基板302中，橫向圍繞n井310a、310b、310c以及310d且與該等n井分離。第二n+保護環322形成於半導體基板302中之n井環320中，橫向圍繞第一n+保護環316a、316b、316c以及316d且與該等第一n+保護環分離，且橫向圍繞pFET 304a、304b、304c以及304d。第二n+保護環322可為少數載體保護環，且可在一些實例中省略(連同n井環320一起)。p+保護環324形成於半導體基板302中，且橫向圍繞n井環320及第二n+保護環322且與該n井環及第二n+保護環分離。
nFET 306橫向形成於p+保護環324、第二n+保護環322及第一n+保護環316a、316b、316c以及316d之外部。p+保護環324、第二n+保護環322及第一n+護環316a、316b、316c以及316d中之至少一者中的每一者安置於pFET 304a、304b、304c以及304d與nFET 306之間。nFET 306包括閘極334之相對側上 之源極/汲極區332。源極/汲極區332中之每一者包括安置於p摻雜半導體基板302中之n+摻雜區。nFET 306進一步包括在閘極334下方之通道區域。通道區域為p摻雜半導體基板302中之一部分。
隔離區338(例如STI)形成於半導體基板302中且在如圖3B之橫截面中所示(且未明確標識於圖3A之佈局中)的不同摻雜區之間。不同觸點(未說明)可諸如穿過半導體基板302上方之介電層344(例如層間介電質)來形成於pFET 304a、304b、304c、304d之源極/汲極區312、第一n+護環316a、316b、316c以及316d、第二n+保護環322、p+保護環324以及nFET 306之源極/汲極區332。觸點可連接至不同互連件以形成不同電路。
如圖3A之佈局所說明，三個保護環(第一n+護環316a、316b、316c以及316d中之至少一者；第二n+保護環322；以及p+保護環324)橫向圍繞各別的pFET 304a、304b、304c以及304d，而無保護環橫向圍繞nFET 306，nFET 306也未圍繞pFET 304a、304b、304c以及304d中之任一者(諸如圍繞未描繪之半導體基板302之較大區域)。
如前述實例中所展示，保護環圍繞一或多個pFET實施，此可避免實施圍繞nFET之任何保護環的需要，該nFET亦未圍繞pFET(例如圍繞晶片之較大區域)。此可進一步減少可以其他方式實施之不必要的保護環，且可減少設計之佈局面積。另外，由於可避免圍繞nFET之保護環，因此可實施更簡單且更容易的設計。
圖4為根據一些實例的用於實現SEL減輕技術的實例方法400。在操作402中，一或多個n型電晶體形成於基板中之p摻雜區中，且一或多個p型電晶體形成於基板中之n摻雜區中。更具體言之，n型電晶體之源極/汲極區形成於p摻雜區中，且p型電晶體之源極/汲極區形成於n摻雜區中。此外，在一些實例中，可形成多個n摻雜區，且一或多個p型電晶體可形成於多個n摻雜區中之每一者 中。作為實例，nFET 106、206、306之源極/汲極區122、232、332形成於p摻雜區(例如p摻雜半導體基板102、202、302)中，且pFET 104、204、304a至304d之源極/汲極區112、212、312形成於n井110、210、310a至310d中。不同電晶體之佈局可根據基板上之重複單元或隨機佈局。
在操作404中，第一n+保護環形成於基板中之n摻雜區中且橫向圍繞一或多個p型電晶體之源極/汲極區。在可形成多個n摻雜區之一些實例中，第一n+保護環可形成於多個n摻雜區中之每一者中且橫向圍繞各別n摻雜區中之相應的源極/汲極區。作為實例，n+保護環116、216、316a至316d形成於n井110、210、310a至310d中且橫向圍繞pFET 104、204、304a至304d之源極/汲極區112、212、312。
在操作406中，視情況，在基板中之橫向圍繞n摻雜區之n井環中形成第二n+保護環。在可形成多個n摻雜區之一些實例中，第二n+保護環可形成於橫向圍繞多個n摻雜區之n井環中。作為實例，在橫向圍繞n井110、210、310a至310d之n井環220、320中形成第二n+保護環222、322。
在操作408中，在基板中形成橫向圍繞n摻雜區及(若視情況經實施)n井環之p+保護環。作為實例，形成橫向圍繞n井110、210、310a至310d及(若經實施)n井環220、320之p+保護環118、224、324。
本領域中具有通常知識者將容易理解，形成由圖4的方法400所形成之各種組件的處理可藉由摻雜基板，諸如藉由可根據任何適當之順序執行之植入來實施。舉例而言，由方法400所形成之經說明為形成於不同操作中之各種組件可同時形成或以所說明之不同順序形成。由方法400實施的SEL減輕技術之各種不同其他部件可如參考圖1A至1B、2A至2B以及3A至3B所描述且如該等圖式中所說明。
圖5說明根據一些實例之可實施SEL減輕技術(諸如上文所描述) 之可程式積體電路(IC)500的場可程式閘陣列(FPGA)。可程式IC 500實施於諸如通常包括於晶粒或晶片中之半導體基板之上。在可程式IC 500中形成之不同電路可由重複單元佈局及/或隨機佈局中之半導體基板中的nFET及pFET形成。
可程式IC 500包括大量不同的可程式化塊(tile)，其包括可組態邏輯區塊(configurable logic block；「CLB」)530、隨機存取記憶體區塊(random access memory block；「BRAM」)532、信號處理區塊(signal processing block；「DSP」)534、輸入/輸出區塊(input/output block；「IOB」)536、組態及時脈邏輯(「CONFIG/CLOCKS」)538、數位收發器540、特定輸入/輸出區塊(「I/O」)542(例如組態埠及時脈埠)以及其他可程式邏輯544，諸如數位時脈管理器、系統監測邏輯等等。FPGA亦可包括PCIe介面546、類比至數位轉換器(analog-to-digital converters；ADC)548及其類似者。
在一些FPGA中，如包括於圖5中之實例所展示，每一可程式化塊可包括至少一個可程式互連元件(programmable interconnect element「INT」)550，其具有與相同塊內之可程式邏輯元件之輸入及輸出端子552的連接件。每一可程式互連元件550亦可包括與相同塊或其他塊中之相鄰可程式互連元件之互連區段554的連接件。每一可程式互連元件550亦可包括與邏輯區塊(圖中未示)之間的通用佈線資源之互連區段556的連接件。通用佈線資源可包括包含互連區段(例如互連區段556)之軌跡的邏輯區塊(圖中未示)與用於連接互連區段的切換區塊(圖中未示)之間的佈線通道。通用佈線資源之互連區段(例如互連區段556)可涵括一或多個邏輯區塊。可程式互連元件550與通用佈線資源一起實施用於所說明FPGA之可程式互連件結構(「可程式互連」)。
在一實例實施方案中，CLB 530可包括可組態邏輯元件(configurable logic element；「CLE」)560，該可組態邏輯元件可經程式化以加上單個可程式互連元件(「INT」)550實施使用者邏輯。除一或多個可程式互連 元件以外，BRAM 532可包括BRAM邏輯元件(「BRL」)562。通常地，包括於塊中之互連元件之數目取決於塊之高度。在所描繪之實例中，BRAM塊具有與五個CLB相同的高度，但其他數目(例如四個)亦可使用。除適當數目之可程式互連元件以外，信號處理區塊534可包括DSP邏輯元件(「DSPL」)564。除可程式互連元件550之一個個例以外，IOB 536可包括例如輸入/輸出邏輯元件(「IOL」)566之兩個個例。如本領域中具有通常知識者將瞭解的，例如連接至輸入/輸出邏輯元件566之實際I/O墊通常不限於輸入/輸出邏輯元件566之區域。
在所描繪之實例中，晶粒中心附近之水平區域用於組態、時脈以及其他邏輯控制。自此水平區域或行延伸之垂直行568用於在FPGA之寬度上分佈時脈及組態信號。
利用圖5中所說明之架構的一些FPGA包括額外邏輯區塊，其破壞構成大部分FPGA之規則柱狀結構。額外邏輯區塊可為可程式化區塊及/或專屬邏輯。
注意，圖5旨在僅說明例示性FPGA架構。舉例而言，一列中之邏輯區塊之數目、列之相對寬度、列之數目及排序、包括於列中之邏輯區塊的類型、邏輯區塊之相對大小以及包括於圖5頂部處的互連/邏輯實施方式純粹為例示性的。舉例而言，在一實際FPGA中，通常在CLB出現之任何地方包括超過一個相鄰CLB列，以有助於使用者邏輯之高效實施，但相鄰CLB列之數目隨FPGA的整體大小而變化。
SEL減輕技術可實施於可程式IC 500之任何區塊中。作為一實例，圖1A及1B之實例可實施於IOB 536、BRAM 532及/或其他區塊中。此外，圖2A及2B之實例可實施於CLB 530及/或其他區塊中。實例之任何組合可包括於單個IC中，諸如圖5之可程式IC 500。
雖然前述內容係關於特定實例，但可在不背離其基本範疇的情況 下設計其他及另外實例，且其範疇係藉由以下申請專利範圍判定。
1B-1B‧‧‧橫截面
100‧‧‧單元
104‧‧‧p型場效電晶體
106‧‧‧n型場效電晶體
110‧‧‧n井
112‧‧‧源極/汲極區
114‧‧‧閘極
116‧‧‧n+保護環
118‧‧‧p+保護環
122‧‧‧源極/汲極區
124‧‧‧閘極
132‧‧‧觸點

Claims (20)

  1. 一種半導體結構，其包含： 一半導體基板； 一第一p型電晶體，其具有安置於該半導體基板中之一第一n摻雜區中的第一p+源極/汲極區； 一n型電晶體，其具有安置於該半導體基板中之一p摻雜區中的n+源極/汲極區； 一第一n+保護環，其安置於該第一n摻雜區中且橫向圍繞該第一p型電晶體之該第一p+源極/汲極區；以及 一p+保護環，其橫向圍繞該第一n摻雜區而安置，該p+保護環安置於該第一p型電晶體與該n型電晶體之間。
  2. 如請求項1所述之半導體結構，其中該第一p型電晶體及該n型電晶體為該半導體基板上之多個單元中之一者的至少部分，該多個單元具有相同的佈局。
  3. 如請求項1所述之半導體結構，其中該第一p型電晶體及該n型電晶體處於一隨機佈局中。
  4. 如請求項1所述之半導體結構，其進一步包含： 一n井環，其安置於該半導體基板中且橫向圍繞該第一n摻雜區且與該第一n摻雜區分離，該p+保護環橫向圍繞該n井環而安置；以及 一第二n+保護環，其安置於該n井環中。
  5. 如請求項1所述之半導體結構，其進一步包含： 一第二p型電晶體，其具有安置於該半導體基板中之一第二n摻雜區中的第二p+源極/汲極區，該第二n摻雜區與該第一n摻雜區分離；以及 一第二n+保護環，其安置於該第二n摻雜區中且橫向圍繞該第二p型電晶體之該第二p+源極/汲極區，該p+保護環進一步橫向圍繞該第二n摻雜區而安置。
  6. 如請求項5所述之半導體結構，其進一步包含： 一n井環，其安置於該半導體基板中且橫向圍繞該第一n摻雜區及該第二n摻雜區且與該第一n摻雜區及該第二n摻雜區分離，該p+保護環橫向圍繞該n井環而安置；以及 一第三n+保護環，其安置於該n井環中。
  7. 如請求項1所述之半導體結構，其中： 該半導體基板為p摻雜半導體基板，該p摻雜區為該p摻雜半導體基板之一部分；以及 該第一n摻雜區為該半導體基板中之一n井。
  8. 一種半導體結構，其包含： 一半導體基板； 一第一電晶體，其具有在該半導體基板中摻雜有具有一第一導電型之摻雜劑的一第一源極/汲極區； 一第二電晶體，其具有在該半導體基板中摻雜有具有一第二導電型之摻雜劑的一第二源極/汲極區； 一第一保護環，其在該半導體基板中摻雜有具有該第二導電型之摻雜劑，該第一保護環橫向圍繞該第一源極/汲極區而安置且在該第一源極/汲極區與該第二源極/汲極區之間；以及 一第二保護環，其在該半導體基板中摻雜有具有該第一導電型之摻雜劑，該第二保護環橫向圍繞該第一源極/汲極區而安置且在該第一源極/汲極區與該第二源極/汲極區之間。
  9. 如請求項8所述之半導體結構，其中： 該第一導電型為p型； 該第二導電型為n型；以及 該第二保護環橫向圍繞該第一保護環而安置。
  10. 如請求項8所述之半導體結構，其中： 該第一源極/汲極區安置於具有該第二導電型之摻雜劑的一第一摻雜區中； 該第一保護環安置於該第一摻雜區中；以及 該第二保護環安置於該第一摻雜區外部且橫向圍繞該第一摻雜區。
  11. 如請求項8所述之半導體結構，其進一步包含一第三保護環，其在該半導體基板中摻雜有具有該第二導電型之摻雜劑，該第三保護環橫向圍繞該第一保護環而安置且與該第一保護環分離，該第二保護環橫向圍繞該第三保護環而安置且與該第三保護環分離。
  12. 如請求項8所述之半導體結構，其進一步包含： 一第三電晶體，其具有在該半導體基板中摻雜有具有該第一導電型之摻雜劑之一第三源極/汲極區；以及 一第三保護環，其在該半導體基板中摻雜有具有該第二導電型之摻雜劑，該第三保護環橫向圍繞該第三源極/汲極區而安置且在該第三源極/汲極區與該第二源極/汲極區之間，該第一保護環及該第三保護環中之每一者安置於該第一源極/汲極區與該第三源極/汲極區之間，該第二保護環橫向圍繞該第一保護環及該第三保護環而安置。
  13. 如請求項12所述之半導體結構，其進一步包含在該半導體基板中摻雜有具有該第二導電型之摻雜劑的一第四保護環，該第四保護環橫向圍繞該第一保護環及該第三保護環而安置，該第二保護環橫向圍繞該第四保護環而安置。
  14. 如請求項8所述之半導體結構，其中該第一電晶體及該第二電晶體形成具有在該半導體基板上重複之佈局的單元之至少一部分。
  15. 如請求項8所述之半導體結構，其中該第一電晶體及該第二電晶體處於一隨機佈局中。
  16. 一種半導體結構，其包含： 一p摻雜基板； 一第一n井，其安置於該p摻雜基板中； 一第一p型電晶體之一第一p+源極/汲極區，其安置於該第一n井中； 一第一n+保護環，其安置於該第一n井中且橫向圍繞該第一p+源極/汲極區； 一p+保護環，其安置於該p摻雜基板中且橫向圍繞該第一n井；以及 一n型電晶體之一n+源極/汲極區，其安置於該p摻雜基板中。
  17. 如請求項16所述之半導體結構，其進一步包含： 一n井環，其安置於該p摻雜基板中且橫向圍繞該第一n井，該p+保護環橫向圍繞該n井環而安置；以及 一第二n+保護環，其安置於該n井環中。
  18. 如請求項16所述之半導體結構，其進一步包含： 一第二n井，其安置於該p摻雜基板中且與該第一n井分離； 一第二p型電晶體之一第二p+源極/汲極區，其安置於該第二n井中；以及 一第二n+保護環，其安置於該第二n井中且橫向圍繞該第二p+源極/汲極區，該p+保護環橫向圍繞該第二n井。
  19. 如請求項18所述之半導體結構，其進一步包含： 一n井環，其安置於該p摻雜基板中且橫向圍繞該第一n井及該第二n井，該p+保護環橫向圍繞該n井環而安置；以及 一第三n+保護環，其安置於該n井環中。
  20. 如請求項18所述之半導體結構，其中沒有p+保護環橫向圍繞該n+源極/汲極區，該n+源極/汲極區也沒有圍繞該第一p+源極/汲極區。
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