JP2011258664A - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

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Abstract

【課題】絶縁層と密着層との密着性を保ちつつ、電極層と銅配線層との接続を確保する。
【解決手段】インターポーザ１００において、配線パターン１１１は銅から形成される。また、貫通電極１１４も銅から形成される。また、酸化膜１１５は、貫通電極１１４に隣接して配置される。そして、酸化膜１１５と配線パターン１１１とは、密着層であるチタン膜１１７を介して積層される。また、貫通電極１１４と配線パターン１１１とは、チタン膜１１７に隣接して形成された銅合金層１１９を介して積層される。
【選択図】図１

Description

本発明は、配線基板及び配線基板の製造方法に関する。
近年、半導体装置に用いられる配線基板として、多層構造を有するものが広く用いられている。多層構造を有する配線基板は、例えば、シリコン基板上に複数の配線層を積層して形成される。かかる配線基板において、各配線層は絶縁層を介して積層され、電極層を介して電気的に接続される。このような配線基板の一例として、インターポーザと呼ばれる中継基板が知られている。インターポーザは、例えば、半導体素子と実装用基板との間に設置され、半導体素子と実装基板とを電気的に接続する。
図１５は、従来のインターポーザの構造を示す断面図である。図１５に示すように、例えば、インターポーザは、シリコン基板１０を基材として形成され、一方の面に配線パターン１１が形成され、他方の面に配線パターン１２が形成される。配線パターン１１と配線パターン１２とは、シリコン基板１０を貫通する貫通孔１３に形成された貫通電極１４を介して電気的に接続される。そして、シリコン基板１０の外表面及び貫通孔１３の内壁面には、絶縁層として酸化膜１５が形成される。さらに、配線パターン１１及び配線パターン１２の表面は、例えば、ポリイミドの絶縁膜１６で被覆される。
このような多層構造を有する配線基板において、配線層と絶縁層との間や配線層と電極層との間には、層間の密着性を高めることを目的として密着層が形成される場合もある。例えば、図１５に示したインターポーザにおいて、配線パターン１１と貫通電極１４との間、及び配線パターン１１と酸化膜１５との間には密着層としてチタン（Ｔｉ）膜１７が形成される。また、配線パターン１１とチタン膜１７との間には、配線パターン１１の下地となる銅膜１８が形成される。なお、配線パターン１２と貫通電極１４との間、及び配線パターン１２と酸化膜１５との間にも同様にチタン膜及び銅膜が形成される。
かかるインターポーザは、例えば、以下に示す製造方法により形成される。図１６は、従来のインターポーザの製造方法の一例を示す図である。図１６の（ａ）〜（ｆ）は、各工程におけるインターポーザの断面を示している。まず、図１６の（ａ）に示すように、シリコン基板１０の外表面と、シリコン基板１０に形成された貫通孔１３の内壁面とに熱酸化によって酸化膜１５が形成される。その後、貫通孔１３に貫通電極１４が形成される。
続いて、図１６の（ｂ）に示すように、シリコン基板１０の一方の面にスパッタリングによってチタン膜１７が形成される。このチタン膜１７が、配線パターン１１と貫通電極１４との間、及び、配線パターン１１と酸化膜１５との間に形成される密着層となる。その後、スパッタリングによって、チタン膜１７上に配線パターン１１の下地となる銅膜１８が形成される。その後、図１６の（ｃ）に示すように、銅膜１８上にレジストパターン１９が形成される。例えば、レジストパターン１９は、銅膜１８の表面にフォトレジストを塗布した後に、フォトマスクを用いてフォトレジストを露光及び現像することで形成される。
続いて、図１６の（ｄ）に示すように、銅膜１８上に電解銅めっきによって配線パターン１１が形成される。また、配線パターン１１が形成された後に、図１６の（ｅ）に示すように、レジストパターン１９が剥離される。その後、図１６の（ｆ）に示すように、エッチングによって、レジストパターン１９が剥離された箇所のチタン膜１７及び銅膜１８が除去される。
このような製造工程によって、インターポーザにおいて、配線パターン１１と貫通電極１４との間、及び、配線パターン１１と酸化膜１５との間に密着層としてチタン膜１７が形成される。また、同様の工程により、シリコン基板１０の他方の面に形成される配線パターン１２と貫通電極１４との間、及び、配線パターン１２と酸化膜１５との間にも密着層としてチタン膜が形成される。
特開２００９−２７７８９５号公報
しかしながら、上述した従来技術では、以下で説明するように、電極層（貫通電極）と銅配線層との接続が確保されない場合があった。
図１７は、従来技術における課題を説明するための図である。図１７の（ａ）は、図１５に示したインターポーザにおける貫通電極１４付近の断面図である。また、図１７の（ｂ）は、（ａ）に示す貫通電極１４、酸化膜１５及びチタン膜１７の接合部を示す拡大図である。図１７の（ｂ）に示すように、貫通電極１４とチタン膜１７とは界面２０で接合しており、酸化膜１５とチタン膜１７とは界面２１で接合している。
ここで、一般的に、酸化膜１５とチタン膜１７とは密着性が高いことが知られている。これに対し、チタンが銅に対して拡散しない金属であることから、銅で形成された貫通電極１４とチタン膜１７との密着性は、酸化膜１５とチタン膜１７との密着性に比べて低い。したがって、例えば、熱負荷が繰り返し加えられた場合に、熱膨張係数がそれぞれ異なる貫通電極１４、酸化膜１５及びチタン膜１７が膨張と収縮とを繰り返すと、貫通電極１４とチタン膜１７との界面２０に剥離が生じる場合があった。この剥離によって、電極層と銅配線層との間の電気的な接続が確保されない場合があった。なお、酸化膜１５上に配線パターン１１又は銅膜１８を直接積層した場合には、酸化膜１５と配線パターン１１との界面、又は、酸化膜１５と銅膜１８との界面に剥離が生じる場合があった。
この課題は、絶縁層が酸化膜であり、かつ密着層がチタン膜である場合に限って生じるものではなく、他の材料で形成された絶縁層及び密着層でも同様に生じる課題である。
開示の技術は、上記に鑑みてなされたものであって、絶縁層と密着層との密着性を保ちつつ、電極層と銅配線層との接続を確保することができる配線基板及び配線基板の製造方法を提供することを目的とする。
本願の開示する配線基板は、一つの態様において、銅で形成された配線層と、銅で形成された電極層と、前記電極層に隣接して配置された絶縁層とを有し、前記電極層上及び前記絶縁層上に前記配線層が積層されており、前記絶縁層と前記配線層とが密着層を介して積層され、前記電極層と前記配線層とが前記密着層に隣接して形成された銅合金層を介して積層される。
本願の開示する配線基板及び配線基板の製造方法の一つの態様によれば、絶縁層と密着層との密着性を保ちつつ、電極層と銅配線層との接続を確保することができるという効果を奏する。
図１は、本実施例１に係るインターポーザの構成を示す断面図である。 図２Ａは、本実施例１に係るインターポーザの製造方法を示す図である。 図２Ｂは、本実施例１に係るインターポーザの製造方法を示す図である。 図３は、本実施例１に係るスズ膜の形成を説明するための図である。 図４は、本実施例１に係るチタン膜及び銅膜のスパッタリングを説明するための図（１）である。 図５は、本実施例１に係るチタン膜及び銅膜のスパッタリングを説明するための図（２）である。 図６は、本実施例１に係るチタン膜及び銅膜のスパッタリングを説明するための図（３）である。 図７は、本実施例１に係る配線パターンの形成後の状態を示す図である。 図８は、本実施例１に係るスズ膜の表面の状態に対する比較例を示す図である。 図９は、本実施例１に係るスズ膜の表面の状態を示す図である。 図１０は、本実施例１に係る銅合金層を示す図である。 図１１は、本実施例２に係るスズ膜の形成を説明するための図である。 図１２は、本実施例２に係るスズ膜の厚さと表面の形状との関係を示す図である。 図１３は、本実施例３に係るインターポーザの構成を示す断面図である。 図１４は、本実施例４に係るインターポーザの構成を示す断面図である。 図１５は、従来のインターポーザの構造を示す断面図である。 図１６は、従来のインターポーザの製造方法の一例を示す図である。 図１７は、従来技術における課題を説明するための図である。
以下に、本願の開示する配線基板及び配線基板の製造方法の実施例を図面に基づいて詳細に説明する。なお、以下に示す実施例１〜４では、本願の開示する配線基板及び配線基板の製造方法をインターポーザに適用した場合について説明するが、開示の技術はこれに限定されるものではない。また、以下に示す実施例１〜４で参照する各図において、同様の機能を果たす部位については同様のハッチングを施している。
［実施例１に係るインターポーザの構成］
まず、本実施例１に係るインターポーザの構成について説明する。図１は、本実施例１に係るインターポーザ１００の構成を示す断面図である。図１に示すように、本実施例１に係るインターポーザ１００は、シリコン基板１１０を基材として形成され、配線パターン１１１及び配線パターン１１２を有する。配線パターン１１１は、シリコン基板１１０の一方の面に形成される。配線パターン１１２は、シリコン基板１１０の他方の面に形成される。また、インターポーザ１００は、シリコン基板１１０を貫通する貫通孔１１３に形成された貫通電極１１４を有する。貫通電極１１４は、配線パターン１１１と配線パターン１１２とを電気的に接続する。
そして、シリコン基板１１０の外表面及び貫通孔１１３の内壁面には、絶縁層として酸化膜１１５が形成される。また、配線パターン１１１と酸化膜１１５との間には、密着層としてチタン（Ｔｉ）膜１１７が形成される。また、配線パターン１１１とチタン膜１１７との間には、配線パターン１１１の下地となる銅膜１１８が形成される。さらに、配線パターン１１２と酸化膜１１５との間にも同様にチタン膜及び銅膜が形成される。そして、配線パターン１１１及び配線パターン１１２の表面は、例えば、ポリイミドの絶縁膜１１６で被覆される。
かかるインターポーザ１００において、配線パターン１１１は銅から形成される。また、貫通電極１１４も銅から形成される。また、酸化膜１１５は、貫通電極１１４に隣接して配置される。また、貫通電極１１４上及び酸化膜１１５上に配線パターン１１１が積層される。そして、酸化膜１１５と配線パターン１１１とは、密着層であるチタン膜１１７を介して積層される。また、貫通電極１１４と配線パターン１１１とは、チタン膜１１７に隣接して形成された銅合金層１１９を介して積層される。なお、配線パターン１１２も同様に、銅合金層を介して貫通電極１１４に積層される。
すなわち、本実施例１に係るインターポーザ１００において、酸化膜１１５上には、酸化膜１１５との密着性が高いチタン膜１１７が積層される。一方、貫通電極１１４上には、銅合金層１１９を介して配線パターン１１１が積層される。ここで、貫通電極１１４と銅合金層１１９との界面、及び、配線パターン１１１と銅合金層１１９との界面は、合金化されることで密着性が高められる。したがって、本実施例１によれば、絶縁層である酸化膜１１５と密着層であるチタン膜１１７との密着性を保ちつつ、電極層である貫通電極１１４と銅配線層である配線パターン１１１との接続を確保することができる。また、貫通電極１１４と配線パターン１１１とがチタン膜１１７を介さずに積層されるので、貫通電極１１４とチタン膜１１７との界面に剥離が生じることもない。
［実施例１に係るインターポーザの製造方法］
次に、本実施例１に係るインターポーザ１００の製造方法について説明する。図２Ａ及び２Ｂは、本実施例１に係るインターポーザ１００の製造方法を示す図である。図２Ａの（ａ）〜（ｄ）及び図２Ｂの（ｅ）〜（ｇ）は、各工程におけるインターポーザ１００の断面を示している。
まず、図２Ａの（ａ）に示すように、シリコン基板１１０の外表面と、シリコン基板１１０に形成された貫通孔１１３の内壁面とに酸化膜１１５が形成される。例えば、酸化膜１１５は、シリコン基板１１０の外表面と貫通孔１１３の内壁面の熱酸化によって二酸化ケイ素（ＳｉＯ2）の膜を成膜することにより形成される。ここで、例えば、シリコン基板１１０の厚さが２００μｍ程度の場合には、貫通孔１１３は、孔の直径が２０〜１００μｍ程度に形成される。また、貫通孔１１３の間隔は、５０〜４００μｍ程度に形成される。また、酸化膜１１５の厚さは、１〜２μｍ程度に形成される。そして、酸化膜１１５が形成された後に、貫通孔１１３に貫通電極１１４が形成される。例えば、貫通電極１１４は、電解銅めっきによって貫通孔１１３内に銅めっきを充填することにより形成される。このように貫通電極１１４を形成した結果、シリコン基板１１０及び貫通電極１１４の外表面付近では、貫通電極１１４と酸化膜１１５とが隣接して配置される。
続いて、図２Ａの（ｂ）に示すように、貫通電極１１４の表面（端面）に、銅と合金になりうる金属膜が形成される。本実施例１では、金属膜としてスズ（Ｓｎ）膜１２０が形成される。例えば、スズ膜１２０は、無電解スズめっきや電解スズめっき、はんだボール搭載、はんだペースト印刷などによって形成される。なお、無電解スズめっきを適用する場合、貫通電極１１４の反対側の表面には、スズ膜が形成されないように、あらかじめ保護膜１２１が形成される。例えば、保護膜１２１として保護テープが貼り付けられる。
なお、本実施例１では、貫通電極１１４の表面にスズ膜１２０が形成される前に、粗化処理によって貫通電極１１４の表面に凸部及び凹部が形成される。図３は、本実施例１に係るスズ膜１２０の形成を説明するための図である。図３の（ａ）は、粗化処理が施される前の貫通電極１１４の状態を示している。また、図３の（ｂ）は、粗化処理が施された後の貫通電極１１４の状態を示している。また、図３の（ｃ）は、貫通電極１１４及び貫通電極１１４の表面に形成されたスズ膜１２０の状態を示している。
図３の（ａ）及び（ｂ）に示すように、本実施例１では、貫通電極１１４の表面に粗化処理を施すことで、貫通電極１１４の表面に複数の凸部及び凹部が形成される。例えば、粗化処理としては、ドライエッチングやウェットエッチング、ミリングなどが施される。
なお、粗化処理は、例えば、貫通電極１１４の表面粗度（Ｒａ）が１０ｎｍ〜５００ｎｍ程度となるように実施される。好適には、貫通電極１１４の表面粗度（Ｒａ）が１００ｎｍとなるように粗化処理が実施される。この粗化処理が行われた後に貫通電極１１４の表面にスズ膜１２０が形成されると、図３の（ｃ）に示すように、貫通電極１１４の表面の形状に追従して、スズ膜１２０の表面にも凸部及び凹部が形成される。
続いて、図２Ａの（ｃ）に示すように、酸化膜１１５の表面の全域と、スズ膜１２０の表面の一部とにチタン膜１１７が形成される。さらに、チタン膜１１７の表面に配線パターン１１１の下地となる銅膜１１８が形成される。
なお、本実施例１では、チタン膜１１７及び銅膜１１８は、スパッタリングによって形成される。図４〜６は、本実施例１に係るチタン膜１１７及び銅膜１１８のスパッタリングを説明するための図である。図４は、スパッタリングによってスズ膜１２０の表面に形成されたチタン膜１１７及び銅膜１１８の状態を示している。また、図５及び６は、スズ膜１２０の表面に形成されたチタン膜１１７及び銅膜１１８の詳細な状態を示している。
図４に示すように、チタン膜１１７及び銅膜１１８は、貫通電極１１４上で粗化したスズ膜１２０の表面に形成される。例えば、チタン膜１１７は、スパッタリングによって１０〜５０ｎｍ程度の厚さに形成される。また、銅膜１１８は、スパッタリングによって１００〜５００ｎｍの厚さに形成される。
これにより、図５に示すように、チタン膜１１７の材料であるチタン及び銅膜１１８の材料である銅は、それぞれスズ膜１２０の表面に形成された凸部に付着する。この結果、スズ膜１２０の表面の一部にチタン膜１１７及び銅膜１１８が形成されることになる。このようにチタン膜１１７及び銅膜１１８を形成しておくことで、後に電解銅めっきによってチタン膜１１７及び銅膜１１８上に配線パターン１１１が形成された際に、スズ膜１２０の表面に形成された凹部と配線パターン１１１とを接触させることができる。
なお、ここで説明したように、スズ膜１２０の表面に凸部及び凹部を形成する目的は、配線パターン１１１の材料である銅とスズ膜１２０とを接触させることにある。したがって、例えば、図６に示すように、チタン膜１１７についてはスズ膜１２０の凸部に付着させ、銅膜１１８については、スズ膜１２０の凸部及び凹部それぞれに付着させるようにしてもよい。
続いて、図２Ａの（ｄ）に示すように、配線パターン１１１が形成される位置に開口穴を有するレジストパターン１２２が銅膜１１８上に形成される。例えば、レジストパターン１２２は、銅膜１１８の表面にフォトレジストを塗布した後に、フォトマスクを用いてフォトレジストを露光及び現像することで形成される。
続いて、図２Ｂの（ｅ）に示すように、銅膜１１８の表面に配線パターン１１１が形成される。このとき、配線パターン１１は、チタン膜１１７及び銅膜１１８が形成されていないスズ膜１２０の露出面にも形成される。図７は、本実施例１に係る配線パターン１１１の形成後の状態を示す図である。図７に示すように、配線パターン１１１は、銅膜１１８の表面に形成される。例えば、配線パターン１１１は、チタン膜１１７及び銅膜１１８を給電層とする電解銅めっきによって形成される。ここで、前述したように、本実施例では、チタン膜１１７及び銅膜１１８がスズ膜１２０の表面の一部に形成される。そのため、配線パターン１１１は、チタン膜１１７及び銅膜１１８が形成されていないスズ膜１２０の露出面にも形成される。
ここで、本実施例１に係るスズ膜１２０の表面の状態について詳細に説明する。図８は、本実施例１に係るスズ膜１２０の表面の状態に対する比較例を示す図である。スズ膜１２０の表面が平坦であった場合には、図８に示す円１３０で囲まれた箇所のように、チタン膜１１７及び銅膜１１８はスズ膜１２０の表面に一様に形成される。ここで、チタンは他の金属の拡散を防止する金属として知られている。そのため、配線パターン１１１とスズ膜１２０との間でチタン膜１１７が一様に形成されている場合には、銅とスズとの合金は形成されにくい。
これに対し、本実施例１では、粗化処理によってスズ膜１２０の表面に凸部及び凹部が形成されており、スズ膜１２０の表面に形成された凸部にチタン膜１１７及び銅膜１１８が形成される。図９は、本実施例１に係るスズ膜１２０の表面の状態を示す図である。電解銅めっきによって配線パターン１１１が形成されると、図９に示す円１３１で囲まれた箇所のように、スズ膜１２０の表面に形成された凹部と配線パターン１１１とが接触する。このように、スズ膜１２０と配線パターン１１１とが接触するようにチタン膜１１７及び銅膜１１８が形成されることによって、後にスズ膜１２０に対して熱処理が施された際に銅とスズとの合金が形成されやすくなる。
なお、図９では、スズ膜１２０の表面に形成された凸部のみにチタン膜１１７及び銅膜１１８が形成された状態を示した。しかし、銅合金層１１９を形成しうる量の合金が生成されるのであれば、スズ膜１２０の表面に形成された複数の凹部のうち一部の凹部にチタン膜１１７及び銅膜１１８が形成されていてもよい。すなわち、スズ膜１２０と配線パターン１１１との接触面について、銅合金層１１９を形成しうるだけの面積が確保されていれば、一部の凹部にチタン膜１１７及び銅膜１１８が形成されていてもよい。
また、チタン膜１１７及び銅膜１１８を薄く形成することができない場合には、スパッタリングでチタン膜１１７及び銅膜１１８を成膜した際に、配線パターン１１１とスズ膜１２０とが十分に接触しないこともある。その場合には、例えば、配線パターン１１１を形成する前に、スズ膜１２０上に形成されたチタン膜１１７及び銅膜１１８をＣＭＰ（Chemical Mechanical Polishing）で研磨することによって、スズ膜１２０の表面に形成されている凸部を露出させてもよい。これにより、配線パターン１１１とスズ膜１２０との接触面の面積が増えるので、銅とスズとの合金がより形成されやすくなる。
続いて、図２Ｂの（ｆ）に示すように、レジストパターン１２２が剥離される。その後、レジストパターン１２２が剥離された箇所のチタン膜１１７及び銅膜１１８が除去される。例えば、チタン膜１１７及び銅膜１１８は、ドライエッチングやウェットエッチング、ミリングなどにより除去される。
続いて、図２Ｂの（ｇ）に示すように、スズ膜１２０に熱処理を施すことで、貫通電極１１４と配線パターン１１１との間に銅合金層１１９が形成される。本実施例１では、銅合金層１１９は、銅とスズとの合金で形成される。
図１０は、本実施例１に係る銅合金層１１９を示す図である。図１０は、スズ膜１２０に熱処理を施すことで形成された銅合金層１１９の状態を示している。前述したように、本実施例１では、スズ膜１２０の表面に形成された凸部にチタン膜１１７及び銅膜１１８が形成されることで、スズ膜１２０の表面に形成された凹部と配線パターン１１１とが接した状態となる。したがって、スズ膜１２０に対して熱処理が施されると、図１０に示す円１３２で囲まれた箇所のように、スズ膜１２０と配線パターン１１１とが接した箇所の周辺に銅とスズとの合金が形成される。この一方で、スズ膜１２０と貫通電極１１４とが接触した箇所の周辺にも、同様に銅とスズとの合金が形成される。これにより、スズ膜１２０と配線パターン１１１との界面、及び、スズ膜１２０と貫通電極１１４との界面に銅合金層１１９が形成される。
このように、スズ膜１２０と配線パターン１１１との界面、及び、スズ膜１２０と貫通電極１１４との界面に銅合金層１１９を形成することで、スズ膜１２０と銅合金層１１９との密着性、及び、スズ膜１２０と配線パターン１１１との密着性が高められる。これにより、貫通電極１１４と配線パターン１１１との電気的な接続が確保される。なお、銅合金層１１９が形成される範囲は、スズ膜１２０と配線パターン１１１との界面付近、及び、スズ膜１２０と貫通電極１１４との界面付近のみでもよいし、スズ膜１２０全体であってもよい。
以上の製造工程によって、シリコン基板１１０の一方の面に配線パターン１１１、チタン膜１１７、銅膜１１８、及び銅合金層１１９が形成される。そして、保護膜１２１が剥離された後に、同様の工程によって、シリコン基板１１０の他方の面に配線パターン１１２、チタン膜、銅膜、及び銅合金層が形成される。これにより、図１に示したインターポーザ１００が得られる。
［実施例１の効果］
上述したように、本実施例１に係るインターポーザ１００は、銅で形成された配線パターン１１１を有する。また、インターポーザ１００は、銅で形成された貫通電極１１４を有する。また、インターポーザ１００は、貫通電極１１４に隣接して配置された酸化膜１１５を有する。また、貫通電極１１４上及び酸化膜１１５上に配線パターン１１１が積層される。そして、酸化膜１１５と配線パターン１１１とは、チタン膜１１７を介して積層される。また、貫通電極１１４と配線パターン１１１とは、酸化膜１１５に隣接して形成された銅合金層１１９を介して積層される。したがって、本実施例１によれば、酸化膜１１５とチタン膜１１７との密着性を保ちつつ、貫通電極１１４と配線パターン１１１との接続を確保することができる。また、貫通電極１１４と配線パターン１１１とがチタン膜１１７を介さずに積層されるので、貫通電極１１４とチタン膜１１７との界面に剥離が生じることもない。
また、本実施例１に係るインターポーザ１００の製造方法では、酸化膜１１５に隣接して配置された貫通電極１１４の表面にスズ膜１２０が形成される。また、酸化膜１１５の表面の全域及びスズ膜１２０の表面の一部にチタン膜１１７が形成される。また、チタン膜１１７表面及びチタン膜１１７が形成されていないスズ膜１２０の露出面に配線パターン１１１が形成される。また、スズ膜１２０に熱処理を施すことで、貫通電極１１４と配線パターン１１１との間に銅合金層１１９が形成される。したがって、本実施例１によれば、酸化膜１１５とチタン膜１１７との密着性を保ちつつ、貫通電極１１４と配線パターン１１１との接続を確保することができるインターポーザ１００が得られる。
また、本実施例１に係るインターポーザ１００の製造方法では、スズ膜１２０が形成される前に粗化処理によって貫通電極１１４の表面に凸部及び凹部が形成される。また、スズ膜１２０の表面に貫通電極１１４の表面の形状に追従して凸部及び凹部が形成される。また、チタン膜１１７がスパッタリングによって形成され、そのチタン膜１１７の材料がスズ膜１２０の表面に形成された凸部に付着することで、スズ膜１２０の表面の一部にチタン膜１１７が形成される。したがって、本実施例１によれば、スズ膜１２０の表面に対して粗化処理を施す必要がないので、貫通電極１１４と配線パターン１１１との接続を確保することができるインターポーザ１００を容易に得ることができる。
上記実施例１に係るインターポーザ１００の製造方法では、貫通電極１１４の表面に粗化処理を施すことで、貫通電極１１４の表面に形成されるスズ膜１２０の表面に凸部及び凹部を形成する例を説明した。しかし、本願の開示する技術はこれに限られるものではない。すなわち、貫通電極１１４の表面に粗化処理を施すことなく、スズ膜１２０の表面に凸部及び凹部を形成することもできる。以下では、実施例２として、スズ膜１２０の厚さを調整することで、スズ膜１２０の表面に凸部及び凹部を形成する例について説明する。
［実施例２に係るインターポーザの製造方法］
本実施例２に係るインターポーザ１００の製造方法の全体の流れは、基本的には図２Ａ及び２Ｂに示したものと同じである。しかし、貫通電極１１４を形成する工程と、密着層を形成する工程とが実施例１で説明した製造方法と異なる。
まず、実施例１と同様に、シリコン基板１１０の外表面と、シリコン基板１１０に形成された貫通孔１１３の内壁面とに酸化膜１１５が形成される。また、酸化膜１１５が形成された後に、貫通孔１１３に貫通電極１１４が形成される。このように貫通電極１１４を形成した結果、シリコン基板１１０及び貫通電極１１４の外表面付近では、貫通電極１１４と酸化膜１１５とが隣接して配置される（図２Ａの（ａ）を参照）。ここで、本実施例２では、貫通電極１１４の表面に粗化処理が施されない。
続いて、貫通電極１１４の表面に、銅と合金になりうる金属膜が形成される。本実施例２では、実施例１と同様に、金属膜としてスズ膜１２０が形成される。例えば、スズ膜１２０は、無電解スズめっきや電解スズめっき、はんだボール搭載、はんだペースト印刷などによって形成される。なお、無電解スズめっきを適用する場合、貫通電極１１４の反対側の表面には、スズ膜が形成されないように、あらかじめ保護膜１２１が形成される。
図１１は、本実施例２に係るスズ膜１２０の形成を説明するための図である。図１１の（ａ）は、スズ膜１２０が形成される前の貫通電極１１４の状態を示している。また、図１１の（ｂ）は、貫通電極１１４及び貫通電極１１４の表面に形成されたスズ膜１２０の状態を示している。また、図１１の（ｃ）は、スパッタリングによってスズ膜１２０の表面に形成されたチタン膜１１７及び銅膜１１８の状態を示している。また、図１１の（ｄ）は、スズ膜１２０上に形成された配線パターン１１１の状態を示している。
図１１の（ａ）及び（ｂ）に示すように、貫通電極１１４の表面にスズ膜１２０が形成される。ここで、本実施例２では、スズ膜１２０は、表面に凸部及び凹部が生じる厚さに形成される。なお、スズ膜１２０は、例えば、表面粗度（Ｒａ）が１０ｎｍ〜５００ｎｍ程度となるように形成される。好適には、スズ膜１２０は、表面粗度（Ｒａ）が１００ｎｍとなるように形成される。
図１２は、本実施例２に係るスズ膜１２０の厚さと表面の形状との関係を示す図である。図１２の（ａ）は、スズ膜１２０が形成される前の貫通電極１１４の表面の様子を示している。また、図１２の（ｂ）〜（ｅ）は、貫通電極１１４上に形成されたスズ膜１２０の表面の様子を示している。
具体的には、図１２の（ｂ）は、０．０５μｍの厚さを得るためのスパッタリングで形成されたスズ膜１２０の表面の様子を示している。また、図１２の（ｃ）は、１μｍの厚さを得るためのスパッタリングで形成されたスズ膜１２０の表面の様子を示している。また、図１２の（ｄ）は、３μｍの厚さを得るためのスパッタリングで形成されたスズ膜１２０の表面の様子を示している。また、図１２の（ｅ）は、５μｍの厚さを得るためのスパッタリングで形成されたスズ膜１２０の表面の様子を示している。
図１２の（ａ）〜（ｅ）に示すように、スズ膜１２０は、厚さが増すにつれて表面が徐々に粗化する。したがって、貫通電極１１４上に形成されるスズ膜１２０の厚さを適度に大きくすることで、スズ膜１２０の表面に凸部及び凹部を形成することができる。例えば、スズ膜１２０は、５μｍの厚さに形成される。
続いて、実施例１と同様に、酸化膜１１５の表面の全域と、スズ膜１２０の表面の一部とにチタン膜１１７が形成される。さらに、チタン膜１１７の表面に配線パターン１１１の下地となる銅膜１１８が形成される（図２Ａの（ｃ）を参照）。例えば、チタン膜１１７は、スパッタリングによって１０〜５０ｎｍ程度の厚さに形成される。また、銅膜１１８は、スパッタリングによって１００〜５００ｎｍの厚さに形成される。この結果、図１１の（ｃ）に示すように、スズ膜１２０の表面の一部にチタン膜１１７及び銅膜１１８が形成される。
続いて、実施例１と同様に、配線パターン１１１が形成される位置に開口穴を有するレジストパターン１２２が銅膜１１８上に形成される（図２Ａの（ｄ）を参照）。その後、銅膜１１８の表面に配線パターン１１１が形成される（図２Ｂの（ｅ）を参照）。例えば、配線パターン１１１は、電解銅めっきによって形成される。このとき、前述したように、スズ膜１２０上では、チタン膜１１７及び銅膜１１８がスズ膜１２０の表面の一部に形成されている。したがって、図１１の（ｄ）に示すように、チタン膜１１７及び銅膜１１８が形成されていないスズ膜１２０の露出面にも配線パターン１１１が形成される。
続いて、実施例１と同様に、レジストパターン１２２が剥離される。その後、レジストパターン１２２が剥離された箇所のチタン膜１１７及び銅膜１１８が除去される（図２Ｂの（ｆ）を参照）。続いて、実施例１と同様に、スズ膜１２０に熱処理を施すことで、貫通電極１１４と配線パターン１１１との間に銅合金層１１９が形成される（図２Ｂの（ｇ）を参照）。
以上の製造工程によって、シリコン基板１１０の一方の面に配線パターン１１１、チタン膜１１７、銅膜１１８、及び銅合金層１１９が形成される。そして、保護膜１２１が剥離された後に、同様の工程によって、シリコン基板１１０の他方の面に配線パターン１１２、チタン膜、銅膜、及び銅合金層が形成される。これにより、図１に示したインターポーザ１００が得られる。
［実施例２の効果］
上述したように、本実施例２に係るインターポーザ１００の製造方法では、スズ膜１２０が表面に凸部及び凹部を生じる厚さに形成される。そして、チタン膜１１７がスパッタリングによって形成され、そのチタン膜１１７の材料がスズ膜１２０の表面に形成された凸部に付着することで、スズ膜１２０の表面の一部にチタン膜１１７が形成される。したがって、本実施例２によれば、実施例１と同様に、酸化膜１１５とチタン膜１１７との密着性を保ちつつ、貫通電極１１４と配線パターン１１１との接続を確保することができる。また、貫通電極１１４と配線パターン１１１とがチタン膜１１７を介さずに積層されるので、貫通電極１１４とチタン膜１１７との界面に剥離が生じることもない。また、本実施例２によれば、貫通電極１１４の表面に対して粗化処理を施す必要がないので、実施例１で説明した製造方法と比べて製造工程を減らすことができる。したがって、貫通電極１１４と配線パターン１１１との接続を確保することが可能なインターポーザ１００をより簡易な製造方法で得ることができる。
上記実施例１及び２では、貫通電極と配線パターンとが接続される場合について説明した。しかし、本願の開示する技術はこれに限られるものではない。インターポーザが多層配線構造を有しており、各層の配線パターンがビアホールを介して接続される場合にも本願の開示する技術を同様に適用することができる。なお、ここでいうビアホールとは、異なる層に形成された配線間を電気的に接続するために層間絶縁膜に形成される孔である。以下では、実施例３として、ビアホールを有するインターポーザについて説明する。
図１３は、本実施例３に係るインターポーザ２００の構成を示す断面図である。図１３に示すように、本実施例３に係るインターポーザ２００は、シリコン基板１１０を基材として形成され、配線パターン１１１及び２１１を有する。また、インターポーザ２００は、シリコン基板１１０を貫通する貫通孔１１３に形成された貫通電極１１４を有する。
配線パターン１１１は、シリコン基板１１０及び貫通電極１１４に積層される。配線パターン２１１は、層間絶縁膜２１６を介して配線パターン１１１に積層される。例えば、層間絶縁膜２１６は、ポリイミドや二酸化ケイ素、エポキシなどを用いて形成される。貫通電極１１４は、シリコン基板１１０の一方の面に形成された配線パターン１１１及び２１１と他方の面に形成された配線パターン（図示せず）とを電気的に接続する。また、配線パターン１１１と配線パターン２１１とは、層間絶縁膜２１６に形成されたビアホール２１３を介して接続される。
そして、シリコン基板１１０の外表面及び貫通孔１１３の内壁面には、絶縁層として酸化膜１１５が形成される。また、配線パターン１１１と酸化膜１１５との間には、密着層としてチタン膜１１７が形成される。さらに、配線パターン１１１とチタン膜１１７との間には、配線パターン１１１の下地となる銅膜１１８が形成される。
ここで、配線パターン１１１は銅から形成される。また、貫通電極１１４も銅から形成される。また、酸化膜１１５は、貫通電極１１４に隣接して配置される。そして、配線パターン１１１は、チタン膜１１７を介して酸化膜１１５に積層される。また、配線パターン１１１は、チタン膜１１７に隣接して形成された銅合金層１１９を介して貫通電極１１４に積層される。したがって、本実施例３によれば、酸化膜１１５とチタン膜１１７との密着性を保ちつつ、貫通電極１１４と配線パターン１１１との接続を確保することができる。ここで説明した配線パターン１１１は、例えば、実施例１又は２で説明した製造方法を用いて形成される。
さらに、配線パターン２１１と層間絶縁膜２１６との間には、密着層としてチタン膜２１７が形成される。また、配線パターン２１１とチタン膜２１７との間には、配線パターン２１１の下地となる銅膜２１８が形成される。ここで、配線パターン１１１及び２１１は、それぞれ銅から形成される。また、層間絶縁膜２１６は、ビアホール２１３内の配線パターン２１１に隣接して配置される。そして、配線パターン２１１は、チタン膜２１７を介して層間絶縁膜２１６に積層される。また、配線パターン２１１は、チタン膜２１７に隣接して形成された銅合金層２１９を介して配線パターン１１１に積層される。
なお、ここで説明した配線パターン１１１と配線パターン２１１との間の層は、以下で説明するように、例えば、実施例２で説明した製造方法を用いて形成される。まず、層間絶縁膜２１６にビアホール２１３が形成される。例えば、ビアホール２１３は、層間絶縁膜２１６をレーザなどで加工することによって形成される。続いて、ビアホール２１３によって露出した配線パターン１１１の表面にスズ膜が形成される。このとき、スズ膜は、表面に凸部及び凹部が生じる厚さに形成されることで、表面に凸部及び凹部が形成される。その後、層間絶縁膜２１６の表面の全域と、ビアホール２１３の内壁面とにチタン膜２１７及び銅膜２１８が積層される。このとき、ビアホール２１３の底部では、スズ膜の表面に形成された凸部にチタン膜２１７が形成される。
続いて、配線パターン２１１が形成される位置に開口穴を有するレジストパターンが銅膜２１８上に形成される。その後、銅膜２１８の表面に配線パターン２１１が形成される。このとき、チタン膜２１７及び銅膜２１８が形成されていないスズ膜の露出面にも配線パターン２１１が形成される。例えば、配線パターン２１１は、チタン膜２１７及び銅膜２１８を給電層とする電解銅めっきによって形成される。続いて、レジストパターンが剥離され、さらに、レジストパターンが剥離された箇所のチタン膜２１７及び銅膜２１８が除去される。その後、スズ膜に熱処理を施すことで、配線パターン２１１と配線パターン１１１との間に銅合金層２１９が形成される。
上述したように、本実施例３に係るインターポーザ２００では、配線パターン２１１と層間絶縁膜２１６とはチタン膜２１７を介して積層される。また、配線パターン２１１と配線パターン１１１とは、ビアホール２１３の底面において、銅合金層２１９を介して積層される。したがって、本実施例３によれば、各層の配線パターンがビアホール２１３を介して接続される場合でも、層間絶縁膜２１６とチタン膜２１７との密着性を保ちつつ、配線パターン２１１と配線パターン１１１との接続を確保することができる。また、配線パターン２１１と配線パターン１１１とがチタン膜２１７を介さずに積層されるので、配線パターン１１１とチタン膜２１７との界面に剥離が生じることもない。
上記実施例３では、各層の配線パターンがビアホールを介して接続される場合について説明した。しかし、本願の開示する技術はこれに限られるものではない。例えば、配線パターンとバンプとが接続される場合にも本願の開示する技術を同様に適用することができる。なお、ここでいうバンプとは、インターポーザの表面に形成される突起電極である。バンプは、インターポーザが有する配線と他の基板が有する配線とを接続する。以下では、実施例４として、バンプを有するインターポーザについて説明する。
図１４は、本実施例４に係るインターポーザ３００の構成を示す断面図である。図１４に示すように、本実施例４に係るインターポーザ３００は、図１３に示したインターポーザ２００にさらに層間絶縁膜３１６及びバンプ３２１を実装することで形成される。層間絶縁膜３１６は、配線パターン２１１の表面及び層間絶縁膜２１６の表面に形成される。この層間絶縁膜３１６は、例えば、ポリイミドや二酸化ケイ素、エポキシなどを用いて形成される。
バンプ３２１上には、他の基板や電子部品との接続信頼性向上のため、ニッケル（Ｎｉ）膜３２２が形成され、さらに、ニッケル膜３２２の表面に金（Ａｕ）膜３２３が形成される。例えば、ニッケル膜３２２及び金膜３２３は、スパッタリングによって形成される。なお、金膜３２３の代わりにはんだ膜が成膜されてもよい。バンプ３２１は、層間絶縁膜３１６に形成された開口穴３１３を介して配線パターン２１１に接続される。
そして、バンプ３２１と層間絶縁膜３１６との間には、密着層としてチタン膜３１７が形成される。さらに、チタン膜３１７とバンプ３２１との間には、バンプ３２１の下地として銅膜３１８が形成される。ここで、バンプ３２１及び配線パターン２１１は、それぞれ銅から形成される。また、絶縁層である層間絶縁膜３１６は、開口穴３１３内に形成されたバンプ３２１に隣接して配置される。そして、バンプ３２１は、チタン膜３１７を介して層間絶縁膜３１６に積層される。また、バンプ３２１は、チタン膜３１７に隣接して形成された銅合金層３１９を介して配線パターン２１１に積層される。
なお、ここで説明したバンプ３２１と配線パターン２１１との間の層は、以下で説明するように、例えば、実施例２で説明した製造方法を用いて形成される。まず、層間絶縁膜３１６に開口穴３１３が形成される。例えば、開口穴３１３は、層間絶縁膜３１６をレーザなどで加工することによって形成される。続いて、開口穴３１３によって露出した配線パターン２１１の表面にスズ膜が形成される。このとき、スズ膜は、表面に凸部及び凹部が生じる厚さに形成されることで、表面に凸部及び凹部が形成される。その後、層間絶縁膜３１６の表面の全域と、開口穴３１３の内壁面とにチタン膜３１７及び銅膜３１８が積層される。このとき、開口穴３１３の底部では、スズ膜の表面に形成された凸部にチタン膜３１７が形成される。
続いて、バンプ３２１が形成される位置に開口穴を有するレジストパターンが銅膜３１８上に形成される。その後、銅膜３１８の表面にバンプ３２１が形成される。このとき、チタン膜３１７及び銅膜３１８が形成されていないスズ膜の露出面にもバンプ３２１が形成される。例えば、バンプ３２１は、チタン膜３１７及び銅膜３１８を給電層とする電解銅めっきによって形成される。その後、電解めっきによりバンプ３２１上にニッケル膜３２２が形成され、さらに、ニッケル膜３２２の表面に金膜３２３が形成される。続いて、レジストパターンが剥離され、さらに、レジストパターンが剥離された箇所のチタン膜３１７及び銅膜３１８が除去される。その後、スズ膜に熱処理を施すことで、バンプ３２１と配線パターン２１１との間に銅合金層３１９が形成される。
上述したように、本実施例４に係るインターポーザ３００では、バンプ３２１と層間絶縁膜３１６とはチタン膜３１７を介して積層される。また、バンプ３２１と配線パターン２１１とは、開口穴３１３の底において、銅合金層３１９を介して積層される。したがって、本実施例４によれば、層間絶縁膜３１６とチタン膜３１７との密着性を保ちつつ、バンプ３２１と配線パターン２１１との接続を確保することができる。また、バンプ３２１と配線パターン２１１とがチタン膜３１７を介さずに積層されるので、バンプ３２１とチタン膜３１７との界面に剥離が生じることもない。
なお、上記実施例１では、貫通電極１１４の表面に粗化処理を施すことで、貫通電極１１４上に形成されるスズ膜１２０の表面を粗化させる例を説明した。これに対し、上記実施例２では、貫通電極１１４の表面に粗化処理を施すことなく、スズ膜１２０を厚く形成することでスズ膜１２０の表面に凸部及び凹部を形成する場合について説明した。これら実施例１及び２は、組み合わせて実施することもできる。すなわち、貫通電極１１４上にスズ膜１２０を形成する前に貫通電極１１４の表面に粗化処理を施し、さらに、貫通電極１１４上にスズ膜１２０を形成する際に、表面に凸部及び凹部が生じる厚さにスズ膜１２０を形成する。これにより、スズ膜１２０の表面をより粗く粗化させることができるようになり、より効率よく銅合金層１１９を形成することができる。
また、スズ膜１２０の表面の一部にチタン膜１１７を形成する方法としては、上記実施例２及び３で説明した方法の他にも、形成後のチタン膜１７７をパターニングなどで加工する方法が考えられる。しかし、上記実施例１及び２では、スズ膜１２０の表面を粗化させておくことで、平坦な面にチタン膜を形成する場合と同様のスパッタリングをスズ膜１２０の表面に施すだけで、結果的にスズ膜１２０の表面の一部にチタン膜１１７が形成される。したがって、上記実施例１又は２によれば、パターニングなどの方法と比べて、より容易に電極層と銅配線層との接続を確保することができる。
また、上記実施例１〜４では、シリコン基板上に配線のみが配置されたインターポーザについて説明したが、本願の開示する技術はこれに限られるものではない。例えば、シリコン基板１１０上に論理回路やアナログ回路などの各種デバイスが形成されている場合でも、本願の開示する技術を同様に適用することができる。
また、上記実施例１〜４では、インターポーザの基板がシリコン基板で形成され、絶縁層が二酸化ケイ素の酸化膜又はポリイミドで形成され、密着層がチタン膜で形成され、銅合金層が銅とスズとの合金で形成される場合について説明した。しかしながら、本願の開示する技術はこれに限られるものではなく、インターポーザの基板、密着層、絶縁層、及び銅合金層が他の材料で形成されている場合でも同様に適用することができる。ここでいう他の材料とは、基板については、例えば、ガラス又はセラミックなどの無機系素材である。また、絶縁層については、例えば、窒化ケイ素（ＳｉＮ）である。また、密着層については、例えば、クロム（Ｃｒ）である。また、銅合金層としては、例えば、スズと銀の合金や、インジウム、スズとビスマスの合金などである。なお、銅合金層は、スズのみで形成されてもよい。
また、上記実施例１〜４ではインターポーザに適用した場合について説明したが、本願の開示する技術はこれに限られるものではない。すなわち、多層構造を有する他の配線基板にも本願の開示する技術を同様に適用することができる。
また、上記実施例１〜４では、配線パターンや貫通電極が銅で形成される場合について説明したが、本願の開示する技術はこれに限られるものではない。例えば、配線パターンや貫通電極が銅合金で形成される場合にも、本願の開示する技術を同様に適用することができる。
１００ インターポーザ
１１１，１１２ 配線パターン
１１４ 貫通電極
１１５ 酸化膜
１１７ チタン膜
１１９ 銅合金層

Claims (5)

  1. 銅で形成された配線層と、
    銅で形成された電極層と、
    前記電極層に隣接して配置された絶縁層とを有し、
    前記電極層上及び前記絶縁層上に前記配線層が積層されており、
    前記絶縁層と前記配線層とが密着層を介して積層され、
    前記電極層と前記配線層とが前記密着層に隣接して形成された銅合金層を介して積層されたこと
    を特徴とする配線基板。
  2. 前記絶縁層は、二酸化ケイ素で形成され、
    前記密着層は、チタンで形成され、
    前記電極層は、前記配線基板を貫通する貫通電極であり、
    前記銅合金層は、銅とスズとの合金で形成されること
    を特徴とする請求項１に記載の配線基板。
  3. 絶縁層に隣接して配置された銅で形成された電極層の表面に銅と合金になりうる金属で形成された金属層を形成する工程と、
    前記絶縁層の表面の全域及び前記金属層の表面の一部に密着層を形成する工程と、
    前記密着層の表面及び前記密着層が形成されていない前記金属層の露出面に銅で配線層を形成する工程と、
    前記金属層に熱処理を施すことで、前記電極層と前記配線層との間に銅合金層を形成する工程と
    を含んだことを特徴とする配線基板の製造方法。
  4. 前記金属層が形成される前に粗化処理によって前記電極層の表面に凸部及び凹部を形成する工程をさらに含み、
    前記金属層を形成する工程では、前記金属層の表面に前記電極層の表面の形状に追従して凸部及び凹部が形成され、
    前記密着層を形成する工程では、前記密着層となる膜がスパッタリングによって形成され、前記膜の材料が前記金属層の表面に形成された凸部に付着することで、前記金属層の表面の一部に前記密着層が形成されること
    を特徴とする請求項３に記載の配線基板の製造方法。
  5. 前記金属層を形成する工程では、前記金属層が表面に凸部及び凹部を生じる厚さに形成され、
    前記密着層を形成する工程では、前記密着層となる膜がスパッタリングによって形成され、前記膜の材料が前記金属層の表面に形成された凸部に付着することで、前記金属層の表面の一部に前記密着層が形成されること
    を特徴とする請求項３に記載の配線基板の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5608430B2 (ja) * 2010-06-07 2014-10-15 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2012212867A (ja) * 2011-03-30 2012-11-01 Ibiden Co Ltd プリント配線板及びその製造方法
WO2017100752A2 (en) * 2015-12-11 2017-06-15 Thin Film Electronics Asa Electronic device having a plated antenna and/or trace, and methods of making and using the same
WO2017199712A1 (ja) * 2016-05-16 2017-11-23 株式会社村田製作所 セラミック電子部品
CN111293072B (zh) * 2018-12-10 2023-06-20 联华电子股份有限公司 半导体元件及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261167A (ja) * 2005-03-15 2006-09-28 Murata Mfg Co Ltd 配線基板およびその製造方法
JP2007214437A (ja) * 2006-02-10 2007-08-23 Dainippon Printing Co Ltd 受動素子内蔵配線基板およびその製造方法
JP2008135482A (ja) * 2006-11-27 2008-06-12 Matsushita Electric Works Ltd 貫通孔配線構造およびその形成方法
JP2009238957A (ja) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd 基板へのビアの形成方法
JP2009277895A (ja) * 2008-05-15 2009-11-26 Shinko Electric Ind Co Ltd シリコンインターポーザ及びその製造方法
WO2010021278A1 (ja) * 2008-08-19 2010-02-25 Fcm株式会社 熱膨張係数の異なる樹脂フィルムを積層させた多層積層回路基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741148B1 (en) * 2008-12-10 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure for 3-D devices using encapsulant for structural support
US8248803B2 (en) * 2010-03-31 2012-08-21 Hong Kong Applied Science and Technology Research Institute Company Limited Semiconductor package and method of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261167A (ja) * 2005-03-15 2006-09-28 Murata Mfg Co Ltd 配線基板およびその製造方法
JP2007214437A (ja) * 2006-02-10 2007-08-23 Dainippon Printing Co Ltd 受動素子内蔵配線基板およびその製造方法
JP2008135482A (ja) * 2006-11-27 2008-06-12 Matsushita Electric Works Ltd 貫通孔配線構造およびその形成方法
JP2009238957A (ja) * 2008-03-26 2009-10-15 Panasonic Electric Works Co Ltd 基板へのビアの形成方法
JP2009277895A (ja) * 2008-05-15 2009-11-26 Shinko Electric Ind Co Ltd シリコンインターポーザ及びその製造方法
WO2010021278A1 (ja) * 2008-08-19 2010-02-25 Fcm株式会社 熱膨張係数の異なる樹脂フィルムを積層させた多層積層回路基板

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