JP2016213465A - 積層電子デバイスとその製造方法 - Google Patents

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Abstract

【課題】積層電子デバイスとその製造方法を提供する。【解決手段】積層電子デバイスを製造する方法を提供する。第一三次元（３Ｄ）印刷を実行して、第一絶縁層、および、第一再配線層（ＲＤＬ）を、第一基板上に形成する。第二３Ｄ印刷を実行して、第二基板、および、複数のスルーサブストレートビア（ＴＳＶ）を、第一絶縁層上に形成する。複数のＴＳＶは、複数の第一ＲＤＬに電気的に接続される。第三３Ｄ印刷を実行して、第二絶縁層、および、複数の第二ＲＤＬを、第二基板上に形成する。複数の第二ＲＤＬは、複数のＴＳＶに電気的に接続される。第三基板の複数の電気的接点は、基板が第二絶縁層に搭載される複数の第二ＲＤＬに接合される。本発明は、さらに、このような方法により形成される積層電子デバイスを提供する。【選択図】 図５

Description

本出願は、２０１５年５月８日に出願された中国特許出願番号第２０１５１０２３０５６２．Ｘ号からの優先権を主張するものであり、これらの全ての記載は引用によって本願に援用される。
本発明は、半導体技術に関するものであって、特に、３次元（３Ｄ）印刷技術を用いて製造される積層（スタック）電子デバイスに関するものである。
半導体産業の向上発展により、トランジスタ、ダイオード、抵抗（レジスタ）、キャパシタ等の電子デバイス（素子）の集積化、あるいは集積密度が増加している。集積回路（ＩＣ）の集積密度をさらに増加させるため、３次元ＩＣ（３ＤＩＣ）が研究されている。一般に、３ＤＩＣにおいては、スルーサブストレートビア（ＴＳＶ）を電気的接続経路として、ウェハまたはチップの積層構造（スタック構造）を完成させ、これにより、電子デバイスの集積度や密度を増加している。
３ＤＩＣの製造においては、チップまたはウェハが、互いに基板（たとえば、チップ、ウェハ、プリント回路基板（ＰＣＢ））と接合され、且つ、電気的接続が、各チップ／ウェハ、および、基板のコンタクト間に形成される。さらに、ＴＳＶは、通常、ドライエッチングまたはレーザードリルプロセスを用いて、基板（たとえば、チップまたはウェハ）中にビアホールを形成し、ビアホールに導電材料を充填することにより製造される。その後、基板、別のウェハ／チップ、および、キャリア基板が積層状態に配置され、その後、化学機械研磨（ＣＭＰ）プロセスにより、基板薄化プロセスを実行して、ビアホールを導電材料を露出したスルーホールにし、ＴＳＶを形成する。最後に、キャリア基板を除去して、積層電子デバイスを完成する。ボンディングワイヤを利用した従来の電子デバイスと比較して、ＴＳＶを有する３Ｄ積層電子デバイスは、内部の電気的接続経路を短縮させることができ、これにより、デバイスの伝送速度を加速し、ノイズを減少させ、デバイス性能を向上させることができる。
しかし、上述のように、ＴＳＶの製造は、ビアホールの形成、導電材料によるビアホールの充填、基板の薄化、キャリア基板の除去等の工程を含むので、製造時間を効果的に減少させたり、プロセスを簡潔にしたり、コストを抑えたりすることができない。よって、上述の問題を改善する積層電子デバイスを製造する方法が必要である。
本発明は、製造時間を短縮し、製造プロセスを簡潔にし、コストを抑制することができる積層電子デバイスとその製造方法を提供することを目的とする。
本発明の積層電子デバイスの製造方法は、以下の工程を有する。まず、本方法は、第一基板を提供する工程を有する。第一三次元（３Ｄ）印刷を実行して、第一絶縁層、および、第一再配線層（ＲＤＬ）を、第一基板上に形成する。複数の第一ＲＤＬを第一絶縁層に組み込む。第二３Ｄ印刷を実行して、第二基板、および、複数のスルーサブストレートビア（ＴＳＶ）を、第一絶縁層上に形成する。複数のＴＳＶは第二基板を貫通し、且つ、複数の第一ＲＤＬに電気的に接続される。第三３Ｄ印刷を実行して、第二絶縁層、および、複数の第二ＲＤＬを、第二基板上に形成する。複数の第二ＲＤＬを第二絶縁層に組み込むとともに、複数のＴＳＶに電気的に接続される。第三基板の複数の電ｋ的接点が、複数の第二ＲＤＬに接合されて、第三基板を第二絶縁層に搭載する。
本発明は、また、積層電子デバイスを提供する。積層電子デバイスは、第一基板を有する。第一絶縁層、および、複数の第一ＲＤＬを第一基板上に設置する。複数の第一ＲＤＬを第一絶縁層に組み込む。第二基板、および、複数のＴＳＶを、第一絶縁層上に設置する。複数のＴＳＶは第二基板を貫通し、且つ、複数の第一ＲＤＬに電気的に接続される。第二絶縁層、および、複数の第二ＲＤＬを、第二基板上に設置する。複数の第二ＲＤＬを第二絶縁層に組み込むとともに、複数のＴＳＶに電気的に接続される。第三基板を第二絶縁層に搭載する。第三基板は、複数の第二ＲＤＬに接合される複数の電気的接点を有する。第一絶縁層、複数の第一ＲＤＬ、第二基板、複数のＴＳＶ、第二絶縁層、および、複数のＲＤＬは、３Ｄ印刷に用いられる材料で形成される。
本発明によれば、製造時間を短縮し、製造プロセスが簡潔になり、製造コストも減少することができる積層電子デバイスとその製造方法を提供することができる。
次に、本発明が充分理解できるように、添付図面を参照しながら本発明を説明する。
図１は、本発明の一実施形態による積層電子デバイスを製造する方法を説明する第１の断面図である。 図２は、本発明の一実施形態による積層電子デバイスを製造する方法を説明する第２の断面図である。 図３は、本発明の一実施形態による積層電子デバイスを製造する方法を説明する第３の断面図である。 図４は、本発明の一実施形態による積層電子デバイスを製造する方法を説明する第４の断面図である。 図５は、本発明の一実施形態による積層電子デバイスを製造する方法のフローチャートである。
以下の記述は、本発明を実施する最適な実施形態の例である。ただし、この説明は、本発明の一般的原理を説明するためのものであり、本発明はこれに限定されると解釈されるべきではない。なお、本実施形態の記載では、各実施形態において、同じ参照番号を繰り返し使用している場合がある。これは、説明を簡潔にするとともに説明をはっきりわかりやすくするためのものであり、記載される各実施形態、および／または、各配置等の間の関係の限定的な解釈を許容するためのものではない。
図４は、本発明による積層電子デバイスの断面図である。積層電子デバイス２００は、第一基板１００、第一絶縁層１０２、複数のＲＤＬ１０４、第二基板１０６、複数のＴＳＶ１０８、第二絶縁層１１０、複数の第二ＲＤＬ１１２、および、第三基板１３０を有する。一実施形態において、第一基板１００は、ＰＣＢ、ウェハ、チップ、または、それらの組み合わせである。
第一絶縁層１０２、および、複数の第一ＲＤＬ１０４を、第一基板１００上に設置し、複数の第一ＲＤＬ１０４を、第一絶縁層１０２に組み込み、且つ、第一基板１００の接続部（コンタクト、電気的接点、接続端子）（図示されない）に電気的に接続される。第一基板１００の接続部は、パッド、はんだバンプ、導電ポスト、または、それらの組み合わせを有する。ここでは、図を簡潔にするため、二個の単一の導電層だけで、複数の第一ＲＤＬ１０４を表示している。しかし、注意すべきことは、複数の第一ＲＤＬ１０４は、それぞれ、単一の導電層、または、マルチレイヤー導電構造(層)を有し、且つ、第一ＲＤＬ１０４の数量は、設計上の要求に基づき、図４に示されるものに限定されないことである。
本実施形態において、第一絶縁層１０２、および、複数の第一ＲＤＬ１０４は、３Ｄ印刷に用いられる材料で形成される。たとえば、第一絶縁層１０２は、３Ｄ印刷技術に用いられるセラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。さらに、複数の第一ＲＤＬ１０４は、３Ｄ印刷技術に用いられる導電性金属、たとえば、アルミニウム、銅、金、無鉛はんだ、それらの合金、または、その他の金属合金を有する。
第二基板１０６、および、複数のＴＳＶ１０８を、第一絶縁層１０２上に設置する。複数のＴＳＶ１０８は、第二基板１０６を貫通し、且つ、複数の第一ＲＤＬ１０４に電気的に接続される。ここでは、図を簡潔にするため、二個のＴＳＶだけが示されている。しかし、注意すべきことは、ＴＳＶ１０８の数量は設計上の要求に基づき、図４に示されるものに限定されないことである。
本実施形態において、第二基板１０６には、アクティブ素子またはパッシブ素子が含まれない。さらに、第二基板１０６、および、複数のＴＳＶ１０８は、３Ｄ印刷に用いられる材料で形成される。たとえば、第二基板１０６は、３Ｄ印刷技術に用いられる成型材料、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。さらに、複数のＴＳＶ１０８は、３Ｄ印刷技術に用いられる導電性金属、たとえば、タングステン、アルミニウム、銅、金、無鉛はんだ、それらの合金、または、その他の金属合金を有する。
別の実施形態において、第二基板１０６は、半導体材料、たとえば、シリコン、または、ゲルマニウムを有する。この場合、積層電子デバイス２００は、さらに、絶縁スペーサを有して、第二基板１０６と複数のＴＳＶ１０８を電気的に絶縁する。絶縁スペーサは、３Ｄ印刷技術に用いられるセラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。
第二絶縁層１１０、および、複数の第二ＲＤＬ１１２を、第二基板１０６に設置し、複数の第二ＲＤＬ１１２を、第二絶縁層１１０に組み込み、且つ、複数のＴＳＶ１０８に電気的に接続させる。ここでは、図を簡潔にするため、二個の単一の導電層だけで、複数の第二ＲＤＬ１１２を表示している。しかし、注意すべきことは、複数の第二ＲＤＬ１１２は、それぞれ、単一の導電層、または、マルチレイヤー導電構造(層)を有し、第二ＲＤＬ１１２の数量は、設計の需要に基づき、図４に示されるものに限定されない。
本実施形態において、第二絶縁層１１０、および、複数の第二ＲＤＬ１１２は、３Ｄ印刷に用いられる材料で形成される。たとえば、第二絶縁層１１０は、３Ｄ印刷技術に用いられるセラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。さらに、複数の第二ＲＤＬ１１２は、３Ｄ印刷技術に用いられる導電性金属、たとえば、アルミニウム、銅、金、無鉛はんだ、それらの合金、または、その他の金属合金を有する。
第三基板１３０を、第二絶縁層１１０に搭載する。本実施形態において、第三基板１３０は、ウェハ、チップ、あるいは、それらの組み合わせである。さらに、第三基板１３０は、複数の第二ＲＤＬ１１２に接合される複数の電気的接点（電極、コンタクト、接続部、接続端子）１２０を有する。複数の接点１２０は、パッド、はんだバンプ、導電ポスト、または、それらの組み合わせである。ここで、複数の接点１２０は、はんだバンプを例としている。
次に、図１から図４、および、図５を参照する。図１から図４は、本発明の一実施形態による積層電子デバイスを製造する方法の断面図で、図５は、本発明の一実施形態による積層電子デバイスの製造方法３００のフローチャートである。
本実施形態の積層電子デバイスの製造方法３００においては、図１に示されるように、まず、ステップ３０１において、第一基板１００を提供する。一実施形態において、第一基板１００は、ＰＣＢ、ウェハ、チップ、または、それらの組み合わせである。第一基板１００は、接続部（コンタクト、電気的接点、接続端子）（図示されない）を有する。接続部は、たとえば、パッド、はんだバンプ、導電ポスト、または、それらの組み合わせである。
次に、図１と図５を参照すると、ステップ３０３において、３Ｄプリンター１０を用いて、第一３Ｄ印刷２０を実行して、第一絶縁層１０２、および、複数の第一ＲＤＬ１０４を、第一基板１００上に形成する。複数の第一ＲＤＬ１０４は、第一絶縁層１０２に組み込まれ、且つ、第一基板１００の接続部（図示されない）に電気的に接続される。
本実施形態において、３Ｄプリンター１０は、複数のプリントヘッドを有し、第一３Ｄ印刷２０開始後、第一絶縁層１０２、および、複数の第一ＲＤＬ１０４を同時に形成する。たとえば、第一３Ｄ印刷２０期間中、３Ｄプリンター１０は、第一基板１００に平行な方向に沿って往復移動し、第一プリントヘッド１０ａを用いることにより、第一絶縁層１０２を形成し、第二プリントヘッド１０ｂを用いることにより、複数の第一ＲＤＬ１０４を形成する。本実施形態において、第一絶縁層１０２は、３Ｄ印刷技術に用いられるセラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。さらに、複数の第一ＲＤＬ１０４は、導電性金属、たとえば、アルミニウム、銅、金、無鉛はんだ、それらの合金、または、その他の金属合金を有する。
次に、図２と図５を参照すると、ステップ３０５において、３Ｄプリンター１０を用いることにより、第一３Ｄ印刷２０と同様の第二３Ｄ印刷２０’を実行して、第二基板１０６、および、複数のＴＳＶ１０８を、第一絶縁層１０２上に形成する。複数のＴＳＶ１０８は、第二基板１０６を貫通し、且つ、複数の第一ＲＤＬ１０４に電気的に接触される。
本実施形態においては、第二３Ｄ印刷２０’実行開始後、第二基板１０６、および、複数のＴＳＶ１０８が同時に形成される。たとえば、第二３Ｄ印刷２０’期間中、第二基板１０６が、第一プリントヘッド１０ａを用いて形成され、第二プリントヘッド１０ｂを用いて、複数のＴＳＶ１０８が形成される。本実施形態において、第二基板１０６は、３Ｄ印刷技術に用いられる成型材料、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。さらに、複数のＴＳＶ１０８は、導電性金属、たとえば、タングステン、アルミニウム、銅、金、無鉛はんだ、それらの合金、または、その他の金属合金を有する。
本実施形態においては、第二３Ｄ印刷２０’を実行する時間が調整されて、第二基板１０６は所望の厚さに形成される。さらに、複数のＴＳＶ１０８は、第二基板１０６を貫通するので、複数のＴＳＶ１０８は、第二基板１０６表面から露出する。これにより、研磨プロセス（たとえば、ＣＭＰプロセス）を実行して、第二基板１０６の厚さを調整して、複数のＴＳＶ１０８を形成する、すなわち第２基板１０６の表面に露出させる必要がない。
別の実施形態において、第二基板１０６は、半導体材料（たとえば、シリコン、または、ゲルマニウム）を有する構成であってもよい。すなわち、第二基板１０６は、３Ｄ印刷技術に用いられる半導体材料を有する。この場合、３Ｄプリンター１０は、少なくとも３個のプリントヘッドを有し、第二３Ｄ印刷２０’を実行して、第二基板１０６、複数のＴＳＶ１０８とともに、さらに、絶縁スペーサを形成し、第二基板１０６と複数のＴＳＶ１０８を電気的に絶縁する。絶縁スペーサは、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有する。
次に、図３と図５を参照すると、ステップ３０７において、３Ｄプリンター１０を用いて、第一３Ｄ印刷２０と同様の第三３Ｄ印刷２０”を実行して、第二絶縁層１１０および複数の第二ＲＤＬ１１２を、第二基板１０６上に形成する。複数の第二ＲＤＬ１１２は、第二絶縁層１１０に組み込まれ、且つ、複数のＴＳＶ１０８に電気的に接続される。
本実施形態においては、第三３Ｄ印刷２０”実行開始後、第二絶縁層１１０、および、複数の第二ＲＤＬ１１２が同時に形成される。たとえば、第三３Ｄ印刷２０”期間中、第二絶縁層１１０を、３Ｄプリンター１０の第一プリントヘッド１０ａを用いることにより形成し、複数の第二ＲＤＬ１１２は、３Ｄプリンター１０の第二プリントヘッド１０ｂを用いることにより形成される。本実施形態において、第二絶縁層１１０は、第一絶縁層１０２と同じ、または、異なる材料を有する。さらに、複数の第二ＲＤＬ１１２は、複数の第一ＲＤＬ１０４と同じ、または、異なる材料を有する。
次に、図４と図５を参照すると、ステップ３０９において、第三基板１３０の複数の電気的接点（電極）１２０を、複数の第二ＲＤＬ１１２に接合して、第三基板１３０を、第二絶縁層１１０上に搭載する。本実施形態において、第三基板１３０は、ウェハ、チップ、あるいは、それらの組み合わせである。さらに、複数の接点１２０を、複数の第二ＲＤＬ１１２に接合する。複数の接点１２０は、パッド、はんだバンプ、導電ポスト、または、それらの組み合わせを有する。たとえば、第三基板１３０はチップを有し、複数の接点１２０は、複数のはんだバンプを有する。さらに、複数の接点１２０は、フリップチップ技術により、複数の第二ＲＤＬ１１２に接合する。
前述の実施形態によると、第一絶縁層１０２と複数の第一ＲＤＬ１０４、第二基板１０６と複数のＴＳＶ１０８、第二絶縁層１１０と複数の第二ＲＤＬ１１２が、各々、３Ｄ印刷により順序よく形成されるので、積層電子デバイスの製造時間を効果的に減少させることができる。さらに、３Ｄ印刷により形成されるＴＳＶは、高いアスペクト比により生じるギャップ充填困難度を排除することができる。その結果、高い信頼性のＴＳＶが達成される。さらに、ＴＳＶの従来の製造方法と比較して、３Ｄ印刷を利用したＴＳＶの形成は、ビアホールを形成する、ビアホールを導電材料で充填する、基板を薄化する、および、キャリア基板を除去する等の工程が不要である。よって、デバイスを製造するプロセスが効果的に簡潔になり、製造コストも減少すると同時に、上述の余分なステップにより生じる技術問題も排除される。
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の技術的思想を脱しない範囲内で各種の変更や改変を加えることができる。従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１０…３Ｄプリンター
１０ａ…第一プリントヘッド
１０ｂ…第二プリントヘッド
２０…第一３Ｄ印刷
２０’…第二３Ｄ印刷
２０”…第三３Ｄ印刷
１００…第一基板
１０２…第一絶縁層
１０４…第一再配線層
１０６…第二基板
１０８…スルーサブストレートビア
１１０…第二絶縁層
１１２…第二再配線層
２００…積層電子デバイス
３００…積層電子デバイスの製造方法
３０１、３０３、３０５、３０７、３０９…ステップ

Claims (14)

  1. 積層電子デバイスの製造方法であって、
    第一基板を提供する工程と、
    第一三次元（３Ｄ）印刷を実行して、第一絶縁層、および、第一再配線層（ＲＤＬ）を、前記第一基板上に形成し、前記複数の第一ＲＤＬを、前記第一絶縁層に組み込む工程と、
    第二３Ｄ印刷を実行して、第二基板、および、複数のスルーサブストレートビア（ＴＳＶ）を、前記第一絶縁層上に形成し、前記複数のＴＳＶが前記第二基板を貫通し、且つ、前記複数の第一ＲＤＬに電気的に接続される工程と、
    第三３Ｄ印刷を実行して、第二絶縁層、および、複数の第二ＲＤＬを、前記第二基板上に形成し、前記複数の第二ＲＤＬを、前記第二絶縁層に組み込み、且つ、前記複数のＴＳＶに電気的に接続される工程と、
    第三基板の複数の電気的接点を、前記第三基板が前記第二絶縁層に搭載される前記複数の第二ＲＤＬに接合する工程と、
    を有することを特徴とする積層電子デバイスの製造方法。
  2. 前記第一基板は、プリント回路板（ＰＣＢ）、ウェハ、チップ、あるいは、それらの組み合わせを有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  3. 前記第一絶縁層、および、前記第二絶縁層は、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  4. 前記複数の第一ＲＤＬ、および、前記複数の第二ＲＤＬは、アルミニウム、銅、金、または、それらの合金を有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  5. 前記第二基板は、成型材料、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  6. 前記第二基板は半導体材料を有し、および、本方法は、さらに、絶縁スペーサを形成して、前記第二基板と前記複数のＴＳＶを電気的に絶縁する工程を有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  7. 前記複数のＴＳＶは、タングステン、アルミニウム、銅、金、無鉛はんだ、または、それらの合金を有することを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  8. 前記第一、第二、および、第三３Ｄ印刷は、少なくとも二つのプリントヘッドを有し、前記第一、第二、および、第三３Ｄ印刷のそれぞれの期間中、少なくとも二つの異なる材料を同時に形成可能な３Ｄプリンターにより実行されることを特徴とする請求項１に記載の積層電子デバイスの製造方法。
  9. 積層電子デバイスであって、
    第一基板と、
    共に前記第一基板上に設置される、第一絶縁層、および、前記第一絶縁層に組み込まれる複数の第一ＲＤＬと、
    共に前記第一絶縁層上に設置される、第二基板、および、前記第二基板を貫通し前記複数のＲＤＬに電気的に接続される複数のＴＳＶと、
    共に前記第二基板上に設置される、第二絶縁層、および、前記第二絶縁層中に組み込まれ前記複数のＴＳＶに電気的に接続される複数の第二ＲＤＬと、
    前記第二絶縁層上に搭載され、且つ、前記複数の第二ＲＤＬに接合される複数のコンタクトを有する第三基板とを有し、
    前記第一絶縁層、前記複数の第一ＲＤＬ、前記第二基板、前記複数のＴＳＶ、前記第二絶縁層、および、前記複数のＲＤＬは、３Ｄ印刷に用いられる材料で形成されていることを特徴とする積層電子デバイス。
  10. 前記第一絶縁層、および、前記第二絶縁層は、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有することを特徴とする請求項９に記載の積層電子デバイス。
  11. 前記複数の第一ＲＤＬ、および、前記複数の第二ＲＤＬは、アルミニウム、銅、金、または、それらの合金を有することを特徴とする請求項９に記載の積層電子デバイス。
  12. 前記第二基板は、成型材料、セラミック材料、ポリマー材、樹脂材料、または、誘電材料を有することを特徴とする請求項９に記載の積層電子デバイス。
  13. 前記第二基板は半導体材料を有し、前記積層電子デバイスは、さらに、絶縁スペーサを有して、前記第二基板と前記複数のＴＳＶを電気的に絶縁することを特徴とする請求項９に記載の積層電子デバイス。
  14. 前記複数のＴＳＶは、タングステン、アルミニウム、銅、金、無鉛はんだ、または、それらの合金を有することを特徴とする請求項９に記載の積層電子デバイス。
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