KR102041599B1 - 패키지 구조물 - Google Patents

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Abstract

본 발명은 패키지 구조물에 관한 것으로, 일면에 금속 필라가 구비된 다이; 상기 금속 필라를 노출시키면서 상기 다이의 측면을 커버하는 절연층; 상기 절연층의 일면에 적층되는 절연재질의 층; 및 상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함한다.

Description

패키지 구조물{PACKAGE STRUCTURE}
본 발명은 패키지 구조물에 관한 것이다.
반도체 패키지의 고밀도화 및 고성능화가 진행됨에 따라 다양한 패키지 기술이 개발되고 있다. 이러한 반도체 패키지 기술들 중 비도전성 페이스트(Non-conductive Paste:NCP)를 이용하여 다이(die)와 회로 기판을 접합하는 패키지 기술이 있다. 보다 구체적으로, 일면에 구리 필라(Cu pillar)가 형성된 다이 및 일면에 금속 범프(metal bump)가형성된 회로 기판을 준비하고, 다이와 회로 기판 사이에 비도전성 페이스를 개재한 후, 구리 필라와 금속 범프가 서로 정렬하여 접속되도록 하면서, 다이와 회로 기판을 접합시켜 반도체 패키지를 제조한다.
그러나, 비도전성 페이스트를 사용하는 패키지 기술의 경우, 패키징시 회로 기판과 범프 사이에 비도전성 페이스트가 완전히 채워지지 않는 현상이 발생된다. 이 경우, 비도전성 페이스트 내에 보이드(void)가 발생되며, 이런 보이드는 반도체 패키지의 회로 패턴들 간에 쇼트(short) 발생의 원인이 된다. 또한, 다이의 금속 필라들의 피치(pitch)가 미세한 경우, 금속 필라들과 금속 범프들 간에 정합을 맞추기 어려워, 패키징 불량이 발생된다.
한국공개특허번호 10-2011-0070924
본 발명에 일 측면에 따르면, 일면에 금속 필라가 구비된 다이; 상기 금속 필라를 노출시키면서 상기 다이의 측면을 커버하는 절연층; 상기 절연층의 일면에 적층되는 절연재질의 층; 및 상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하는 패키지 구조물이 제공된다.
본 발명에 다른 측면에 따르면, 상기 제1 패키지 구조물 상에 적층되는 제2 패키지 구조물을 포함하고, 상기 제1 패키지 구조물은, 일면에 금속 필라가 구비된 다이; 상기 금속 필라를 노출시키면서 상기 다이의 측면을 커버하는 절연층; 상기 절연층의 일면에 적층되는 절연재질의 층; 및 상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하고, 상기 제2 패키지 구조물은 상기 절연층의 타면 상에 적층되는 패키지 구조물이 제공된다.
도 1은 본 발명의 실시예에 따른 패키지 구조물의 제조 방법을 보여주는 순서도이다.
도 2 내지 도 5는 본 발명의 실시예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.
도 6은 본 발명의 변형예에 따른 패키지 구조물을 보여주는 순서도이다.
도 7 및 도 8은 본 발명의 변형예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예는 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예는 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예에 따른 패키지 구조물 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 패키지 구조물의 제조 방법을 보여주는 순서도이고, 도 2 내지 도 5는 본 발명의 실시예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.
도 1 및 도 2를 참조하면, 다이(110)를 금속판(120) 상에 접합시킬 수 있다(S110). 보다 구체적으로, 다이(110)를 준비할 수 있다. 상기 다이(110)를 준비하는 단계는 금속 필라(metal pillar: 114)가 형성된 일면(112a) 및 상기 일면의 반대면인 타면(112b)을 갖는 반도체 집적회로 칩(112)을 준비할 수 있다. 상기 금속 필라(114)는 구리 재질로 이루어질 수 있다. 한편, 상기 금속판(120)을 준비할 수 있다. 상기 금속판(120)으로는 상대적으로 열전도도가 높은 구리 재질의 박판이 사용될 수 있다. 그리고, 상기 금속 필라(114)가 외부를 향하도록 상기 다이(110)의 타면(112b)을 상기 금속판(120)에 접합시킬 수 있다.
상기 다이(110)와 상기 금속판(120)을 덮는 절연막(130)을 형성시킬 수 있다(S120). 상기 절연막(130)을 형성시키는 단계는 상기 금속 필라(114)와 함께 상기 다이(110) 및 상기 금속판(120)을 덮는 절연막을 라미네이션(lamination)하는 단계, 그리고 상기 금속 필라(114) 및 상기 금속판(120)의 일부가 노출되도록 상기 절연막(130)을 연마 또는 버핑(buffing)하는 단계를 포함할 수 있다. 여기서, 상기 절연막(130)을 직접 라미네이션하는 단계는 비도전성 페이스트(Non-Conductive Paste:NCP)과 같은 중간재의 사용 없이, 상기 다이(110) 및 상기 금속판(120)에 대해 직접 상기 절연막(130)을 커버링(covering)시키는 것으로 정의될 수 있다. 이에 따라, 상기 금속판(120) 상에는 상기 다이(110) 및 금속판(120)을 덮되, 상기 금속 필라(114)를 노출시키면서 상기 금속판(120)의 일부를 노출시킨 비아홀(132)을 갖는 절연막(130)이 형성될 수 있다.
도 1 및 도 3을 참조하면, 상기 절연막(130)에 회로 구조물(140)을 형성할 수 있다(S130). 상기 회로 구조물(140)을 형성하는 단계는 상기 절연막(130)에 대해 금속 시드층(미도시됨)을 형성하는 단계, 상기 금속 시드층 상에 도금 방지 패턴(미도시됨)을 형성하는 단계, 상기 도금 방지 패턴을 도금 방지막으로 하는 도금 공정을 수행하여 도금막을 형성하는 단계, 그리고 상기 도금 방지 패턴을 제거하는 단계를 포함할 수 있다. 이에 따라, 상기 절연막(130) 상에는 상기 절연막(130)의 비아홀(132)에 형성된 금속 비아(metal via:142) 및 상기 절연막(130) 상에서 상기 금속 필라(114)에 전기적으로 접속된 회로 패턴(144)이 형성될 수 있다.
도 1 및 도 4를 참조하면, 제1 패키지 구조물(101)을 제조할 수 있다(S140). 상기 제1 패키지 구조물(101)을 제조하는 단계는 앞서 도 3에 도시된 결과물에 회로 기판층(150)을 더 형성함으로써 이루어질 수 있다. 상기 회로 기판층(150)을 형성하는 단계는 앞서 도 3을 참조하여 설명한 결과물에 절연 재질의 외곽층(152)을 형성하는 단계, 상기 외곽층(152)에 도전성 비아 및 회로 패턴 등으로 구성된 배선 구조물(154)을 형성하는 단계, 상기 외곽층(152) 상에 상기 배선 구조물(154)을 노출시키는 솔더 레지스트 패턴(156)을 형성하는 단계, 그리고 상기 솔더 레지스트 패턴(156)에 의해 노출된 상기 배선 구조물(154)에 외부 접속 단자(158)를 접합시키는 단계를 포함할 수 있다. 상기 외부 접속 단자(158)로는 솔더볼(solder ball)이 사용될 수 있다. 상기와 같은 공정을 통해, 비도전성 페이스트(Non-conductive Paste:NCP)를 사용하지 않으면서, 금속 필라(114)를 갖는 다이(110)이 패키징(packging)된 제1 패키지 구조물(101)이 제조될 수 있다.
도 1 및 도 5를 참조하면, 제1 패키지 구조물(101)에 제2 패키지 구조물(102)을 적층시킬 수 있다(S150). 예컨대, 제2 패키지 구조물(102)을 준비할 수 있다. 상기 제2 패키지 구조물(102)은 접속 단자(102a)가 형성된 회로 기판을 포함할 수 있다. 상기 제1 패키지 구조물(101)의 다이(110)의 타면(112b)이 노출되도록 금속판(도4의 120)의 일부를 제거하여 상기 제2 패키지 구조물(102)의 전기적 접속을 위한 금속 패턴(121)을 형성할 수 있다. 그리고, 상기 제2 패키지 구조물(102)의 접속 단자(102a)를 상기 제1 패키지 구조물(101)의 금속 패턴(121)에 접합시킬 수 있다. 이에 따라, 패키지 온 패키지(Package on Package:POP) 형태의 패키지 구조물(100)이 제조될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 금속 필라(114)를 갖는 다이(110)를 금속판(120) 상에 위치시켜 패키지 기판을 제조할 수 있다. 이 경우, 비도전성 페이스트를 이용하여 금속 필라를 갖는 다이를 패키징하는 기술에 비해, 비도전성 페이스트의 이용시 발생되는 보이드(void) 발생 문제를 해결함과 더불어, 다이(110)의 방열 효과를 향상시킬 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이를 금속판 상에 접합시켜 패키지화함으로써, 비도전성 페이스트의 이용시 발생되는 절연막 내 보이드 발생을 방지하고, 다이의 방열 효과를 향상시킬 수 있다.
본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 금속 필라(114)를 갖는 다이(110)를 금속판(120) 상에 위치시키고, 상기 금속 필라(114) 및 다이(110)를 덮는 절연막(130)을 직접 라미네이션(lamination)한 후, 절연막(130)에 회로 구조물(140)을 형성할 수 있다. 이 경우, 비도전성 페이스트를 개재하여 다이와 기판을 접합시키는 경우에 비해, 다이(110)와 회로 구조물(140)의 정합도를 높일 수 있으며, 이는 파인 피치(pine pitch)의 금속 필라를 갖는 다이의 패키징에 매우 유리할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물 및 그 제조 방법은 비도전성 페이스트의 사용 없이, 금속 필라를 갖는 다이에 직접 절연막을 라미네이션한 후 상기 금속 필라에 전기적으로 접속되는 회로 구조물을 형성함으로써, 금속 필라와 회로 구조물에 대한 정합도를 향상시킬 수 있다.
본 발명의 실시예에 따른 패키지 구조물의 제조 방법은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)와 같은 별도의 보호막을 사용하지 않고, 다이(110)의 타면(112b)을 외부에 노출시킨 상태로 제1 패키지 구조물(101)에 제2 패키지 구조물(102)을 적층시킬 수 있다. 이 경우, 제1 패키지 구조물(101)에 구비된 다이(110)가 외부에 노출된 상태로 별도의 보호막 없이 패키지 구조물(100)을 제조할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물의 제조 방법은 에폭시 몰딩 컴파운드와 같은 별도의 보호막으로 다이를 덮지 않으면서, 패키지 온 패키지(POP) 형태의 패키지 구조물을 제조할 수 있어, 보호막을 사용하는 경우에 비해, 패키지 구조물의 전체 두께를 감소시킴과 더불어, 다이의 방열 효율을 향상시킬 수 있다. 여기서, 본 발명의 실시예에 따른 패키기 구조물 및 그 제조 방법은 다이의 금속 필라를 부분적으로 식각함으로써, 보다 얇은 두께의 패키지 온 패키지의 구현이 가능할 수도 있다.
이하, 본 발명의 변형예에 따른 패키지 구조물의 제조 방법에 대해 상세히 설명한다. 여기서, 앞서 살펴본 본 발명의 실시예에 따른 패키지 구조물의 제조 방법에 대해 중복되는 내용은 생략하거나 간소화할 수 있다.
도 6은 본 발명의 변형예에 따른 패키지 구조물을 보여주는 순서도이고, 도 7 및 도 8은 본 발명의 변형예에 따른 패키지 구조물의 제조 과정을 설명하기 위한 도면들이다.
도 6 및 도 7을 참조하면, 도 3에 도시된 예비 패키지 구조물을 준비할 수 있다(S210). 상기 예비 패키지 구조물을 준비하는 단계는 앞서 도 2 및 도 3을 참조하여 설명한 바와 유사할 수 있다. 다만, 패키징하고자 하는 다이(110a)는 내부에서 다이(110a)의 일면(112a)과 타면(112b)을 관통하면서, 상기 일면(112a)에서 상기 금속 필라(114)와 전기적으로 연결된 내부 비아(116)를 가질 수 있다. 상기와 같은 구조의 다이(110a)는 쓰루 실리콘 비아(TSA) 형태의 반도체 집적회로 칩일 수 있다. 상기 내부 비아(116)는 상기 다이(110a)의 제조 과정에서 제조될 수 있다. 다른 예로서, 상기 내부 비아(116)은 상기와 같이 상기 금속판(120)을 제거한 이후에, 상기 다이(110a)에 직접 상기 내부 비아(116)를 제조할 수도 있다.
그리고, 예비 패키지 구조물의 금속판을 제거하여 패키지 구조물(101a)을 제조할 수 있다(S220). 상기 금속판을 제거하는 단계는 상기 다이(110a)의 타면(112b) 및 회로 구조물(140)의 금속 비아(144)가 노출되도록, 상기 금속판(120)에 대해 소정의 식각 공정을 수행하여 이루어질 수 있다. 이에 따라, 상기 다이(110a)의 내부 비아(116)가 외부에 노출된 패키지 구조물(101a)이 제조될 수 있다.
도 6 및 도 8을 참조하면, 패키지 구조물(101a)에 추가 다이(110b)를 접합시킬 수 있다(S230). 상기 추가 다이(110b)를 접합시키는 단계는 다이(110a)에 대한 전기 검사를 진행하는 단계, 일면에 접속 단자(110b')가 구비된 반도체 집적회로 칩을 준비하는 단계, 그리고 상기 접속 단자(110b')가 상기 다이(110a)의 내부 비아(116)에 전기적으로 접속되도록 상기 추가 다이(110b)를 상기 다이(110a)에 접합시키는 단계를 포함할 수 있다. 만약, 상기 다이(110a)에 대한 전기 검사를 진행하는 단계에서 상기 다이(110a)의 불량이 발생되면, 새로운 다이로 교체하거나, 후속 공정 진행을 보류할 수 있다. 이에 따라, 두 개의 다이들(110a, 110b)이 적층된 구조를 갖는 패키지 구조물(101a)이 제조될 수 있다.
상기와 같은 공정을 통해, 복수의 다이들(110a, 110b)이 적층된 구조를 갖는 패키지 구조물(100a)이 제조될 수 있다. 상기 패키지 구조물(100a)은 쓰루 실리콘 비아(TSA) 다이를 사용하여 패키지를 제조하여 전기 검사를 완료한 후, 추가적인 다이를 실장함으로써, 쓰루 실리콘 비아의 단점인 양품 판정 다이(KGD) 문제를 일부 해결할 수 있다. 이에 따라, 본 발명에 따른 패키지 구조물의 제조 방법은 비도전성 페이스트의 사용 없이, 쓰루 실리콘 비아(Through Silocon Via:TSV) 구조의 다이를 이용한 반도체 패키지의 구현이 가능할 수 있어, 쓰루 실리콘 비아 패키지의 단점인 양품 판정 다이(Known Good Die:KGD) 문제를 해결하여 수율을 높이고 제조 단가를 절감할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 패키지 구조물
110: 다이
112: 칩
114: 금속 필라
120: 금속판
130: 절연막
140: 회로 구조물
142: 금속 패턴
144: 금속 비아
150: 회로 기판층
152: 외곽층
154: 배선 구조물
156: 솔더 레지스트 패턴
158: 접속 단자

Claims (18)

  1. 일면에 금속 필라가 구비된 다이;
    상기 금속 필라를 노출시키면서 상기 다이의 측면을 커버하는 절연층;
    상기 절연층의 상기 금속 필라를 노출시키는 일면에 적층되는 절연재질의 층; 및
    상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하고,
    상기 절연층의 일면은, 상기 금속 필라를 노출시키는 연마된 면을 포함하는 패키지 구조물.
  2. 제1항에 있어서,
    상기 절연층의 일면에서 타면으로 관통하는 금속 비아를 더 포함하는 패키지 구조물.
  3. 제2항에 있어서,
    상기 배선 구조물은 상기 금속 비아와 전기적으로 연결되는 패키지 구조물.
  4. 제1항에 있어서,
    상기 금속 필라의 상기 절연층에 대해 노출된 면은 상기 절연층의 일면과 동일 평면 상에 위치하는 패키지 구조물.
  5. 삭제
  6. 제1항에 있어서,
    상기 절연층은 상기 다이의 타면과 접촉하지 않는 패키지 구조물.
  7. 제1항에 있어서,
    상기 절연재질의 층 상에 형성되어 상기 배선 구조물을 부분적으로 노출시키는 솔더 레지스트 패턴을 더 포함하는 패키지 구조물.
  8. 제1항에 있어서,
    상기 배선 구조물에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
  9. 제1 패키지 구조물;
    상기 제1 패키지 구조물 상에 적층되는 제2 패키지 구조물을 포함하고,
    상기 제1 패키지 구조물은,
    일면에 금속 필라가 구비된 다이;
    상기 금속 필라를 노출시키면서 상기 다이의 측면을 커버하는 절연층;
    상기 절연층의 상기 금속 필라를 노출시키는 일면에 적층되는 절연재질의 층; 및
    상기 금속 필라와 전기적으로 연결되며, 상기 절연재질의 층에 형성되는 회로와 비아를 구비하는 배선 구조물을 포함하고,
    상기 제2 패키지 구조물은 상기 절연층의 상기 일면과 반대측에 위치한 타면 상에 적층되고,
    상기 절연층의 일면은, 상기 금속 필라를 노출시키는 연마된 면을 포함하는 패키지 구조물.
  10. 제9항에 있어서,
    상기 제1 패키지 구조물과 상기 제2 패키지 구조물 사이에, 상기 제1 패키지 구조물과 상기 제2 패키지 구조물을 전기적으로 연결시키기 위한 접속 단자가 개재되는 패키지 구조물.
  11. 제9항에 있어서,
    상기 절연층의 일면에서 타면으로 관통하는 금속 비아를 더 포함하는 패키지 구조물.
  12. 제11항에 있어서,
    상기 배선 구조물은 상기 금속 비아와 전기적으로 연결되는 패키지 구조물.
  13. 제9항에 있어서,
    상기 금속 필라의 상기 절연층에 대해 노출된 면은 상기 절연층의 일면과 동일 평면 상에 위치하는 패키지 구조물.
  14. 삭제
  15. 제9항에 있어서,
    상기 절연층은 상기 다이의 타면과 접촉하지 않는 패키지 구조물.
  16. 제9항에 있어서,
    상기 절연재질의 층 상에 형성되어 상기 배선 구조물을 부분적으로 노출시키는 솔더 레지스트 패턴을 더 포함하는 패키지 구조물.
  17. 제9항에 있어서,
    상기 배선 구조물에 접합되는 외부 접속 단자를 더 포함하는 패키지 구조물.
  18. 제9항에 있어서,
    상기 제2 패키지 구조물은 회로 기판을 포함하는 패키지 구조물.
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