KR20130129058A - 인터포저 프레임을 이용한 패키징 - Google Patents

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KR20130129058A
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치웨이 린
밍다 챙
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Abstract

반도체 다이(die)를 패키징하기 위해 인터포저(interposer) 프레임을 이용하는 매커니즘은 팬 아웃 구조를 가능케하고, 패키징된 반도체 다이를 위한 형태 계수(form factor)를 감소시킨다. 이 매커니즘은 반도체 다이를 인터포저 프레임에 부착시키도록 몰딩 화합물을 이용하는 단계와, 반도체 다이의 한쪽 또는 양쪽상에 재분배층을 형성하는 단계를 수반한다. 패키지 내의 재분배층(들)은 외부 연결 구조의 팬 아웃 연결 및 형성을 가능케 한다. 인터포저 프레임 내의 전도 기둥은 열 관리에 도움을 준다.

Description

인터포저 프레임을 이용한 패키징{PACKAGING WITH INTERPOSER FRAME}
본 출원은 다음과 같이 공동-계류중이고 일반적으로 할당된, 발명의 명칭이 "인터포저 프레임을 이용한 패키지 및 이러한 패키지를 제조하는 방법{Package with Interposer Frame and Method of Making the Same}"이고, 2012년에 출원될 미국 특허출원(대리인 도켓 번호 TSMC2012-0094)과, 출원번호가 13/433,210이고, 발명의 명칭이 "인터포저 프레임 및 이를 제조하는 방법(Interposer Frame and Method of Manufacturing the Same)"이며, 2012년 3월 28일에 출원된 미국특허출원과 관련이 있으며, 이 두 출원은 본 명세서에 그 전체가 참조로서 통합된다.
반도체 소자는 개인용 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용에서 이용된다. 반도체 소자는 반도체 기판 위에 물질의 절연 또는 유전층, 전도층, 및 반도체층을 순차적으로 증착시키고, 그 위에 회로 컴포턴트와 소자를 형성하도록 리소그래피를 사용해서 다양한 물질층을 패터닝함으로써 통상적으로 제조된다.
반도체 산업은 주어진 면적에 더 많은 컴포넌트가 집적되게 하도록 최소의 특징부 크기에서의 계속된 감소에 의해 다양한 전자 컴포턴트(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속 향상시켜 왔다. 이러한 더 작은 전자 컴포넌트는 일부 응용에서 과거의 패키지보다 더 작은 면적 또는 높이를 활용하는 더 작은 패키지를 또한 요구한다.
따라서, 웨이퍼 레벨 패키징(wafer level packaging; WLP)과 패키지 온 패키지(package on package; PoP)와 같은 새로운 패키징 기술이 개발되기 시작했다. 반도체를 위한 이러한 비교적 새로운 유형의 패키징 기술은 제조상 어려움에 직면해 있다.
본 발명은 반도체 패키지를 제공하며, 이 반도체 패키지는 복수의 전도 기둥(conductive column)을 포함하는 인터포저(interposer) 프레임; 상기 인터포저 프레임 내의 개구 내에 배치된 반도체 다이(die); 상기 인터포저 프레임과 상기 반도체 다이 사이의 몰딩 화합물; 및 상기 반도체 다이 내의 소자와, 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 와이어링층을 포함한다.
또한, 본 발명은 반도체 패키지를 제공하며, 이 반도체 패키지는 복수의 전도 기둥(conductive column)을 포함하는 인터포저(interposer) 프레임; 상기 인터포저 프레임 내의 개구 내에 배치된 반도체 다이(die); 상기 인터포저 프레임과 상기 반도체 다이 사이에 배치된 몰딩 화합물; 상기 반도체 다이 내의 소자와, 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 와이어링층; 상기 와이어링층으로부터 상기 반도체 다이의 반대쪽상에 배치된 다른 와이어링층을 포함하고, 상기 다른 와이어링층은 상기 인터포저 프레임의 복수의 전도 기둥에 연결된다.
또한, 본 발명은 반도체 다이를 패키징하는 방법을 제공하며, 이 방법은 반도체 다이를 제공하는 단계; 복수의 전도 기둥을 구비한 인터포저 프레임을 제공하는 단계; 상기 인터포저 프레임의 개구 내에 상기 반도체 다이를 배치하는 단계; 상기 반도체 다이와 상기 인터포저 프레임 사이의 공간을 채우도록 몰딩 화합물을 형성하는 단계; 상기 복수의 전도 기둥을 노출시키도록 상기 몰딩 화합물의 일부분을 제거하는 단계; 및 상기 반도체 다이의 소자를 상기 복수의 전도 기둥에 연결하도록 재분배층을 형성하는 단계를 포함한다.
본 발명 개시 및 그 이점의 보다 완전한 이해를 위해, 첨부된 도면들과 결합해서 이하의 설명이 이제 참조된다.
도 1은 일부 실시예에 따른 칩 패키지의 단면도를 도시한다.
도 2a는 일부 실시예에 따른 다이 패키지의 단면도를 도시한다.
도 2b는 일부 실시예에 따른 도 2a의 다이 패키지의 평면도를 도시한다.
도 3a 내지 3d는 일부 실시예에 따라, 인터포저 프레임을 형성하는 순차적 공정의 단면도를 도시한다.
도 4a 내지 4i는 일부 실시예에 따라, 반도체 다이를 패키징하는 순차적 공정의 단면도를 보여 준다.
도 5는 일부 실시예에 따라, 패키징된 다이의 일부분의 단면도를 도시한다.
도 6은 일부 실시예에 따른 패키징된 다이의 단면도를 도시한다.
도 7a 내지 7c는 일부 실시예에 따라, 전도 섹션을 형성하기 위한 공정 시퀀스의 단면도를 도시한다.
도 8은 일부 실시예에 따라, 인터포저 프레임의 관통 몰딩 비아(through-molding via) 위에 형성된 와이어를 구비한 스터프 범프(stud bump)의 단면도를 도시한다.
도 9a와 9b는 일부 실시예에 따라, 인터포저 프레임의 관통 몰딩 비아 위에 전도 섹션을 형성하기 위해 이용되는 순차적 공정의 단면도이다.
도 10a와 10b는 일부 실시예에 따라, 인터포저 프레임의 관통 몰딩 비아 위에 전도 섹션을 형성하기 위해 이용되는 순차적 공정의 단면도이다.
도 11a와 11b는 일부 실시예에 따른 관통 몰딩 비아의 단면도이다.
상이한 도면들에 표기된 대응하는 참조 번호들과 기호들은 만약 다르게 지정되지 않으면 대응 부분들을 일반적으로 지칭한다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
본 발명 개시의 실시예의 제조 및 이용이 이하에서 상세히 설명된다. 하지만, 본 발명개시는 폭넓은 다양한 특정 상황에서 구현될 수 있는 다수의 적용가능한 발명 사상을 제공한다는 점을 이해해야 한다. 논의된 특정 실시예들은 본 발명의 개시를 제조하고 이용하는 특정한 방식들에 대한 단순한 예증에 불과하며, 본 발명의 개시의 범위를 제한하지 않는다.
도 1은 일부 실시예에 따른 칩 패키지(100)의 단면도를 도시한다. 칩 패키지(100)는 다이(115)를 구비한 패키지징된 다이(110) 위에, 다이(135)를 구비한 패키징된 다이(130)를 구비하는 패키지 온 패키지(package on package; PoP) 구조이다. 칩 패키지(100)는 관통 기판 비아(through-substrate via; TSV)(121)와 외부 커넥터(122)를 갖는, 인터포저(120)를 또한 포함한다. 패키징된 다이(110)와 인터포저(120)는 범프 구조(112)를 통해 서로 연결된다. 패키징된 다이(110과 130)는 범프 구조(132)를 통해 서로 연결된다. 패지징된 다이(110)는 관통-패키지 비아(through-package via; TPV)(111)를 또한 구비하며, 이러한 비아의 종횡비는 TSV(121)의 종횡비보다 높을 수 있다. 결과적으로, TPV(111)를 형성하는 것은 어렵다. 또한, 칩 패키지(100)의 형태 계수(form factor)는 패키징된 다이들(110과 130) 아래에 인터포저(120)를 구비함으로써 자신의 비교적 큰 높이 때문에 바람직하지 않다. 또한, 실리콘 기반 인터포저(120)는 인터포저(120) 아래의 인쇄 회로 기판(printed circuit board; PCB)과 열 팽창 계수(coefficient of thermal expansion; CTE)의 높은 불일치를 갖는다. 인터포저(120) 내에서 TSV(121)에 의한 열 관리의 이득을 여전히 유지하면서, 인터포저(120)를 이용하는 것보다 더 양호한 형태 계수(form factor)를 갖는 새로운 패지징 매커니즘은 상기 언급된 문제를 제거시킬 것이다.
최근에, 패키징 프레임이 집적 회로(integrated circuit; IC) 패키징을 위해 이용가능하게 되었다. 이러한 패키징 프레임은 관통 실리콘 비아와 유사한 열 방출 기능을 가진 전도 기둥(column)을 구비하고, 패키징된 다이 둘레에 맞추어진다(fit around). 패키징 프레임이 패키징된 다이 둘레에 고정되기 때문에, 형태 계수는 인터포저보다 작다. 이러한 패키징 프레임의 예시는 싱가폴 소재의 ASM Pacific Technology Ltd.의 DreamPak과, 대만 타이페이 소재의 ASE Inc.의 Leadless-aQFN을 포함하지만 이러한 것들로만 제한되지는 않는다.
도 2a는 일부 실시예에 다른 패키징 프레임(220)을 이용해 패키징된 다이(210)를 구비한 다이 패키지(200)의 단면도를 도시한다. 패키징 프레임(220)은 본딩 와이어(222)를 경유해 다이(210)상의 접촉부(미도시)에 연결된 다수의 전도 기둥(221)을 가진다. 전도 기둥(221)은 외부 요소(미도시)로의 전기적 연결부를 제공하고, 열 방산(thermal dissipation)을 또한 향상시킨다. 패키징된 다이(210)는 몰딩 화합물(225)에 적어도 부분적으로 둘러싸여 있다. 도 2b는 일부 실시예에 따라 본딩 와이어(222)를 도시하지 않으면서 다이 패키지(200)의 평면도를 예증한다. 패키징 프레임(220)과 같은 패키징 프레임은 열 관리 및 패키지 기판으로의 연결과 같은, 인터포저와 유사한 기능을 제공할 수 있다. 패키징 프레임의 제조 비용은 인터포저보다 휠씬 낮다. 추가적으로, 패키징 프레임을 이용한 패키징의 형태 계수는 인터포저를 이용한 패키징보다 작은데, 그 이유는 패키징 프레임(220)이 다이(210)의 아래가 아니고, 다이(210)의 옆에 배치되기 때문이다. 더 나아가, 패키징 프레임(220)의 제조는 위에서 설명된 TPV(111)와 같이, 관통-패키지 비아를 형성하는데 있어서 곤란함의 문제를 해결한다. 추가적으로, 패키징 프레임(220)은 아래에 있는 PCB와 CTE의 더 낮은 불일치를 갖는다.
하지만, (반도체) 다이(210)상의 접촉부를 전도 기둥(221)에 연결시키기 위해 본딩 와이어(222)를 이용하는 것은 3차원(3-D) 레벨이 아니라, 2차원(2-D) 레벨에서 다이의 패키징을 가능케 한다. 향상된 패키징을 위해, 패키지상에 패키지를 적층하는 것은 패키지 밀도를 증가시킨다. 그러므로, 패키징 프레임을 이용함으로써 패키징된 다이를 형성하는 상이한 매커니즘들이 개발될 필요가 있다.
도 3a 내지 3d는 일부 실시예에 따라, 인터포저 프레임(300)을 형성하는 순차 공정의 단면도를 도시한다. 인터포저 프레임(330)은 마스크층(305 및 306)을 패터닝하고, 일부 실시예에 따라 도 3a에 도시된 바와 같이, 전도 기판(310)을 에칭함으로써 형성될 수 있다. 전도 기판(310)은 금속으로 제조될 수 있으며, 이러한 금속은, 구리, 구리 합금, 또는 다른 유형의 금속 또는 합금을 포함할 수 있다. 마스크층(305 및 306)은 개구(308)를 형성하도록 전도 기판(310)을 에칭하기 위해 이용되는 에칭 화학적 성질(etching chemistry)에 강한(resistant) 물질로 제조된다. 예를 들면, 마스크층(305 및 306)은 포토레지스트 또는 전도 물질로 제조될 수 있다. 개구(308)를 형성하기 위해 이용되는 에칭은 일부 실시예에 따라 습식 에칭이다.
그 후에, 마스크층(305)이 제거되고, 몰딩 화합물(320)이 도 3b에 도시된 것과 같이, 에칭된 개구(308)를 채우고, 에칭되지 않는 표면(307)을 덮도록 전도 기판(310)의 에칭된 측면 위에 형성될 수 있다. 전도 기판(310)의 에칭된 측면을 덮도록 몰딩 화합물(320)이 형성된 후에, 마스크층(306)에 의해 패터닝된 전도 기판(310)의 다른 측면이 에칭된다. 에칭되지 않은 전도 기판(310)의 일부분은 일부 실시예에 따라 도 3c에 도시된 바와 같이, 전도 기둥(330)을 형성한다. 일부 실시예에서, 전도 기둥(330) 중 하나의 표면은 곡선형이다. 전도 기둥(330)은 관통-몰딩 비아(through-molding via; TMV)라고 또한 지칭될 수 있다. 그후에, 몰딩 화합물(320')이 전도 기판(310)의 에칭된 표면 위에 형성될 수 있다. 일부 실시예에서, 몰딩 화합물(320)과 몰딩 화합물(320')은 동일한 물질로 제조된다. 전도 기둥(330)을 노출시키고, 영역(340) 내에 몰딩 화합물(320)과 몰딩 화합물(320')을 제거하도록 추가적인 처리가 전도 기판(310)상에서 수행될 수 있으며, 영역(340)은 반도체 다이{예, 도 2a에 도시된 다이(210)}를 배치시키도록 설계된다. 도 3d는 일부 실시예에 따라 완성된 인터포저 프레임(300)을 도시한다. 일부 실시예에서, 몰딩 화합물(320')이 형성되지 않고, 인터포저 프레임(300)은 단지 몰딩 화합물(320)만을 포함한다.
도 3a 내지 3d에 도시되고 앞에서 설명된 공정 시퀀스는 인터포저 프레임(300)이 어떻게 형성되는지를 보여 준다. 공정은 간단하다. 결과적으로, 인터포저 프레임(300)을 형성하는 비용은 낮게 유지될 수 있다.
도 4a 내지 4i는 일부 실시예에 따라, 반도체 다이를 패키징하는 순차 공정의 단면도를 보여 준다. 도 4a는 캐리어(420)에 부착된 인터포저 프레임(411)을 도시한다. 캐리어(420)는 인터포저 프레임(411)을 고정시키기 위한 접착층(421)을 포함한다. 하나 이상의 실시예에서, 캐리어(420)는 몰딩 화합물(410")을 포함하는, 많은 인터포저 프레임(411)을 지지한다. 인터포저 프레임(411)은 도 3a 내지 3d와 관련해서 앞에서 설명된 처리 시퀀스에 의해 형성될 수 있다. 인터포저 프레임(411)은 몰딩 화합물(410)에 의해 서로 격리된 관통-몰딩 비아(through-molding via; TMV)(415)를 포함한다.
도 4b는 접착층(421)에 부착된 반도체 다이(450)를 도시한다. 반도체 다이(450)는 소자들(미도시)과 상호연결부(451)를 포함한다. 반도체 다이(450)의 전면은 접착층(421)을 대향한다. 캐리어(420)가 하나보다 많은 인터포저 프레임(411)을 지지하면, 반도체 다이(450)는 인터포저 프레임(411)의 각각에 부착된다.
일부 실시예에 따라, 도 4c에 도시된 바와 같이, 반도체 다이(450)가 접착층(421)상에 배치된 후에, 몰딩 화합물(422)이 반도체 다이(450)와 인터포저 프레임(411) 사이의 공간을 채우기 위해 형성되고, 반도체 다이(450)와 인터포저 프레임(411)의 표면을 또한 덮는다. 몰딩 화합물(422)의 형성은 반도체 다이(450)와 인터포저 프레임(411) 위에 몰딩 화합물을 분사(dispensing)하는 것과, 몰딩 화합물을 또한 경화시키는 것을 포함할 수 있다.
그 후에, 일부 실시예에 따라 도 4d에 도시된 바와 같이, 몰딩 화합물(422)의 일부분이 관통 몰딩 비아(415)를 노출시키기 위해 제거된다. 제거 공정은 연마 공정, 폴리싱(polishing) 공정, 또는 이런 공정들의 조합일 수 있다. 일부 실시예에 따라 도 4e에 도시된 바와 같이, 재분배층(redistribution layer; RDL)(430)과 전기적으로 접촉하도록 관통 몰딩 비아(415)가 노출된다. 재분배층(430)은 도전성이고, 다른 패키징된 다이와 연결하기 위한 접촉부를 형성하는 것을 가능케 한다. 재분배층(430)은 TMV(415)를 갖는 다른 패키징된 다이 사이의 연결을 또한 가능케 한다. 재분배층(430)의 형성은 전도 구조를 격리하도록 하나 이상의 패시베이션층을 형성하는 단계를 수반할 수 있다. 하나 이상의 패시베이션층은 패키징된 반도체 다이(450)와, 이러한 패키징된 반도체 다이(450)에 본딩된 다른 패키징된 다이 사이의 연결부상에 가해진 응력(stress)를 또한 완화시킨다. 범프(미도시)는 다른 패키징된 다이와의 물리적 및 전기적 접촉을 가능케 하도록 재분배층(430) 위에 형성될 수 있다. 재분배층(430) 및, 이러한 재분배층(430)상에 범프를 형성하는 예시의 세부사항이 다음과 같은 공동-계류중이고, 일반적으로 할당된 특허 출원에서 설명된다: 출원번호가 13/228,244이고, 발명이 명칭이 "다이 부착막을 이용하는 패키징 방법과 구조(Packaging Methods and Structures Using a Die Attach Film)"이고, 2011년 9월 8일에 출원되고, 본 명세서에서 그 전체가 참조에 의해 통합됨.
선택적인 범프를 갖는 재분배층(430)이 형성된 후에, 일부 실시예에 따라 도 4f에 도시된 바와 같이, 접착층(421)과 함께 캐리어(420)가 부분적으로 패키징된 반도체 다이(450)로부터 제거된다. 부분적으로 패키징된 반도체 다이(450)의 후면은 접착층(441)을 포함할 수 있는, 다른 하나의 캐리어(440)상에 배치된다. 그런 다음, 일부 실시예에 따라 도 4g에 도시된 바와 같이, 부분적으로 패키징된 반도체 다이(450)의 전면이 반도체 다이(450)의 전면 위에 재분배층(RDL)(460)을 형성하기 위해 공정 동작을 거치게 된다. 일부 실시예에서, 재분재층(460)은 범프 또는 볼과 같은, 외부 접촉부를 갖는 반도체 다이(450)상의 다양한 소자의 팬-아웃(fan-out) 연결을 가능케 하는데, 이러한 연결은 반도체 다이의 경계를 넘어서는 연결을 의미한다. 위에서 언급된 바와 같이, 재분배층(460)을 형성하는 것은 반도체 다이(450)/인터포저 프레임(411)과 재분배층(460) 사이의, 패시베이션층(461)과 같은 패시베이션층(들)을 형성하는 것을 포함할 수 있다.
그런 후에, 일부 실시예에 따라 도 4h에 도시된 바와 같이, 범프(465)는 재분배층(460)상에 형성된다. 범프(465)는 패키징된 다이(450)를 기판 또는 다른 하나의 패키징된 다이에 본딩하기 위해 이용될 수 있다. 범프 형성 후에, 일부 실시예에 따라 도 4i에 도시된 바와 같이, 캐리어(440)상의 패키징된 다이는 캐리어(440)와 접착층(441) 둘다가 제거된 채로 개별 패키징된 다이(400) 내로 싱귤레이팅된다(singulated).
도 5는 일부 실시예에 따라, 패키징된 다이(400)의 일부분(500)의 단면도를 도시한다. 도 5는 일부 실시예에 따라, 반도체 다이(450)와 재분배층(430 및 460)의 보다 상세한 도면을 또한 도시한다. 도시된 다이(450)와 재분배층(430 및 460)의 도면은 예시적이며, 대안적으로, 다이(450)와 재분배층(430 및 460)은 다른 구성, 레이아웃, 및/또는 설계를 포함할 수 있다. 도시된 실시예에서, 다이(450)는 실리콘 또는 다른 반도체 물질을 포함하는, 기판(524)을 포함한다. 절연층(526a 및 526b)은 기판(524)상에 배치된다. 절연층(526a)은 도핑되지 않은 실리콘산화물, 저 유전 상수(low-k) 유전체, 및 도핑된 유전막을 포함할 수 있다. 저 k 유전체의 유전 상수는 일부 실시예에서 약 3.5 미만일 수 있다. 일부 다른 실시예에서, k 값은 약 2.5 미만일 수 있다. 절연층(526b)은 하나 이상의 유전층으로 제조될 수 있고, 이러한 유전층은 산화물, 질화물, 폴리이미드, 절연 폴리머, 및 다른 적용가능한 물질을 포함할 수 있다.
다이(450)의 접촉 패드(528)는 기판(524)의 능동 특징부(미도시)와 전기적 접촉을 하도록 금속 패드(527), 플러그, 비아, 또는 전도 라인과 같은 기판의 전도 특징부 위에 형성될 수 있다. 접촉 패드(528)와 금속 패드(527)는 앞에서 설명된 상호연결부(451)의 일부이다. 접촉 패드(528)는 폴리머층 또는 다른 절연 물질을 포함할 수 있는 절연층(526c) 내에 형성될 수 있다.
와이어링층(508)은 폴리머 또는 다른 절연 물질을 포함하는 절연층(532a와 532b)을 포함한다. RDL(460)은 이 RDL(460)의 일부분이 다이(450)상의 접촉 패드(528)와 전기적 접촉을 하며, 도시된 바와 같이, 절연층(532 및 532b) 내에 형성된다. 선택적 언더 범프 금속화(under bump metallization; UBM) 구조(또는 층)(534)는 도시된 바와 같이, RDL(460) 및 절연층(532b)의 일부분 상에 형성될 수 있다. UBM 구조(534)는 예를 들면, 범프(또는 볼)(465)의 연결 및 형성을 용이하게 한다. 범프(465)는 솔더로 제조될 수 있거나, 구리 기둥(pillar) 범프일 수 있다. 다른 실시예에서, 범프(465)는 다른 유형의 외부 접촉부일 수 있다.
패키징된 다이(450)의 다른 쪽 부분(500)은 절연층(542) 및 RDL(430)을 포함할 수 있는, 와이어링층(558)을 포함한다. 절연층(542)은 폴리머 또는 다른 절연 물질로 제조될 수 있다. RDL(430)의 일부분과 RDL(460)의 일부분은 하나 이상의 TMV(415)를 접촉한다. 선택적 UBM층(544)은 도 5에 도시된 바와 같이 RDL(430)의 일부분상에 형성될 수 있다. UBM 구조(544)는 선택적 범프(또는 볼)(560)의 연결 및 형성을 용이하게 한다. 범프(560)는 솔더로 제조될 수 있거나, 구리 기둥(pillar) 범프로 제조될 수 있다. 다른 실시예에서, 범프(560)는 다른 유형의 외부 접촉부일 수 있다. 일부 실시예에서, 와이어링층(558), UBM층(544)과, 솔더 범프(560)는 패키징된 다이(450)의 후면상에 있지 않다.
일부 실시예에서, 패키지 내의 반도체 다이(450')는 도 6에 도시된 바와 같이 TMV(415)의 원래 높이보다 높다. 결과적으로, 추가적인 전도 섹션(670)은 도 6에 도시된 바와 같이, 자신의 길이를 연장하도록 TMV(415)의 단부에 추가될 필요가 있다. 추가적 몰딩 화합물(410)은 전도 섹션(670)을 둘러싸도록 추가될 수 있다. TMV(415)는 TMV(415*)를 형성하도록 전도 섹션(670)과 결합된다. 다양한 유형의 전도 물질이 TMV(415)의 길이를 연장하도록 형성될 수 있다. 예를 들면, 전도 섹션(670)은 구리, 구리 합금, 솔더, 솔더 합금, 알루미늄 등과 같은, 도금된 전도 물질로부터 형성될 수 있다. 도 7a 내지 7c는 일부 실시예에 따라 전도 섹션(670)을 형성하기 위한 공정 시퀀스의 단면도를 도시한다. 일부 실시예에 따라, 도 7a에 도시된 바와 같이, 에칭 마스크로서 포토레지스트층(675)을 이용함으로써 개구(들)(671)가 TMV(415) 위에 형성될 수 있다. 그런 후에, 포토레지트층(675)이 제거되고, 전도층(680)이 도 7b에 도시된 바와 같이, 개구(671)를 채우도록 도금될 수 있다. 전도층(680)은 구리, 구리 합금, 솔더, 솔더층, 또는 다른 적용가능한 물질을 포함할 수 있다. 그런 다음, 일부 실시예에 따라, 도 7c에 도시된 바와 같이, 예를 들면, 에칭 공정 또는 화학-기계적 폴리싱 공정을 이용함으로써 개구(671) 외부의 과잉 전도 물질이 제거된다.
대안적으로, 일부 실시예에 따라 도 8에 도시된 바와 같이, 와이어(870)를 구비한 스터드 범프가 추가적인 전도 섹션이 되도록 TMV(415) 위에 형성될 수 있다. 스터드 범프 및 와이어(870) 각각은 스터드 본딩 공정에 의해 형성되는, 스터드 범프 섹션(871) 및 와이어 섹션(872)을 포함한다. 일부 실시예에서, 스터드 본딩 공정은 와이어 본딩 공정과 유사하다. 와이어 섹션(872)은 필요를 총족하기 위해 요구되는 전체 길이 H로 절단된다. 도 4b에 도시된 바와 같이, 다이(450)가 캐리어(420){또는 보다 구체적으로 접착층(421)}에 부착된 후에, 스터드 범프와 와이어(870)의 형성이 수행될 수 있다. 그런 후에, 도 4c에 설명된 바와 같이, 스터드 범프 및 와이어(870)가 TMV(415) 위에 형성되고, 그런 다음, 몰딩 화합물(422)이 형성된다.
일부 실시예에서, TMV(415')는 낮은 입출력 응용을 위해 더 짧고 더 넓다. 도 9a와 9b는 일부 실시예에 따라, 인터포저 프레임의 관통 몰딩 비아 위에 전도 섹션을 형성하기 위해 이용되는 순차 공정의 단면도이다. 도 9a에 도시된 바와 같이, 개구(971)가 몰딩 화합물(422) 내의 TMV(415') 위에 형성될 수 있다. 포토레지스트층(미도시)은 에칭 공정을 용이하게 하기 위한 마스크로서 이용될 수 있다. 개구(971)가 형성된 후에, 솔더 볼(980)이 개구(971) 내에 배치될 수 있고, 그런 다음, 일부 실시예에 따라, 도 9b에 도시된 바와 같이, 개구(971)를 채우도록 리플로된다(reflowed). TMV(415')와 솔더 볼(980)은 TMV(415")를 형성한다.
도 10a와 10d는 일부 실시예에 따라, 인터포저 프레임의 관통 몰딩 비아 위에 전도 섹션을 형성하기 위해 이용되는 순차적 공정의 단면도이다. 도 10a는 캐리어(420*)에 부착된 인터포저 프레임(411*)을 도시한다. 캐리어(420)는 인터포저 프레임(410*)을 고정시키기 위한 접착층(421*)을 포함한다. 일부 실시예에 따라, 캐리어(420*)는, 몰딩 화합물(410*)을 포함하는, 많은 인터포저 프레임(411*)을 지지할 수 있다. 인터포저 프레임(411*)은 몰딩 화합물(410*)에 의해 서로 격리된 관통-몰딩 비아(through-molding via; TMV)(415^)를 포함한다.
도 10b는 접착층(421*)에 부착된 반도체 다이(450*)와, TMV(415*)를 형성하도록, TMV(415^)에 본딩된 솔더 볼(985*)을 도시한다. 솔더 볼(985*)이 TMV(415^)에 본딩되기 이전 또는 이후에, 반도체 다이(450*)가 접착층(421*)에 부착될 수 있다.
일부 실시예에 따라 도 10c에 도시된 바와 같이, 반도체 다이(450*)가 접착층(421*)상에 배치된 후에, 몰딩 화합물(410^)이 반도체 다이(450*)와 인터포저 프레임(411*) 사이의 공간을 채우고, 반도체 다이(450*)와 인터포저 프레임(411*)을 또한 덮도록 형성된다. 몰딩 화합물(410^)의 형성은 반도체 다이(450*)와 인터포저 프레임(411*) 위에 몰딩 화합물을 분사(dispensing)하는 것과, 몰딩 화합물을 또한 경화시키는 것을 포함할 수 있다.
그런 후에, 일부 실시예에 따라 도 10d에 도시된 바와 같이, TMV(415*)상의 몰딩 화합물(410^)의 일부분과 솔더 볼(985*)의 일부분은 TMV(415*)를 노출시키도록 제거된다. 제거 공정은 연마 공정, 폴리싱(polishing) 공정, 또는 이런 공정들의 조합일 수 있다. 그런 후에, 내장된(embedded) 반도체 다이(450*)를 구비한 인터포저 프레임(411*)은 패키징 공정을 완료하도록 도 4e 내지 4i에 설명된 동작과 유사한 다른 처리 시퀀스를 거칠 수 있다.
도 7a 내지 10d와 관련해서 앞에서 설명된 실시예는 단지 예시일뿐이다. 도 6의 전도 섹션(670)을 형성하는 다른 실시예가 또한 이용될 수 있다. 일부 실시예에 따라, 앞에서 설명된 관통-몰딩 비아(415, 415', 415", 415^, 및 415*)는 약 10 ㎛ 에서 약 600 ㎛까지의 범위 내의 폭을 포함한다. 일부 실시예에 따라, 앞에서 설명한 관통-몰딩 비아(415, 415', 415", 415^, 및 415*)는 약 10 ㎛에서 약 600 ㎛까지의 범위 내의 높이를 포함한다.
앞에서 설명한 TMV(415 및 415', 415", 415^, 및 415*)의 실시예는 단지 예시일뿐이다. TMV(415 및 415', 415", 415^, 및 415*)는 중간에서 폭이 넓다(즉, TMV의 단부 섹션보다 중간 섹션이 더 넓음). 하지만, 일부 실시예에서, 다른 TMV 형태가 또한 가능하다. 일부 실시예에 따라, 도 11a의 TMV(415A)에서 도시된 바와 같이, 예를 들면, TMV(415 및 415', 415", 415^, 및 415*)는 실질적으로 일직선의 측벽을 가질 수 있다. 일부 실시예에 따라, 도 11b의 TMV(415B)에서 도시된 바와 같이, 예를 들면, TMV(415 및 415', 415", 415^, 및 415*)는 중간 섹션에서 좁고, 단부 섹션에서 더 넓을 수 있다.
반도체 다이(die)를 패키징하기 위해 인터포저(interposer) 프레임을 이용하는 매커니즘은 팬 아웃 구조를 가능케하고, 패키징된 반도체 다이를 위한 형태 계수(form factor)를 감소시킨다. 이 매커니즘은 반도체 다이를 인터포저 프레임에 부착시키도록 몰딩 화합물을 이용하는 단계와, 반도체 다이의 한쪽 또는 양쪽상에 재분배층을 형성하는 단계를 수반한다. 패키지 내의 재분배층(들)은 외부 연결 구조의 팬 아웃 연결 및 형성을 가능케 한다. 인터포저 프레임 내의 전도 기둥은 열 관리에 도움을 준다.
일부 실시예에서, 패키징된 반도체 다이가 제공된다. 패키징된 반도체 다이는 인터포저 프레임을 포함하고, 인터포저 프레임은 복수의 전도 기둥을 포함한다. 패키징된 반도체 다이는 인터포저 프레임 내의 개구 내에 배치된 반도체 다이와, 인터포저 프레임과 반도체 다이 사이의 몰딩 화합물을 또한 포함한다. 패키징된 반도체 다이는 와이어링층을 또한 포함하고, 와이어링층은 반도체 다이 내의 소자와 인터포저 프레임의 복수의 전도 기둥에 연결된다.
일부 다른 실시예에서, 패키징된 반도체 다이가 제공된다. 패키징된 반도체 다이는 인터포저 프레임을 포함하고, 인터포저 프레임은 복수의 전도 기둥을 포함한다. 패키징된 반도체 다이는 인터포저 프레임 내의 개구 내에 배치된 반도체 다이와, 인터포저 프레임과 반도체 다이 사이의 몰딩 화합물을 또한 포함한다. 패키징된 반도체 다이는 와이어링층을 또한 포함하고, 와이어링층은 반도체 다이 내의 소자와 인터포저 프레임의 복수의 전도 기둥에 연결된다. 또한, 패키징된 반도체 다이는 와이어링층으로부터 반도체 다이의 반대쪽상에 배치된 다른 와이어링층을 포함하고, 다른 와이어링층은 인터포저 프레임의 복수의 전도 기둥에 연결된다.
일부 다른 실시예에서, 반도체 다이를 패키징하는 방법이 제공된다. 이 방법은 반도체 다이를 제공하는 단계와, 인터포저 프레임을 제공하는 단계를 포함하고, 인터포저 프레임은 복수의 전도 기둥을 구비한다. 이 방법은 인터포저 프레임의 개구 내에 반도체 다이를 배치하는 단계와, 반도체 다이와 인터포저 프레임 사이의 공간을 채우기 위한 몰딩 화합물을 형성하는 단계를 또한 포함한다. 이 방법은 복수의 전도 기둥을 노출시키도록 몰딩 화합물의 일부분을 제거하는 단계와, 반도체 다이의 소자를 복수의 전도 기둥에 연결시키도록 재분배층을 형성하는 단계를 또한 포함한다.
본 발명 개시의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 개시의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들면, 본 명세서에서 설명된 다수의 특징, 기능, 공정, 및 물질은 본 발명 개시의 범위 내에 있으면서 변경될 수 있다는 것을 당업자가 쉽게 이해할 것이다. 또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제품, 구성을 본 발명개시에 따라 활용할 수 있다는 것을 본 발명분야의 당업자라면 본 발명 개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 패키지에 있어서,
    복수의 전도 기둥(conductive column)을 포함하는 인터포저(interposer) 프레임;
    상기 인터포저 프레임 내의 개구 내에 배치된 반도체 다이(die);
    상기 인터포저 프레임과 상기 반도체 다이 사이의 몰딩 화합물; 및
    상기 반도체 다이 내의 소자와, 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 와이어링층을
    포함하는, 반도체 패키지.
  2. 제1항에 있어서, 상기 와이어링층은 절연층과 재분배층을 포함하고, 상기 재분배층은 상기 반도체 다이의 경계를 넘어 연장하는 것인, 반도체 패키지.
  3. 제1항에 있어서, 상기 복수의 전도 기둥은 몰딩 화합물과 서로 분리되는 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 와이어링층으로부터 상기 반도체 다이의 반대쪽상에 배치된 다른 와이어링층을 또한 포함하고, 상기 다른 와이어링층은 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 것인, 반도체 패키지.
  5. 제1항에 있어서, 상기 복수의 전도 기둥 각각은 일직선의 측벽, 또는 이러한 기둥의 단부 섹션보다 더 좁은 중간 섹션을 갖는 것인, 반도체 패키지.
  6. 반도체 패키지에 있어서,
    복수의 전도 기둥(conductive column)을 포함하는 인터포저(interposer) 프레임;
    상기 인터포저 프레임 내의 개구 내에 배치된 반도체 다이(die);
    상기 인터포저 프레임과 상기 반도체 다이 사이에 배치된 몰딩 화합물;
    상기 반도체 다이 내의 소자와, 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 와이어링층;
    상기 와이어링층으로부터 상기 반도체 다이의 반대쪽상에 배치된 다른 와이어링층을 포함하고, 상기 다른 와이어링층은 상기 인터포저 프레임의 복수의 전도 기둥에 연결되는 것인, 반도체 패키지.
  7. 반도체 다이를 패키징하는 방법에 있어서,
    반도체 다이를 제공하는 단계;
    복수의 전도 기둥을 구비한 인터포저 프레임을 제공하는 단계;
    상기 인터포저 프레임의 개구 내에 상기 반도체 다이를 배치하는 단계;
    상기 반도체 다이와 상기 인터포저 프레임 사이의 공간을 채우도록 몰딩 화합물을 형성하는 단계;
    상기 복수의 전도 기둥을 노출시키도록 상기 몰딩 화합물의 일부분을 제거하는 단계; 및
    상기 반도체 다이의 소자를 상기 복수의 전도 기둥에 연결하도록 재분배층을 형성하는 단계를
    포함하는, 반도체 다이를 패키징하는 방법.
  8. 제7항에 있어서,
    상기 재분배층으로부터 상기 반도체 다이의 반대쪽상에 다른 재분배층을 형성하는 단계를 또한 포함하고, 상기 다른 재분배층은 상기 복수의 전도 기둥에 연결되는 것인, 반도체 다이를 패키징하는 방법.
  9. 제7항에 있어서,
    상기 복수의 전도 기둥의 단부 섹션에 부착된 단부 부분을 형성하는 단계를 또한 포함하는, 반도체 다이를 패키징하는 방법.
  10. 제9항에 있어서, 상기 단부 부분을 형성하는 단계는,
    상기 복수의 전도 기둥의 단부 부분에 연결된 개구를 형성하는 단계;
    상기 개구를 채우도록 전도 물질을 도금하는 단계; 및
    상기 개구 외부의 과잉 전도 물질을 제거하는 단계를
    또한 포함하는 것인, 반도체 다이를 패키징하는 방법.
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