JP2001094044A - 半導体装置及びその製造方法、回路基板、電子機器 - Google Patents
半導体装置及びその製造方法、回路基板、電子機器Info
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Abstract
体チップサイズにて積層配置を行わせることができる半
導体装置の製造方法及び半導体装置を提供する。 【解決手段】 半導体チップにパターンを形成する第
1の工程と、前記半導体チップに穴を形成する第2の工
程と、前記穴の内壁面に遮蔽部を設ける第3の工程と、
前記半導体チップにおける前記穴の先端側の面を研磨し
て前記穴を貫通孔とする第4の工程と、前記貫通孔の内
壁面に導電部を形成する第5の工程と、を少なくとも有
する。
Description
法及び半導体装置に関し、特に複数の半導体チップを1
つのパッケージ内に実装するMulti Chip P
ackage(以下、MCPと言う)における半導体装
置の製造方法及び半導体装置に関する。
高性能化、大規模化の観点から、複数の半導体チップを
1つのパッケージ内に実装するMCPの開発が進められ
ている。以下、従来のMCPにおいて複数の半導体チッ
プを積層配置する場合について図7を用いて説明する。
体チップを積層配置させた場合の断面図である。従来の
MCPにおける半導体チップ1a、1b、1cの配置形
態は、それぞれの半導体チップを所定の間隔を保持させ
て配置するとともに、ワイヤなどの電極部材を用いて半
導体チップの外部にて電気的導通を図る形態が一般的で
ある。半導体チップ1a、1b、1c間の間隔保持は、
図7に示すようにラック部材6a、6b、6c(図7の
ハッチング部分)にて行わせている。前記ラック部材6
a、6b、6cは、凹部形状となっており、凹部にて半
導体チップ1a、1b、1cを支持している。このよう
に、半導体チップ1a、1b、1c間の間隔保持をさせ
ることにより、半導体チップ間相互における望ましくな
い電気回路の形成の防止を行わせている。また、図7に
示すように、それぞれの半導体チップ1a、1b、1c
周囲を樹脂7a、7b、7cにて封止させる。これによ
り、半導体チップ1a、1b、1cを外界から遮断し
て、内部電極の保護を図っている。
b、1cはワイヤを介して半導体チップ1a、1b、1
c外部にて接続され、導通経路を形成している。すなわ
ち、半導体チップ1aを例にとって説明すると、半導体
チップ1aの電極部には、インナワイヤ2aの一端部が
接続されている。前記ワイヤ2aは、前記半導体チップ
1aの外方に向って延在し、他端部をアウタワイヤ3a
にて接続されている。そして、アウタワイヤ3aの他端
部は、ベース基板上5のジョイント部4に接続されてい
る。他の半導体チップ1b、1cもそれぞれインナワイ
ヤ2b、2cやアウタワイヤ3b、3cを介してジョイ
ント部4に接続されている。これにより、半導体チップ
1a、1b、1c間の電気的導通を行わせているのであ
る。
の積層配置を行わせていた。
は、以下のような問題があった。MCPにおいては、積
層配置するそれぞれの半導体チップ間隔をできるだけ小
さくして(望ましくは半導体チップサイズで積層し
て)、実装体積や重量のコンパクト化を図ることが望ま
れている。しかし、従来においては上記したように、各
半導体チップ間の絶縁保持を図るために、半導体チップ
間にラック部材を配置せざるを得なかった。このため、
前記ラック部材のスペースを確保させることが、積層し
た半導体チップの重量や実装体積のコンパクト化におい
て問題となっていた。
イヤを接続することにより、半導体チップ間の電気的導
通をさせていた。このとき、ワイヤと半導体チップとの
接触箇所において接続不良が発生すると、半導体チップ
の機能が発揮できないという事態が発生する。このた
め、ワイヤにて電気的導通を行わせることは、半導体チ
ップの機能発揮という信頼性の観点から問題となってい
た。
ためになされたもので、半導体チップ積層配置間隔を半
導体チップサイズで行わせることを可能として、実装体
積や重量のコンパクト化を図ることができる半導体装置
の製造方法及び半導体装置を提供することを目的として
いる。
に、本発明に係る半導体装置は、前記複数の半導体チッ
プは、貫通孔が形成されてなる第1の半導体チップと、
貫通孔が形成されていない第2の半導体チップとからな
り、前記第1の半導体チップに形成されてなる前記貫通
孔の内壁面には導電部が形成されてなり、前記第1の半
導体チップに形成されてなる前記導電部と前記第2の半
導体チップに形成されてなる電極とが少なくとも電気的
に接続するように複数の前記半導体チップが積層されて
なる構成とした。上記構成においては、第1の半導体チ
ップの電極どうしを、第2の半導体チップの導電部を介
して電気的に接続することができる。このため、半導体
チップ間の電気的導通に用いていたワイヤやラック部材
が不要となり、半導体チップのサイズ間隔で積層配置す
ることができる。従って、実装体積や重量のコンパクト
化を図ることができる。これにより、MCPの高密度
化、高集積化、高性能化に大きく貢献することができ
る。また、半導体チップの電極部を導電部と直接接触さ
せることにより導通経路を確保させることにより、半導
体チップの機能発揮の信頼性を従来に比して高めること
ができる。前記導電部と半導体チップとの導通は、バン
プにより行うのが好ましい。バンプは前記導電部に接触
していれば、導通経路を確保させることができるため、
導通を確保させるためのバンプの量は少量でよい。
る遮蔽部の表面に形成することができる。これにより、
第1の半導体チップに形成した電極との接触面積を大き
くすることができる。また、前記第1の半導体チップと
導電部との間に遮蔽部を設けることで、第1の半導体チ
ップに形成した電気回路へのリーク電流を防止でき、当
該電気回路を保護することができる。
てなる前記導電部同士が電気的に接続するように複数の
前記半導体チップを積層することができる。これによ
り、第2の半導体チップどうしのみならず、第1の半導
体チップと第2の半導体チップとの電気的導通をも行わ
せることができる。
において、前記複数の半導体チップの各々には貫通孔が
形成されてなり、前記貫通孔の内壁面には導電部が形成
されてなり、前記各半導体チップに形成されてなる前記
導電部同士が電気的に接続するように複数の各半導体チ
ップが積層されてなる構成とした。これにより、複数の
半導体チップを介して、電気的接続を行わせることがで
きる。
ラジウム、銀、白金のいずれかからなることが好まし
い。
ては、基板の第1の面に凹部を形成する工程と、前記凹
部の表面に遮蔽部を形成する工程と、前記遮蔽部の表面
に導電部を形成する工程と、前記導電部が形成された前
記基板の前記第1の面と対向する第2の面側から前記基
板を研磨する工程と、を少なくとも有する構成とした。
も一つの半導体チップを構成する基板に凹部を形成する
工程と、前記凹部の表面に遮蔽部を形成する工程と、前
記遮蔽部の表面に導電部を形成する工程と、前記導電部
が形成された前記基板の前記第1の面と対向する第2の
面側から前記基板を研磨する工程と、前記導電部が形成
されてなる少なくとも一枚の半導体チップと、異なる半
導体チップとを積層し電気的に導通させる工程と、を少
なくとも有する構成とした。
は、遮蔽部を前記導電部の外周側に設ける構成とした。
これにより、導電部を有する半導体チップと導電部との
電気的絶縁を遮蔽部にて確保させることができる。この
ため、前記半導体チップ内部への漏電を防止させること
ができる。
ことができる。レーザ光は貫通力において優れている。
このためレーザー光を照射させることにより、前記穴の
形成を短時間に行うことができる。これにより、厚い層
の半導体チップにおいても貫通孔を容易に形成させるこ
とができるため、前記穴を研削して貫通孔とする工程を
不要とすることができる。
形成することができる。これにより、貫通孔の形状を高
い精度にて形成させることができる。
により形成することができる。
グすることにより形成する構成とした。これにより、熱
拡散において開発されていた技術を利用することがで
き、遮蔽部を形成する処理速度を大きくすることができ
る。P型原子としては、ホウ素またはインジウムを好ま
しく用いることができる。また、遮蔽部は導電機能を有
することもできる。すなわち、半導体チップに用いるウ
ェハの極性とは異なるイオンをドープすることにより、
リークを防止した遮蔽部で且つ遮蔽部自体は導電機能を
有することができるようになる。
成することができる。これにより導電部の形成を容易に
行うことができる。導電部のメッキは、金、銀もしくは
銅により行うことが好ましい。
に従って詳細に説明する。図1は本実施形態における半
導体装置20の作成工程を示す説明図である。本実施形
態においては、図1(a)に示すように3つの半導体チ
ップを積層配置させる場合について説明する。
に示すように3つの半導体チップを積層することによっ
て半導体装置が形成されている。すなわち、最上部に位
置する半導体チップ22(以下、「上チップ22」とい
う)、中央に位置する半導体チップ24(以下、「中チ
ップ24」という)、最下部に位置する半導体チップ2
6(以下、「下チップ26」という)により半導体装置
20が形成されている。本実施形態においては、中チッ
プ24が貫通孔32を有する第1の半導体チップとな
り、上チップ22と下チップ26とが第2の半導体チッ
プとなっている。
下チップ26にはそれぞれバンプ28、30が形成され
ている。前記バンプ28、30は中チップ24に対向す
る面に形成されている。そして、バンプ28,30は、
上チップ22と下チップ26に形成された電極パターン
に接続するように形成されている。
すように厚さ方向に貫通する貫通孔32を設けている。
前記貫通孔32の内壁面には、上チップ22、下チップ
26との電気的な導通をとるための導電部36が形成さ
れている。本実施形態においては、前記導電部36は金
属メッキにより形成している。
記導電部36との間に遮蔽部34が形成されている。遮
蔽部34は中チップ24にイオンドープすることにより
形成され、中チップ24内への電流のリークを防止して
いる。本実施形態では、中チップ24としてN型の半導
体チップを用いているため、P型のイオンをドープする
ことにより遮蔽部34が形成される、なお、詳細な製造
方法については別途説明する。
22、24、26を図1(b)に示すように積層する。
すなわち、上チップ22に形成されているバンプ28は
導電部36と電気的に接続する。一方、下チップ26に
形成されているバンプ30は導電部36と電気的に接続
する。従って、各半導体チップ同士(上チップ22と下
チップ26)が中チップ24を介して電気的に接続され
ることになる。各半導体チップが電気的に導通し、積層
して図1(c)に示すような構成となる。なお、これら
の半導体チップ22,24,26は図示しない半田ボー
ルを有したフレキシブル基板に配置されて実装される。
ップ(中チップ24)の作成方法について図2を用いて
説明する。図2は、本実施形態における中チップ24の
作成手順を示す説明図である。
24を形成させる半導体基板に凹部31を形成する。凹
部31はレーザー加工により加工され、所定の深さの凹
部が形成される。この深さは、後述する図2(c)の工
程にて基板の背面から基板全体をカットする際、凹部3
1が貫通することを考慮して深さが設定される。また、
基板を背面よりカットしたときに割れ、撓みなどが生じ
るため、このような問題を考慮して基板に形成される凹
部31の深さ(もしくは中チップ24をカットしたとき
の厚み)を設定している。なお、凹部31(貫通孔3
2)の形成場所としては、上下の半導体チップ22,2
6の導通をさせる配線に近接する箇所が好ましい。
プ24)に凹部(穴部)31を形成する工程をレーザに
より加工する方法を説明したが、これ以外にもドライエ
ッチングによる加工方法、レーザ加工により所定の深さ
に凹部を形成する第1段階とウエットエッチングにより
凹部をさらに加工する第2段階とを組み合わせて加工す
る加工方法、がある。いずれの加工方法も用いることが
でき、半導体基板の特性、厚さにより各加工方法を適宜
選択して用いることができる。ドライエッチングにおい
ては、半導体基板(中チップ24)表面に対して垂直な
貫通孔32を形成することができるため、貫通孔32の
占有面積を減らすことができるとともに、嵌合が容易で
あるという利点がある。また、レーザ加工した後に、ウ
エットエッチングでさらに加工すると、貫通孔32の内
壁面を滑らかに形成することができる利点がある。
板に形成した凹部31の表面に遮蔽部34を形成する。
遮蔽部34は所定の膜厚となるようにイオンドープする
ことにより、凹部31の表面に図2(b)のように形成
される。本実施形態では中チップ24とする半導体基板
にN型の部材を用いているため、P型のイオンを用いて
イオンドープし遮蔽部34を形成する。このような遮蔽
部34を形成することにより中チップ24内部への電流
のリークを防止することができる。特に、電位を高くし
た場合に有効である。
ンジウムを用いてイオンドープを行い、遮蔽部34を形
成している。遮蔽部34の形成にあたりイオンドープす
る材料はこれに限られるものではなく、半導体基板の特
性に対してP型のイオンを各種ドープすることができ
る。また、P型のイオンのドープ量としては、単位立方
cm当たり1×1015〜1×1020個の範囲が好まし
い。
ドープにより形成したが、遮蔽部34の形成方法はこれ
に限られるものではなく、例えば凹部31の表面に絶縁
膜を形成することにより遮蔽部34として形成させるこ
とも可能である。この場合、絶縁膜の材料としては、例
えばスパッタリング、蒸着、CVD等により形成するこ
とができるSiO2、SiNを好ましく用いることが可
能である。また、本実施形態においては、N型の半導体
基板(中チップ24)を使用したため、P型イオンをド
ープすることにより遮蔽部34を形成したが、P型の半
導体基板を使用する場合には、N型イオンをドープする
ことにより遮蔽部34を形成することになる。
4を形成した半導体基板を薄く加工する。図示されてい
るように半導体基板の裏面(下面)を研磨することによ
り、半導体基板の厚さを薄くするとともに、先の工程に
て形成した凹部31を開口して貫通孔32として形成す
る工程を兼ねるものである。
4の表面に導電部36を形成する。導電部36は金属メ
ッキによって形成され、電気的導通が必要な厚みで形成
されている。前記導電部36の材質としては、メッキ法
を用いる場合には金、銀、銅などを好ましく用いること
ができる。また、スパッタリング、蒸着、CVD法等を
用いて前記導電部36を形成する場合には、アルミニウ
ム、パラジウム、白金などを好ましく用いることができ
る。以上のようにして半導体基板から中チップ24を形
成することができる。
2は、図1に示した上チップ22(もしくは下チップ2
6)に形成されるバンプ28(もしくはバンプ30)の
大きさに基づいて形成される。すなわち、本実施形態に
おいては、図1のように貫通孔32にバンプ28,30
を挿入するような形で3つの半導体チップ22,24,
26を積層する場合、バンプ28,30の直径と貫通孔
32の直径とをほぼ同じ大きさに形成し、バンプ28,
32と貫通孔32の嵌合が正確になされるようにして導
電経路を確保させている。
4の表面であって、貫通孔32内部に形成されている
が、中チップ24の上面側もしくは下面側にも形成する
ことができる。すなわち、遮蔽部34の上面にも形成す
ることが可能である。このように形成することにより、
図1に示したように、中チップ24に隣接する半導体チ
ップ(上チップ22や下チップ26)に形成されるバン
プ28,30の径を貫通孔32の径よりも大きくするこ
とができ、この場合には中チップ24上面に形成された
導電部36との接続が可能となる。
示す説明図である。上チップ22の電極回路からバンプ
28を通して、導通経路38に流入する。導通経路38
に流入した電流38は、そのまま内壁に沿って導電部3
6の上部から下部へと流通して、貫通孔32下端にて接
触しているバンプ30に流入する。そして、下チップ2
6のバンプ30を通して、下チップ26内に電流が流れ
るのである。上記したように、中チップ24側には、遮
蔽部34が設けてある。このため、導電部36を流れる
電流は、中チップ24内への流入を防止される(図3の
リーク電流40)。従って、中チップ24に形成した回
路内に漏電して悪影響を及ぼす心配はない。
プの積層配置を半導体チップサイズで行わせることがで
きる。このため、実装体積や重量のコンパクト化を大幅
に行わせることができる。そして本実施形態において
は、3つの半導体チップを積層配置させる場合について
説明したが、これに限らず複数の半導体チップを積層配
置して、導通経路を確保させる場合にも好適に用いるこ
とができる。すなわち、電極部を有した第2の半導体チ
ップ(実施形態では上チップ22と下チップ26)間
に、貫通孔を有した第1の半導体チップ(実施形態では
中チップ24)を、複数(たとえば2つないし3つ等)
配置して、第2の半導体チップ間の導通をとる構成とす
ることもできる。
る半導体装置20を実装した回路基板1000を示して
いる。回路基板1000には、例えばガラスエポキシ基
板等の有機系基板を用いることが一般的である。回路基
板1000には、例えば銅からなるボンディング部が所
望の回路となるように形成されている。そして、ボンデ
ィング部と半導体装置20の外部電極とを機械的に接続
することでそれらの電気的導通が図られる。
半導体チップにて実装する面積にまで小さくすることが
できるので、この回路基板1000を電子機器に用いれ
ば電気機器自体の小型化が図れる。また、同一面積内に
おいては、より実装スペースを確保することができ、高
機能化を図ることも可能である。
子機器として、図5にノート型パーソナルコンピュータ
1200を示している。前記ノート型パーソナルコンピ
ュータ1200は、高機能化を図った回路基板1000
を備えているため、性能を向上させることができる。ま
た、前記回路基板1000を備える電子機器としては、
これに限らず、例えば図6に示した携帯電話1300に
も好ましく用いることができる。
導体装置の製造方法及び半導体装置においては、半導体
チップ積層配置間隔を半導体チップサイズで行わせるこ
とができる。このため、実装体積や重量のコンパクト化
を大幅に行わせることができる。
法を示す概略説明図である。
の作成手順を示す説明図である。
ある。
説明図である。
ソナルコンピュータの説明図である。
明図である。
Claims (15)
- 【請求項1】 複数の半導体チップを積層した半導体装
置において、 前記複数の半導体チップは、貫通孔が形成されてなる第
1の半導体チップと、貫通孔が形成されていない第2の
半導体チップとからなり、前記第1の半導体チップに形
成されてなる前記貫通孔の内壁面には導電部が形成され
てなり、前記第1の半導体チップに形成されてなる前記
導電部と前記第2の半導体チップに形成されてなる電極
とが少なくとも電気的に接続するように複数の前記半導
体チップが積層されてなることを特徴とする半導体装
置。 - 【請求項2】 前記導電部は、前記貫通孔に形成されて
なる遮蔽部の表面に形成されてなることを特徴とする請
求項1に記載の半導体装置。 - 【請求項3】 前記第1の半導体チップに形成されてな
る前記導電部同士が電気的に接続するように複数の前記
半導体チップを積層してなることを特徴とする請求項1
に記載の半導体装置。 - 【請求項4】 複数の半導体チップを積層した半導体装
置において、前記複数の半導体チップの各々には貫通孔
が形成されてなり、前記貫通孔の内壁面には導電部が形
成されてなり、前記各半導体チップに形成されてなる前
記導電部同士が電気的に接続するように複数の各半導体
チップが積層されてなることを特徴とする半導体装置。 - 【請求項5】 前記導電部は、アルミニウム、銅、金、
パラジウム、銀、白金のいずれかからなることを特徴と
する請求項1乃至4に記載の半導体装置。 - 【請求項6】 基板の第1の面に凹部を形成する工程
と、前記凹部の表面に遮蔽部を形成する工程と、前記遮
蔽部の表面に導電部を形成する工程と、前記導電部が形
成された前記基板の前記第1の面と対向する第2の面側
から前記基板を研磨する工程と、を少なくとも有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項7】 複数の半導体チップを積層してなる半導
体装置の製造方法において、複数の半導体チップのうち
少なくとも一つの半導体チップを構成する基板に凹部を
形成する工程と、前記凹部の表面に遮蔽部を形成する工
程と、前記遮蔽部の表面に導電部を形成する工程と、前
記導電部が形成された前記基板の前記第1の面と対向す
る第2の面側から前記基板を研磨する工程と、前記導電
部が形成されてなる少なくとも一枚の半導体チップと、
異なる半導体チップとを積層し電気的に導通させる工程
と、を少なくとも有することを特徴とする半導体装置の
製造方法。 - 【請求項8】 前記凹部をレーザ光により形成すること
を特徴とする請求項7に記載の半導体装置の製造方法。 - 【請求項9】 前記凹部をドライエッチングにより形成
することを特徴とする請求項7に記載の半導体装置の製
造方法。 - 【請求項10】 前記凹部をレーザ光とウエットエッチ
ングにより形成することを特徴とする請求項7に記載の
半導体装置の製造方法。 - 【請求項11】 前記遮蔽部をイオンドーピングにより
形成することを特徴とする請求項7に記載の半導体装置
の製造方法。 - 【請求項12】 前記貫通孔にイオンドーピングを行
い、導電機能を有する遮蔽部を形成することを特徴とす
る請求項7に記載の半導体装置の製造方法。 - 【請求項13】 前記導電部をメッキ法により形成する
ことを特徴とする請求項7に記載の半導体装置の製造方
法。 - 【請求項14】 請求項1乃至5のいずれかに記載の半
導体装置を実装した回路基板。 - 【請求項15】 請求項14に記載の回路基板を搭載し
た電子機器。
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---|---|---|---|
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1999
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