JP2001094044A

JP2001094044A - 半導体装置及びその製造方法、回路基板、電子機器

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Publication number: JP2001094044A
Application number: JP26614699A
Authority: JP
Inventors: Shinichi Kamisuke; 真一紙透
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-09-20
Filing date: 1999-09-20
Publication date: 2001-04-06
Anticipated expiration: 2019-09-20
Also published as: JP3726586B2

Abstract

(57)【要約】【課題】実装体積や重量のコンパクト化を図り半導
体チップサイズにて積層配置を行わせることができる半
導体装置の製造方法及び半導体装置を提供する。【解決手段】半導体チップにパターンを形成する第
１の工程と、前記半導体チップに穴を形成する第２の工
程と、前記穴の内壁面に遮蔽部を設ける第３の工程と、
前記半導体チップにおける前記穴の先端側の面を研磨し
て前記穴を貫通孔とする第４の工程と、前記貫通孔の内
壁面に導電部を形成する第５の工程と、を少なくとも有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、特に複数の半導体チップを１
つのパッケージ内に実装するＭｕｌｔｉＣｈｉｐＰ
ａｃｋａｇｅ（以下、ＭＣＰと言う）における半導体装
置の製造方法及び半導体装置に関する。

【０００２】

【従来の技術】近年、半導体業界においては、ＬＳＩの
高性能化、大規模化の観点から、複数の半導体チップを
１つのパッケージ内に実装するＭＣＰの開発が進められ
ている。以下、従来のＭＣＰにおいて複数の半導体チッ
プを積層配置する場合について図７を用いて説明する。

【０００３】図７は、従来のＭＣＰにおいて複数の半導
体チップを積層配置させた場合の断面図である。従来の
ＭＣＰにおける半導体チップ１ａ、１ｂ、１ｃの配置形
態は、それぞれの半導体チップを所定の間隔を保持させ
て配置するとともに、ワイヤなどの電極部材を用いて半
導体チップの外部にて電気的導通を図る形態が一般的で
ある。半導体チップ１ａ、１ｂ、１ｃ間の間隔保持は、
図７に示すようにラック部材６ａ、６ｂ、６ｃ（図７の
ハッチング部分）にて行わせている。前記ラック部材６
ａ、６ｂ、６ｃは、凹部形状となっており、凹部にて半
導体チップ１ａ、１ｂ、１ｃを支持している。このよう
に、半導体チップ１ａ、１ｂ、１ｃ間の間隔保持をさせ
ることにより、半導体チップ間相互における望ましくな
い電気回路の形成の防止を行わせている。また、図７に
示すように、それぞれの半導体チップ１ａ、１ｂ、１ｃ
周囲を樹脂７ａ、７ｂ、７ｃにて封止させる。これによ
り、半導体チップ１ａ、１ｂ、１ｃを外界から遮断し
て、内部電極の保護を図っている。

【０００４】また、それぞれの半導体チップ１ａ、１
ｂ、１ｃはワイヤを介して半導体チップ１ａ、１ｂ、１
ｃ外部にて接続され、導通経路を形成している。すなわ
ち、半導体チップ１ａを例にとって説明すると、半導体
チップ１ａの電極部には、インナワイヤ２ａの一端部が
接続されている。前記ワイヤ２ａは、前記半導体チップ
１ａの外方に向って延在し、他端部をアウタワイヤ３ａ
にて接続されている。そして、アウタワイヤ３ａの他端
部は、ベース基板上５のジョイント部４に接続されてい
る。他の半導体チップ１ｂ、１ｃもそれぞれインナワイ
ヤ２ｂ、２ｃやアウタワイヤ３ｂ、３ｃを介してジョイ
ント部４に接続されている。これにより、半導体チップ
１ａ、１ｂ、１ｃ間の電気的導通を行わせているのであ
る。

【０００５】従来は、以上のような複数の半導体チップ
の積層配置を行わせていた。

【０００６】

【発明が解決しようとする課題】しかし、従来の方法で
は、以下のような問題があった。ＭＣＰにおいては、積
層配置するそれぞれの半導体チップ間隔をできるだけ小
さくして（望ましくは半導体チップサイズで積層し
て）、実装体積や重量のコンパクト化を図ることが望ま
れている。しかし、従来においては上記したように、各
半導体チップ間の絶縁保持を図るために、半導体チップ
間にラック部材を配置せざるを得なかった。このため、
前記ラック部材のスペースを確保させることが、積層し
た半導体チップの重量や実装体積のコンパクト化におい
て問題となっていた。

【０００７】また、従来においては、半導体チップにワ
イヤを接続することにより、半導体チップ間の電気的導
通をさせていた。このとき、ワイヤと半導体チップとの
接触箇所において接続不良が発生すると、半導体チップ
の機能が発揮できないという事態が発生する。このた
め、ワイヤにて電気的導通を行わせることは、半導体チ
ップの機能発揮という信頼性の観点から問題となってい
た。

【０００８】本発明は、前記従来技術の欠点を解消する
ためになされたもので、半導体チップ積層配置間隔を半
導体チップサイズで行わせることを可能として、実装体
積や重量のコンパクト化を図ることができる半導体装置
の製造方法及び半導体装置を提供することを目的として
いる。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、前記複数の半導体チッ
プは、貫通孔が形成されてなる第１の半導体チップと、
貫通孔が形成されていない第２の半導体チップとからな
り、前記第１の半導体チップに形成されてなる前記貫通
孔の内壁面には導電部が形成されてなり、前記第１の半
導体チップに形成されてなる前記導電部と前記第２の半
導体チップに形成されてなる電極とが少なくとも電気的
に接続するように複数の前記半導体チップが積層されて
なる構成とした。上記構成においては、第１の半導体チ
ップの電極どうしを、第２の半導体チップの導電部を介
して電気的に接続することができる。このため、半導体
チップ間の電気的導通に用いていたワイヤやラック部材
が不要となり、半導体チップのサイズ間隔で積層配置す
ることができる。従って、実装体積や重量のコンパクト
化を図ることができる。これにより、ＭＣＰの高密度
化、高集積化、高性能化に大きく貢献することができ
る。また、半導体チップの電極部を導電部と直接接触さ
せることにより導通経路を確保させることにより、半導
体チップの機能発揮の信頼性を従来に比して高めること
ができる。前記導電部と半導体チップとの導通は、バン
プにより行うのが好ましい。バンプは前記導電部に接触
していれば、導通経路を確保させることができるため、
導通を確保させるためのバンプの量は少量でよい。

【００１０】前記導電部は、前記貫通孔に形成されてな
る遮蔽部の表面に形成することができる。これにより、
第１の半導体チップに形成した電極との接触面積を大き
くすることができる。また、前記第1の半導体チップと
導電部との間に遮蔽部を設けることで、第１の半導体チ
ップに形成した電気回路へのリーク電流を防止でき、当
該電気回路を保護することができる。

【００１１】また、前記第１の半導体チップに形成され
てなる前記導電部同士が電気的に接続するように複数の
前記半導体チップを積層することができる。これによ
り、第２の半導体チップどうしのみならず、第１の半導
体チップと第２の半導体チップとの電気的導通をも行わ
せることができる。

【００１２】複数の半導体チップを積層した半導体装置
において、前記複数の半導体チップの各々には貫通孔が
形成されてなり、前記貫通孔の内壁面には導電部が形成
されてなり、前記各半導体チップに形成されてなる前記
導電部同士が電気的に接続するように複数の各半導体チ
ップが積層されてなる構成とした。これにより、複数の
半導体チップを介して、電気的接続を行わせることがで
きる。

【００１３】前記導電部は、アルミニウム、銅、金、パ
ラジウム、銀、白金のいずれかからなることが好まし
い。

【００１４】本発明に係る半導体装置の製造方法におい
ては、基板の第１の面に凹部を形成する工程と、前記凹
部の表面に遮蔽部を形成する工程と、前記遮蔽部の表面
に導電部を形成する工程と、前記導電部が形成された前
記基板の前記第１の面と対向する第２の面側から前記基
板を研磨する工程と、を少なくとも有する構成とした。

【００１５】また、複数の半導体チップのうち少なくと
も一つの半導体チップを構成する基板に凹部を形成する
工程と、前記凹部の表面に遮蔽部を形成する工程と、前
記遮蔽部の表面に導電部を形成する工程と、前記導電部
が形成された前記基板の前記第１の面と対向する第２の
面側から前記基板を研磨する工程と、前記導電部が形成
されてなる少なくとも一枚の半導体チップと、異なる半
導体チップとを積層し電気的に導通させる工程と、を少
なくとも有する構成とした。

【００１６】また、前記導電部を有する半導体チップに
は、遮蔽部を前記導電部の外周側に設ける構成とした。
これにより、導電部を有する半導体チップと導電部との
電気的絶縁を遮蔽部にて確保させることができる。この
ため、前記半導体チップ内部への漏電を防止させること
ができる。

【００１７】また、前記凹部をレーザ光により形成する
ことができる。レーザ光は貫通力において優れている。
このためレーザー光を照射させることにより、前記穴の
形成を短時間に行うことができる。これにより、厚い層
の半導体チップにおいても貫通孔を容易に形成させるこ
とができるため、前記穴を研削して貫通孔とする工程を
不要とすることができる。

【００１８】また、前記凹部をドライエッチングにより
形成することができる。これにより、貫通孔の形状を高
い精度にて形成させることができる。

【００１９】前記凹部をレーザ光とウエットエッチング
により形成することができる。

【００２０】また、前記遮蔽部は、Ｐ型原子をドーピン
グすることにより形成する構成とした。これにより、熱
拡散において開発されていた技術を利用することがで
き、遮蔽部を形成する処理速度を大きくすることができ
る。Ｐ型原子としては、ホウ素またはインジウムを好ま
しく用いることができる。また、遮蔽部は導電機能を有
することもできる。すなわち、半導体チップに用いるウ
ェハの極性とは異なるイオンをドープすることにより、
リークを防止した遮蔽部で且つ遮蔽部自体は導電機能を
有することができるようになる。

【００２１】また、前記前記導電部をメッキ法により形
成することができる。これにより導電部の形成を容易に
行うことができる。導電部のメッキは、金、銀もしくは
銅により行うことが好ましい。

【００２２】

【発明の実施の形態】本発明の実施形態を添付した図面
に従って詳細に説明する。図１は本実施形態における半
導体装置２０の作成工程を示す説明図である。本実施形
態においては、図１（ａ）に示すように３つの半導体チ
ップを積層配置させる場合について説明する。

【００２３】まず、本実施形態においては、図１（ａ）
に示すように３つの半導体チップを積層することによっ
て半導体装置が形成されている。すなわち、最上部に位
置する半導体チップ２２（以下、「上チップ２２」とい
う）、中央に位置する半導体チップ２４（以下、「中チ
ップ２４」という）、最下部に位置する半導体チップ２
６（以下、「下チップ２６」という）により半導体装置
２０が形成されている。本実施形態においては、中チッ
プ２４が貫通孔３２を有する第1の半導体チップとな
り、上チップ２２と下チップ２６とが第２の半導体チッ
プとなっている。

【００２４】図１（ｂ）に示すように、上チップ２２と
下チップ２６にはそれぞれバンプ２８、３０が形成され
ている。前記バンプ２８、３０は中チップ２４に対向す
る面に形成されている。そして、バンプ２８，３０は、
上チップ２２と下チップ２６に形成された電極パターン
に接続するように形成されている。

【００２５】また、中チップ２４には、図１（ｂ）に示
すように厚さ方向に貫通する貫通孔３２を設けている。
前記貫通孔３２の内壁面には、上チップ２２、下チップ
２６との電気的な導通をとるための導電部３６が形成さ
れている。本実施形態においては、前記導電部３６は金
属メッキにより形成している。

【００２６】本実施形態においては、中チップ２４と前
記導電部３６との間に遮蔽部３４が形成されている。遮
蔽部３４は中チップ２４にイオンドープすることにより
形成され、中チップ２４内への電流のリークを防止して
いる。本実施形態では、中チップ２４としてＮ型の半導
体チップを用いているため、Ｐ型のイオンをドープする
ことにより遮蔽部３４が形成される、なお、詳細な製造
方法については別途説明する。

【００２７】このように形成されている各半導体チップ
２２、２４、２６を図１（ｂ）に示すように積層する。
すなわち、上チップ２２に形成されているバンプ２８は
導電部３６と電気的に接続する。一方、下チップ２６に
形成されているバンプ３０は導電部３６と電気的に接続
する。従って、各半導体チップ同士（上チップ２２と下
チップ２６）が中チップ２４を介して電気的に接続され
ることになる。各半導体チップが電気的に導通し、積層
して図１（ｃ）に示すような構成となる。なお、これら
の半導体チップ２２，２４，２６は図示しない半田ボー
ルを有したフレキシブル基板に配置されて実装される。

【００２８】次に、本実施形態における第1の半導体チ
ップ（中チップ２４）の作成方法について図２を用いて
説明する。図２は、本実施形態における中チップ２４の
作成手順を示す説明図である。

【００２９】まず、図２（ａ）に示すように、中チップ
２４を形成させる半導体基板に凹部３１を形成する。凹
部３１はレーザー加工により加工され、所定の深さの凹
部が形成される。この深さは、後述する図２（ｃ）の工
程にて基板の背面から基板全体をカットする際、凹部３
１が貫通することを考慮して深さが設定される。また、
基板を背面よりカットしたときに割れ、撓みなどが生じ
るため、このような問題を考慮して基板に形成される凹
部３１の深さ（もしくは中チップ２４をカットしたとき
の厚み）を設定している。なお、凹部３１（貫通孔３
２）の形成場所としては、上下の半導体チップ２２，２
６の導通をさせる配線に近接する箇所が好ましい。

【００３０】本実施形態においては半導体基板（中チッ
プ２４）に凹部（穴部）３１を形成する工程をレーザに
より加工する方法を説明したが、これ以外にもドライエ
ッチングによる加工方法、レーザ加工により所定の深さ
に凹部を形成する第１段階とウエットエッチングにより
凹部をさらに加工する第２段階とを組み合わせて加工す
る加工方法、がある。いずれの加工方法も用いることが
でき、半導体基板の特性、厚さにより各加工方法を適宜
選択して用いることができる。ドライエッチングにおい
ては、半導体基板（中チップ２４）表面に対して垂直な
貫通孔３２を形成することができるため、貫通孔３２の
占有面積を減らすことができるとともに、嵌合が容易で
あるという利点がある。また、レーザ加工した後に、ウ
エットエッチングでさらに加工すると、貫通孔３２の内
壁面を滑らかに形成することができる利点がある。

【００３１】次に、図２（ｂ）に示すように、半導体基
板に形成した凹部３１の表面に遮蔽部３４を形成する。
遮蔽部３４は所定の膜厚となるようにイオンドープする
ことにより、凹部３１の表面に図２（ｂ）のように形成
される。本実施形態では中チップ２４とする半導体基板
にＮ型の部材を用いているため、Ｐ型のイオンを用いて
イオンドープし遮蔽部３４を形成する。このような遮蔽
部３４を形成することにより中チップ２４内部への電流
のリークを防止することができる。特に、電位を高くし
た場合に有効である。

【００３２】本実施形態においては、ホウ素、またはイ
ンジウムを用いてイオンドープを行い、遮蔽部３４を形
成している。遮蔽部３４の形成にあたりイオンドープす
る材料はこれに限られるものではなく、半導体基板の特
性に対してＰ型のイオンを各種ドープすることができ
る。また、Ｐ型のイオンのドープ量としては、単位立方
ｃｍ当たり１×１０¹⁵〜１×１０²⁰個の範囲が好まし
い。

【００３３】また、本実施形態では遮蔽部３４をイオン
ドープにより形成したが、遮蔽部３４の形成方法はこれ
に限られるものではなく、例えば凹部３１の表面に絶縁
膜を形成することにより遮蔽部３４として形成させるこ
とも可能である。この場合、絶縁膜の材料としては、例
えばスパッタリング、蒸着、ＣＶＤ等により形成するこ
とができるＳｉＯ２、ＳｉＮを好ましく用いることが可
能である。また、本実施形態においては、Ｎ型の半導体
基板（中チップ２４）を使用したため、Ｐ型イオンをド
ープすることにより遮蔽部３４を形成したが、Ｐ型の半
導体基板を使用する場合には、Ｎ型イオンをドープする
ことにより遮蔽部３４を形成することになる。

【００３４】次に、図２（ｃ）に示すように、遮蔽部３
４を形成した半導体基板を薄く加工する。図示されてい
るように半導体基板の裏面（下面）を研磨することによ
り、半導体基板の厚さを薄くするとともに、先の工程に
て形成した凹部３１を開口して貫通孔３２として形成す
る工程を兼ねるものである。

【００３５】次に、図２（ｄ）に示すように、遮蔽部３
４の表面に導電部３６を形成する。導電部３６は金属メ
ッキによって形成され、電気的導通が必要な厚みで形成
されている。前記導電部３６の材質としては、メッキ法
を用いる場合には金、銀、銅などを好ましく用いること
ができる。また、スパッタリング、蒸着、ＣＶＤ法等を
用いて前記導電部３６を形成する場合には、アルミニウ
ム、パラジウム、白金などを好ましく用いることができ
る。以上のようにして半導体基板から中チップ２４を形
成することができる。

【００３６】また、中チップ２４に形成される貫通孔３
２は、図１に示した上チップ２２（もしくは下チップ２
６）に形成されるバンプ２８（もしくはバンプ３０）の
大きさに基づいて形成される。すなわち、本実施形態に
おいては、図１のように貫通孔３２にバンプ２８，３０
を挿入するような形で３つの半導体チップ２２，２４，
２６を積層する場合、バンプ２８，３０の直径と貫通孔
３２の直径とをほぼ同じ大きさに形成し、バンプ２８，
３２と貫通孔３２の嵌合が正確になされるようにして導
電経路を確保させている。

【００３７】また、導電部３６は、図のように遮蔽部３
４の表面であって、貫通孔３２内部に形成されている
が、中チップ２４の上面側もしくは下面側にも形成する
ことができる。すなわち、遮蔽部３４の上面にも形成す
ることが可能である。このように形成することにより、
図１に示したように、中チップ２４に隣接する半導体チ
ップ（上チップ２２や下チップ２６）に形成されるバン
プ２８，３０の径を貫通孔３２の径よりも大きくするこ
とができ、この場合には中チップ２４上面に形成された
導電部３６との接続が可能となる。

【００３８】図３に本実施形態における導通経路３８を
示す説明図である。上チップ２２の電極回路からバンプ
２８を通して、導通経路３８に流入する。導通経路３８
に流入した電流３８は、そのまま内壁に沿って導電部３
６の上部から下部へと流通して、貫通孔３２下端にて接
触しているバンプ３０に流入する。そして、下チップ２
６のバンプ３０を通して、下チップ２６内に電流が流れ
るのである。上記したように、中チップ２４側には、遮
蔽部３４が設けてある。このため、導電部３６を流れる
電流は、中チップ２４内への流入を防止される（図３の
リーク電流４０）。従って、中チップ２４に形成した回
路内に漏電して悪影響を及ぼす心配はない。

【００３９】このように本発明においては、半導体チッ
プの積層配置を半導体チップサイズで行わせることがで
きる。このため、実装体積や重量のコンパクト化を大幅
に行わせることができる。そして本実施形態において
は、３つの半導体チップを積層配置させる場合について
説明したが、これに限らず複数の半導体チップを積層配
置して、導通経路を確保させる場合にも好適に用いるこ
とができる。すなわち、電極部を有した第２の半導体チ
ップ（実施形態では上チップ２２と下チップ２６）間
に、貫通孔を有した第１の半導体チップ（実施形態では
中チップ２４）を、複数（たとえば２つないし３つ等）
配置して、第２の半導体チップ間の導通をとる構成とす
ることもできる。

【００４０】また、図４には、本発明の実施の形態に係
る半導体装置２０を実装した回路基板１０００を示して
いる。回路基板１０００には、例えばガラスエポキシ基
板等の有機系基板を用いることが一般的である。回路基
板１０００には、例えば銅からなるボンディング部が所
望の回路となるように形成されている。そして、ボンデ
ィング部と半導体装置２０の外部電極とを機械的に接続
することでそれらの電気的導通が図られる。

【００４１】なお、半導体装置２０は、実装面積をベア
半導体チップにて実装する面積にまで小さくすることが
できるので、この回路基板１０００を電子機器に用いれ
ば電気機器自体の小型化が図れる。また、同一面積内に
おいては、より実装スペースを確保することができ、高
機能化を図ることも可能である。

【００４２】そして、この回路基板１０００を備える電
子機器として、図５にノート型パーソナルコンピュータ
１２００を示している。前記ノート型パーソナルコンピ
ュータ１２００は、高機能化を図った回路基板１０００
を備えているため、性能を向上させることができる。ま
た、前記回路基板１０００を備える電子機器としては、
これに限らず、例えば図６に示した携帯電話１３００に
も好ましく用いることができる。

【００４３】

【発明の効果】以上説明したように、本発明における半
導体装置の製造方法及び半導体装置においては、半導体
チップ積層配置間隔を半導体チップサイズで行わせるこ
とができる。このため、実装体積や重量のコンパクト化
を大幅に行わせることができる。

【００４４】

【図面の簡単な説明】

【図１】本発明の実施形態における半導体装置の製造方
法を示す概略説明図である。

【図２】本発明の実施形態における第1の半導体チップ
の作成手順を示す説明図である。

【図３】本発明の実施形態における導通経路の説明図で
ある。

【図４】本発明に係る半導体装置を実装した回路基板の
説明図である。

【図５】本発明に係る半導体装置を備えたノート型パー
ソナルコンピュータの説明図である。

【図６】本発明に係る半導体装置を備えた携帯電話の説
明図である。

【図７】従来におけるＭＣＰの説明図である。

【符号の説明】

１半導体チップ２インナワイヤ３アウタワイヤ４ジョイント部５ベース基板６ラック部材７樹脂２０半導体装置２２上チップ２４中チップ２６下チップ２８バンプ３０バンプ３２貫通孔３４遮蔽部３６導電部３８導通経路４０リーク電流経路１０００回路基板１２００パーソナルコンピュータ１３００携帯電話

Claims

【特許請求の範囲】

【請求項１】複数の半導体チップを積層した半導体装
置において、前記複数の半導体チップは、貫通孔が形成されてなる第
１の半導体チップと、貫通孔が形成されていない第２の
半導体チップとからなり、前記第１の半導体チップに形
成されてなる前記貫通孔の内壁面には導電部が形成され
てなり、前記第１の半導体チップに形成されてなる前記
導電部と前記第２の半導体チップに形成されてなる電極
とが少なくとも電気的に接続するように複数の前記半導
体チップが積層されてなることを特徴とする半導体装
置。
【請求項２】前記導電部は、前記貫通孔に形成されて
なる遮蔽部の表面に形成されてなることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記第１の半導体チップに形成されてな
る前記導電部同士が電気的に接続するように複数の前記
半導体チップを積層してなることを特徴とする請求項１
に記載の半導体装置。
【請求項４】複数の半導体チップを積層した半導体装
置において、前記複数の半導体チップの各々には貫通孔
が形成されてなり、前記貫通孔の内壁面には導電部が形
成されてなり、前記各半導体チップに形成されてなる前
記導電部同士が電気的に接続するように複数の各半導体
チップが積層されてなることを特徴とする半導体装置。
【請求項５】前記導電部は、アルミニウム、銅、金、
パラジウム、銀、白金のいずれかからなることを特徴と
する請求項１乃至４に記載の半導体装置。
【請求項６】基板の第１の面に凹部を形成する工程
と、前記凹部の表面に遮蔽部を形成する工程と、前記遮
蔽部の表面に導電部を形成する工程と、前記導電部が形
成された前記基板の前記第１の面と対向する第２の面側
から前記基板を研磨する工程と、を少なくとも有するこ
とを特徴とする半導体装置の製造方法。
【請求項７】複数の半導体チップを積層してなる半導
体装置の製造方法において、複数の半導体チップのうち
少なくとも一つの半導体チップを構成する基板に凹部を
形成する工程と、前記凹部の表面に遮蔽部を形成する工
程と、前記遮蔽部の表面に導電部を形成する工程と、前
記導電部が形成された前記基板の前記第１の面と対向す
る第２の面側から前記基板を研磨する工程と、前記導電
部が形成されてなる少なくとも一枚の半導体チップと、
異なる半導体チップとを積層し電気的に導通させる工程
と、を少なくとも有することを特徴とする半導体装置の
製造方法。
【請求項８】前記凹部をレーザ光により形成すること
を特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】前記凹部をドライエッチングにより形成
することを特徴とする請求項７に記載の半導体装置の製
造方法。
【請求項１０】前記凹部をレーザ光とウエットエッチ
ングにより形成することを特徴とする請求項７に記載の
半導体装置の製造方法。
【請求項１１】前記遮蔽部をイオンドーピングにより
形成することを特徴とする請求項７に記載の半導体装置
の製造方法。
【請求項１２】前記貫通孔にイオンドーピングを行
い、導電機能を有する遮蔽部を形成することを特徴とす
る請求項７に記載の半導体装置の製造方法。
【請求項１３】前記導電部をメッキ法により形成する
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
【請求項１４】請求項１乃至５のいずれかに記載の半
導体装置を実装した回路基板。
【請求項１５】請求項１４に記載の回路基板を搭載し
た電子機器。