KR101454960B1 - 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 전자 장치 Download PDF

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16141—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged on opposite sides of a substrate, e.g. mirror arrangements
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/1624—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
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    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
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Abstract

본 발명은 전자 소자가 위치 어긋남 및 단락의 발생을 억제해서 적층된, 접속 신뢰성이 높은 반도체 장치를 제공하기 위한 것으로, 반도체 장치(1)는, 반도체 소자(2) 및 전자 소자(3)를 구비한다. 반도체 소자(2) 및 전자 소자(3)는, 각각 돌기 전극(2a) 및 돌기 전극(3a)을 갖는다. 반도체 소자(2)와 전자 소자(3) 사이에는, 기판(4)이 설치된다. 기판(4)은, 돌기 전극(2a) 및 돌기 전극(3a)이 삽입되는 관통 구멍(4a)을 갖는다. 돌기 전극(2a)과 돌기 전극(3a)은, 기판(4)의 관통 구멍(4a) 내에서 접속된다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 전자 장치{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
본 발명은, 반도체 장치 및 그 제조 방법 및 반도체 장치를 이용한 전자 장치에 관한 것이다.
반도체 소자(반도체 칩)의 회로 기판에의 접속 방법의 하나에, 플립 칩 접속이 있다. 플립 칩 접속에서는, 예를 들면, 반도체 소자와 회로 기판의 한쪽 혹은 쌍방에 땜납 범프 등의 돌기 전극(접속 단자)을 설치하고, 그 돌기 전극을 이용하여, 반도체 소자와 회로 기판의 접속을 행한다. 최근에는, 이러한 플립 칩 접속이, 어떤 칩 상에 다른 칩을 적층해서 접속하는 칩 온 칩(Chip On Chip) 구조의 반도체 장치에도 적용되고 있다.
또한, 칩 온 칩 구조의 반도체 장치에 관해서는, 어떤 칩에 그것을 관통하는 관통 전극을 형성하고, 그 위에 다른 칩을, 그 접속 단자가, 아래의 칩의 관통 전극에 접속되도록, 플립 칩 접속하는 기술도 알려져 있다.
특허 문헌1 : 일본 특허 공개 2007-180529호 공보
반도체 소자의 돌기 전극과, 그 반도체 소자를 접속하는 회로 기판 혹은 반도체 소자와 같은 전자 소자의 돌기 전극을 서로 접속하는 플립 칩 접속에 있어서는, 돌기 전극끼리를 접속할 때에 위치 어긋남이 발생하고, 미접속이나 단락 등의 접속 불량을 초래하는 경우가 있었다. 예를 들면, 반도체 소자와 그것을 접속하는 전자 소자 사이에서, 한쪽의 돌기 전극이 다른 쪽의 돌기 전극의 측방으로 어긋나게 되는 위치 어긋남이나, 평면 방향으로 회전하는 위치 어긋남이 발생하여, 접속 불량이 야기되는 경우가 있었다.
본 발명의 하나의 관점에 따르면, 제1 돌기 전극을 갖는 반도체 소자와, 제2 돌기 전극을 갖는 전자 소자와, 상기 반도체 소자와 상기 전자 소자 사이에 설치된 기판을 포함하고, 상기 기판이 제1 관통 구멍을 갖고, 상기 제1 돌기 전극과 상기 제2 돌기 전극이 상기 제1 관통 구멍 내에서 접속되어 있는 반도체 장치가 제공된다.
돌기 전극끼리의 위치 어긋남이 억제되고, 위치 어긋남에 의한 접속 불량의 발생이 억제된, 접속 신뢰성이 높은 반도체 장치를 실현 가능하게 된다.
도 1은 반도체 장치의 구성예를 도시하는 도면.
도 2는 제1 실시 형태에 따른 반도체 장치의 일례의 설명도.
도 3은 돌기 전극 및 그 부근의 구성예를 도시하는 도면.
도 4는 중간의 반도체 소자를 이용하지 않는 경우의 설명도(그 1).
도 5는 중간의 반도체 소자를 이용하지 않는 경우의 설명도(그 2).
도 6은 중간의 반도체 소자를 이용하지 않는 경우의 설명도(그 3).
도 7은 제1 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면(그 1).
도 8은 제1 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면(그 2).
도 9는 전자 장치의 구성예를 도시하는 도면(그 1).
도 10은 전자 장치의 구성예를 도시하는 도면(그 2).
도 11은 제2 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면.
도 12는 제3 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면(그 1).
도 13은 제3 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면(그 2).
도 14는 제3 실시 형태에 따른 반도체 장치의 일 구성예를 도시하는 도면.
도 15는 제3 실시 형태에 따른 반도체 장치의 형성 방법의 일례를 도시하는 도면(그 1).
도 16은 제3 실시 형태에 따른 반도체 장치의 형성 방법의 일례를 도시하는 도면(그 2).
도 17은 제4 실시 형태에 따른 반도체 장치의 일례의 설명도.
도 18은 제4 실시 형태에 따른 반도체 장치의 일 구성예를 도시하는 도면.
도 19는 관통 구멍을 갖는 반도체 소자의 일례의 제1 형성 공정을 설명하는 도면.
도 20은 관통 구멍을 갖는 반도체 소자의 일례의 제2 형성 공정을 설명하는 도면.
도 21은 관통 구멍을 갖는 반도체 소자의 일례의 제3 형성 공정을 설명하는 도면.
도 22는 관통 구멍을 갖는 반도체 소자의 다른 예의 제1 형성 공정을 설명하는 도면.
도 23은 관통 구멍을 갖는 반도체 소자의 다른 예의 제2 형성 공정을 설명하는 도면.
도 24는 관통 구멍을 갖는 반도체 소자의 다른 예의 제3 형성 공정을 설명하는 도면.
도 25는 관통 구멍을 갖는 반도체 소자의 다른 예의 제4 형성 공정을 설명하는 도면.
도 26은 관통 구멍을 갖는 반도체 소자의 다른 예의 제5 형성 공정을 설명하는 도면.
도 27은 관통 구멍을 갖는 반도체 소자의 다른 예의 제6 형성 공정을 설명하는 도면.
도 28은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제1 형성 공정을 설명하는 도면.
도 29는 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제2 형성 공정을 설명하는 도면.
도 30은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제3 형성 공정을 설명하는 도면.
도 31은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제4 형성 공정을 설명하는 도면.
도 32는 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제5 형성 공정을 설명하는 도면.
도 33은 제1 변형예의 설명도.
도 34는 제2 변형예의 설명도.
도 35는 제3 변형예의 설명도.
도 36은 제4 변형예의 설명도.
도 37은 제5 변형예의 설명도.
도 1은 반도체 장치의 구성예를 도시하는 도면이다. 또한, 도 1에는, 반도체 장치의 주요부 단면을 모식적으로 도시하고 있다.
도 1에 도시하는 반도체 장치(1)는, 반도체 소자(2), 전자 소자(3) 및 기판(4)을 포함한다.
반도체 소자(2)는, 예를 들면, 반도체 칩이며, 적어도 한쪽의 면에 돌기 전극(2a)을 갖고 있다. 전자 소자(3)는, 예를 들면, 반도체 소자(반도체 칩) 또는 회로 기판이며, 적어도 한쪽의 면에 돌기 전극(3a)을 갖고 있다.
기판(4)에는, 판 형상의 부재, 예를 들면, 반도체 소자, 회로 기판, 수지 기판 또는 세라믹 기판이 이용된다. 이러한 기판(4)의 소정 부위에는, 돌기 전극(2a, 3a)을 삽입 가능한 사이즈를 갖는 관통 구멍(4a)이 설치되어 있다.
반도체 소자(2)의 돌기 전극(2a)과, 전자 소자(3)의 돌기 전극(3a)은, 기판(4)에 설치된 관통 구멍(4a) 내에 있어서, 땜납 등의 접속부(5)에 의해 서로 접속되어 있다.
이와 같이 반도체 장치(1)에서는, 대향하는 돌기 전극(2a, 3a)끼리가 기판(4)의 관통 구멍(4a) 내에서 접속되기 때문에, 돌기 전극(2a, 3a)의, 서로의 측방에의 위치 어긋남이 억제되고 있다. 또한, 대향하는 돌기 전극(2a, 3a)이 관통 구멍(4a) 내에서 접속되기 때문에, 이들 돌기 전극(2a, 3a)에 인접해서 다른 전극이 설치되어 있었던 경우라도, 해당 다른 전극과, 이들 돌기 전극(2a, 3a)의 단락이 억제되게 된다.
상기 반도체 장치(1)에서는, 반도체 소자(2)와 전자 소자(3) 사이의 위치 어긋남 및 단락의 발생이 억제되기 때문에, 그들의 접속 신뢰성을 높일 수 있게 된다.
이하, 반도체 장치에 대해서, 보다 상세하게 설명한다.
우선, 제1 실시 형태에 대해서 설명한다.
여기서는, 2개의 반도체 소자에 설치한 돌기 전극끼리를 접속하는, 소위 칩 온 칩 구조의 반도체 장치를 예로, 도면을 참조해서 상세하게 설명한다.
도 2는 제1 실시 형태에 따른 반도체 장치의 일례의 설명도이다. 또한, 도 2의 (A), (B)는 돌기 전극끼리를 접속하기 전의 상태의 일례를 도시하는 주요부 단면 모식도, 도 2의 (C)는 돌기 전극끼리를 접속한 후의 상태의 일례를 도시하는 주요부 단면 모식도이다.
도 2의 (C)에 도시하는 반도체 장치(10)는, 대향하는 돌기 전극(21, 31)끼리가 접속되는 2개의 반도체 소자(20, 30)와, 그들 사이에 설치되는 반도체 소자(40)를 포함한다.
반도체 소자(20)는, 도 2의 (A)에 도시하는 바와 같이, 그 한쪽의 면의 소정 위치에 설치된, 적어도 1개의 돌기 전극(21)(여기서는 일례로서 3개의 돌기 전극(21)을 도시)을 갖고 있다. 도 2의 (A)에 도시하는 바와 같이, 다른 한쪽의 반도체 소자(30)의 돌기 전극(31)과 접속되기 전의 돌기 전극(21)은, 반도체 소자(20)의 표면으로부터 연장되는, 구리(Cu) 등을 이용한 포스트부(21a)와, 그 포스트부(21a)의 선단에 설치된 땜납부(21b)를 갖고 있다. 땜납부(21b)는, 제법상, 열처리가 실시되어, 반구 형상으로 되어 있다.
반도체 소자(30)도 마찬가지로, 도 2의 (A)에 도시하는 바와 같이, 그 한쪽의 면에 설치된, 적어도 1개의 돌기 전극(31)(여기서는 일례로서 3개의 돌기 전극(31)을 도시)을 갖고 있다. 도 2의 (A)에 도시하는 바와 같이, 다른 한쪽의 반도체 소자(20)의 돌기 전극(21)과 접속하기 전의 돌기 전극(31)은, 반도체 소자(30)의 표면으로부터 연장되는, Cu 등을 이용한 포스트부(31a)와, 그 포스트부(31a)의 선단에 설치된 땜납부(31b)를 갖고 있다. 땜납부(31b)는, 제법상, 열처리가 실시되어, 반구 형상으로 되어 있다. 반도체 소자(30)의 돌기 전극(31)은, 반도체 소자(20)의 돌기 전극(21)과 대응하는 위치에 설치되어 있다.
반도체 소자(20, 30)의 돌기 전극(21, 31)은, 소위 포스트 전극(필러 전극)이다.
여기서, 돌기 전극 및 그 부근의 구성예를 도 3에 도시한다. 또한, 도 3에는, 일례로서, 도 2의 (A)에 도시한 반도체 소자(20)의 X부의 구성예를 모식적으로 도시하고 있다.
반도체 소자(20)는, 실리콘(Si) 기판 등의 반도체 기판(61)의 표층부에, 트랜지스터 등의 소자가 형성된 소자 영역(62)을 갖는다. 반도체 기판(61) 상에는, 소자 영역(62)에 형성되어 있는 소자에 전기적으로 접속된 도전부(63a)(배선, 비아) 및 도전부(63a)를 덮는 절연부(63b)를 포함하는, 배선층(63)이 형성되어 있다. 여기서는 일례로서, 제1 배선층(64), 제2 배선층(65), 제3 배선층(66), 제4 배선층(67)이 적층된 배선층(63)을 나타내고 있다. 배선층(63) 상에는, 절연부(63c) 내의 도전부(63d)를 개재해서 설치된 알루미늄(Al) 등의 전극(68) 및 전극(68)을 부분적으로 덮는, 1층 또는 복수층으로 이루어지는 보호막(69)이 설치되어 있다. 이 보호막(69)으로부터 표출하는 전극(68)에 접속되도록, 포스트부(21a) 및 땜납부(21b)를 포함하는 돌기 전극(21)이 설치되어 있다.
또한, 이 도 3에는, 도 2의 (A)의 X부의 구조를 예시했지만, 반도체 소자(20)의, 돌기 전극(21)을 포함한 다른 부분의 구조도, 이것과 마찬가지의 구조로 할 수 있다. 또한, 반도체 소자(30)의, 돌기 전극(31)을 포함한 부분의 구조도, 이것과 마찬가지의 구조로 할 수 있다.
상기한 바와 같은 반도체 소자(20, 30) 사이에 설치되는 반도체 소자(40)는, 도 2의 (A)에 도시하는 바와 같이, 돌기 전극(21, 31)과 대응하는 위치에, 관통 구멍(41)(여기서는 일례로서 3개의 관통 구멍(41)을 도시)을 갖고 있다. 또한, 반도체 소자(40)에는, 반도체 소자(30)와 대향되는 면에, 땜납 등의 복수의 범프(42)가 설치되어 있다. 여기서는 일례로서, 반구 형상의 범프(42)를 예시하고 있다.
반도체 소자(40)는, 반드시 반도체 장치(10) 내의 회로의 일부로서 기능하는 것일 필요는 없다. 반도체 소자(40)가, 그러한 회로의 일부로서 기능하는 것이 아닌 경우, 즉 더미 소자인 경우, 반도체 소자(40)의 범프(42)는, 전기 접속을 위한 단자로서(도 2의 예에서는 하측의 반도체 소자(30)와의 접속 단자로서)는 이용되지 않는다.
도 2의 (C)에 도시하는 바와 같은 반도체 장치(10)를 형성하는 경우에는, 우선, 도 2의 (A)에 도시하는 바와 같은, 상측에 설치되는 반도체 소자(20), 하측에 설치되는 반도체 소자(30) 및 중간에 설치되는 반도체 소자(40)가 준비된다.
그리고, 도 2의 (B)에 도시하는 바와 같이, 하측의 반도체 소자(30)의 돌기 전극(31)과, 중간의 반도체 소자(40)의 관통 구멍(41)의 위치 정렬이 행하여진다. 반도체 소자(40)는, 그 범프(42)의 배설면이, 반도체 소자(30)의 돌기 전극(31)의 배설면과 대향하도록 배치되고, 위치 정렬이 행하여진다. 위치 정렬 후, 반도체 소자(40)가, 그 관통 구멍(41)에 돌기 전극(31)이 삽입되도록, 반도체 소자(30)의 상방에 탑재된다.
반도체 소자(40)는, 이와 같이 반도체 소자(30)의 상방에 탑재되었을 때에, 돌기 전극(31)의 포스트부(31a)의 선단부 및 땜납부(31b)가, 관통 구멍(41) 내에 수용되고, 관통 구멍(41)으로부터 돌출되지 않도록, 범프(42)를 포함시킨 두께가 설정된다. 혹은, 포스트부(31a)의 선단부 및 땜납부(31b)가 관통 구멍(41) 내에 수용되고, 관통 구멍(41)으로부터 돌출되지 않도록, 포스트부(31a) 및 땜납부(31b)의 높이가 설정된다.
반도체 소자(40)의 범프(42)는, 그 모두가 반도체 소자(30)의 표면에 맞닿아 있어도 되고, 혹은, 1개 또는 2개 이상이 반도체 소자(30)의 표면으로부터 이격하고 있어도 된다. 여기서는 어떠한 범프(42)도 반도체 소자(30)의 표면에 맞닿아 있는 경우를 예시하고 있다. 반도체 소자(40)에 범프(42)가 설치되어 있음으로써, 반도체 소자(40)는, 반도체 소자(30)와 접촉하는 경우, 범프(42)의 위치에서 점 접촉하게 된다. 각 돌기 전극(31)을 그 근원까지, 범프(42)를 갖지 않는 반도체 소자(40)에 설치한 관통 구멍(41)에 삽입하는 경우에 비해, 각 돌기 전극(31)을 그 땜납부(31b)를 포함하는 선단부가 관통 구멍(41) 내에 수용되도록, 관통 구멍(41)에 삽입하기 쉬워진다. 예를 들면, 반도체 소자(30, 40)의 평탄도가 상이하거나, 관통 구멍(41)의 일부에 다른 것과 형상이 약간 상이한 것이 있거나 해도, 각 돌기 전극(31)을 그 땜납부(31b)를 포함하는 선단부가 관통 구멍(41) 내에 수용되도록, 관통 구멍(41)에 삽입시키기 쉬워진다.
반도체 소자(40)를 반도체 소자(30)의 상방에 탑재한 후에는, 도 2의 (B)에 도시하는 바와 같이, 돌기 전극(31) 및 관통 구멍(41)과, 반도체 소자(20)의 돌기 전극(21)의 위치 정렬이 행하여진다. 반도체 소자(20)는, 그 돌기 전극(21)의 배설면이, 돌기 전극(31) 및 관통 구멍(41)의 배설면과 대향하도록 배치되고, 위치 정렬이 행하여진다. 위치 정렬 후, 반도체 소자(20)가, 그 돌기 전극(21)이 관통 구멍(41)에 삽입되도록, 반도체 소자(30, 40)의 상방에 탑재된다.
반도체 소자(40)는, 그 관통 구멍(41)으로부터 돌기 전극(31)이 돌출되지 않도록 설치되고, 그러한 관통 구멍(41) 내에 남는 상부의 스페이스에, 돌기 전극(21)이 삽입된다. 반도체 소자(40)는, 돌기 전극(21)의 포스트부(21a)의 선단부 및 땜납부(21b)가, 관통 구멍(41) 내의 해당 스페이스에 수용되도록, 범프(42)를 포함시킨 두께가 설정된다. 혹은, 포스트부(21a)의 선단부 및 땜납부(21b)가, 관통 구멍(41) 내에 수용 되도록, 포스트부(21a) 및 땜납부(21b)의 높이가 설정된다. 이에 의해, 돌기 전극(21, 31)의 땜납부(21b, 31b)를 포함하는 선단부가 모두, 관통 구멍(41) 내에 수용된 상태가 얻어진다.
이러한 상태로부터 리플로우를 행하여, 땜납부(21b, 31b)를 용융시켜 일체화함으로써, 땜납부(21b, 31b)가 일체화된 접속부(50) 및 포스트부(21a, 31a)를 개재하여, 반도체 소자(20, 30)가 접속된다. 이때, 포스트부(21a, 31a)의 선단부 및 접속부(50)는, 반도체 소자(20, 30) 사이에 설치된 반도체 소자(40)의 관통 구멍(41) 내에 있다.
이러한 방법을 이용해서 반도체 장치(10)를 형성하는 경우, 반도체 소자(20)의 돌기 전극(21)을, 반도체 소자(30)의 돌기 전극(31)이 돌출되지 않도록 설치된, 반도체 소자(40)의 관통 구멍(41)에 삽입한다. 그 때문에, 돌기 전극(21, 31)을 관통 구멍(41) 내에서 대향시킬 수 있어, 리플로우까지 돌기 전극(21, 31)이 서로의 측방으로 어긋나게 되는 것을 억제할 수 있다. 또한, 리플로우까지 반도체 소자(20, 30)가 회전 방향(θ 방향)으로 어긋나게 되는 것을 억제할 수 있다.
도 4∼도 6은 중간의 반도체 소자를 이용하지 않는 경우의 설명도이다. 또한, 도 4 및 도 6은, 접속하는 반도체 소자의 주요부 단면 모식도이며, 도 5는, 접속하는 반도체 소자의 주요부 평면 모식도이다.
상기한 바와 같은 관통 구멍(41)을 갖는 반도체 소자(40)를 이용하지 않는 경우에는, 우선, 도 4의 (A)에 도시하는 바와 같이, 반도체 소자(20)의 돌기 전극(21)과, 반도체 소자(30)의 돌기 전극(31)의 위치 정렬이 행하여진다. 그리고, 대향하는 돌기 전극(21, 31)의 땜납부(21b, 31b)를 접촉시켜, 리플로우가 행하여진다. 그러나, 돌기 전극(21, 31)은, 예를 들면, 그 선단의 땜납부(21b, 31b)가 반구 형상으로 되어 있다. 그 때문에, 돌기 전극(21, 31)끼리가 볼록면끼리 접촉하고, 리플로우해서 땜납을 용융시킬 때까지, 반도체 소자(20)의 가중치나 진동 등에 의해, 반도체 소자(20, 30) 사이에, 도 4의 (B)에 도시하는 바와 같은 측방에의 위치 어긋남이 생기는 경우가 있다. 또한, 측방에의 위치 어긋남에 한하지 않고, 반도체 소자(20, 30) 사이에서, 도 5에 도시하는 바와 같은 θ 방향에의 위치 어긋남이 생기는 경우도 있다(반도체 소자(30)를 점선으로 도시).
또한, 이러한 측방이나 θ 방향에의 위치 어긋남은, 도 6의 (A)에 도시하는 바와 같이 반도체 소자(20, 30)의 쌍방에, 소위 마이크로 범프 등의 높이가 낮은 돌기 전극(23, 33)을 설치한 경우에도 마찬가지로 일어날 수 있다. 또한, 반도체 소자(20, 30) 중 어느 한쪽, 예를 들면 도 6의 (B)에 도시하는 바와 같이 반도체 소자(30) 쪽에, 높이가 낮은 돌기 전극(33)을 설치한 경우에도 마찬가지로 일어날 수 있다. 반도체 소자(20, 30) 사이의 위치 어긋남은, 그들의 돌기 전극(21, 31)의 땜납부(21b, 31b)가 반구 형상이 아닌 경우에도, 상기한 바와 같은 진동 등에 의해 마찬가지로 일어날 수 있다.
이것에 대하여, 상기한 반도체 장치(10)에서는, 관통 구멍(41)을 갖는 반도체 소자(40)를 이용하고 있고, 그 형성 시에는, 관통 구멍(41)에 서로의 돌기 전극(21, 31)이 삽입되도록 하고, 그들을 관통 구멍(41) 내에서 접속한다. 그 때문에, 리플로우 전의 돌기 전극(21, 31)의 측방에의 위치 어긋남, 반도체 소자(20, 30)의 θ 방향에의 위치 어긋남을 효과적으로 억제할 수 있다.
또한, 돌기 전극(21, 31)은, 관통 구멍(41) 내에서 접속된다. 그 때문에, 어느 위치의 포스트부(21a, 31a) 및 접속부(50)와, 그 위치에 인접하는 위치의 다른 포스트부(21a, 31a) 및 접속부(50) 사이에서, 리플로우 후에 단락이 생기는 것을 억제할 수 있다.
또한, 반도체 장치(10)에서는, 돌기 전극(21, 31)으로서, 포스트 전극을 이용한다. 그 때문에, 접속부(50)와 반도체 소자(20, 30)의 표면 사이는, 각각 돌기 전극(21, 31)에 상당하는 거리만큼 떨어지게 된다. 그 결과, 리플로우시나, 얻어진 반도체 장치(10)의 동작 시에, 접속부(50)에 생기는 전단 응력을 저감할 수 있다.
이상, 반도체 장치(10)의 구성 및 그 형성 방법의 일례에 대해서 설명하였다. 또한, 반도체 장치(10)에 이용되는 반도체 소자(20, 30, 40)의 구성은, 상기한 예에 한정되는 것은 아니다. 예를 들면, 반도체 소자(20, 30)의 사이즈, 반도체 소자(20, 30)에 설치하는 돌기 전극(21, 31)의 수나 배치는, 상기한 예에는 한정되지 않는다. 반도체 소자(40)의 사이즈, 관통 구멍(41)의 수나 배치, 범프(42)의 수나 배치도, 상기한 예에는 한정되지 않는다. 또한, 여기서는 도시를 생략하지만, 반도체 소자(20, 30)의 표면에는, 돌기 전극(21, 31)에 접속된 재배선이 형성되어 있어도 된다.
반도체 장치(10)에 이용하는 반도체 소자(40)에 대해서 더욱 설명한다.
도 7은 제1 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면이다. 또한, 도 7에는, 제1 실시 형태에 따른 반도체 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
반도체 소자(40)의 관통 구멍(41)은, 반도체 소자(20, 30)의 돌기 전극(21, 31)이 삽입되기 위해서는, 돌기 전극(21, 31)의 직경과 동일하거나 그것보다도 큰 직경으로 형성된다. 관통 구멍(41)의 직경이, 돌기 전극(21, 31)의 직경보다도 큰 경우에는, 관통 구멍(41)의 측벽(내벽)과, 포스트부(21a, 31a)나 접속부(50) 사이에 간극이 형성될 수 있다. 이러한 간극에 의해, 포스트부(21a, 31a)나 접속부(50)를, 관통 구멍(41)의 측벽에 접촉시키지 않도록 할 수도 있다. 단, 가령 관통 구멍(41)의 측벽에 도전성을 갖는 영역이 존재하고, 그러한 영역에 포스트부(21a, 31a)나 접속부(50)가 접촉했을 때에는, 반도체 장치(10)의 동작에 문제점이 발생할 가능성이 있다.
이러한 관점으로부터, 반도체 소자(40)의 관통 구멍(41)은, 그 측벽을 절연성으로 해 둘 수 있다. 예를 들면, 도 7에 도시하는 바와 같이, 반도체 소자(40)의 관통 구멍(41)의 측벽을, 절연막(43)으로 피복해 둔다. 이에 의해, 반도체 소자(40)와, 포스트부(21a, 31a)나 접속부(50)의 전기적인 접촉을, 효과적으로 억제할 수 있다.
또한, 도 7에는, 관통 구멍(41)의 측벽과, 반도체 소자(40)의 표리면의 일부에, 절연막(43)을 형성하고 있는 경우를 예시했지만, 절연막(43)은, 적어도 관통 구멍(41)의 측벽을 피복하도록 설치하고 있으면 된다. 또한, 반도체 소자(40)의 표면 또는 이면에, 전체적으로 (표면 또는 이면에 접속 단자(예를 들면 범프(42)) 등의 도전부가 설치되는 경우에는, 그러한 부분을 제외하는 영역에), 절연막(43)을 형성해도 된다.
또한, 반도체 장치(10)의 반도체 소자(20, 30) 사이에는, 언더 필 등의 수지를 설치하도록 해도 된다.
도 8은 제1 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면이다. 또한, 도 8에는, 제1 실시 형태에 따른 반도체 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
반도체 소자(40)의 관통 구멍(41)(여기서는 측벽을 절연막(43)으로 피복한 관통 구멍(41)) 내에서 접속된 반도체 소자(20, 30) 사이에는, 도 8에 도시하는 바와 같이, 수지(70)를 설치해도 된다. 수지(70)에는, 에폭시 수지 등, 언더 필로서 이용되는 재료를 이용할 수 있다. 수지(70)는, 예를 들면, 돌기 전극(21, 31)의 접속 후에 관통 구멍(41) 내에 남는 간극을 포함하는, 반도체 소자(20, 30) 사이의 스페이스에 충전된다. 수지(70)를 설치함으로써, 반도체 장치(10)의, 열적 응력, 물리적 응력에 대한 접속 신뢰성의 가일층의 향상이 도모되게 된다.
또한, 상기한 바와 같은 반도체 장치(10)는, 회로 기판에 탑재할 수 있다.
도 9 및 도 10은 제1 실시 형태에 따른 반도체 장치를 회로 기판에 탑재한 장치(전자 장치)의 구성예를 도시하는 도면이다. 또한, 도 9 및 도 10에는 각각, 제1 실시 형태에 따른 전자 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
도 9에 도시하는 전자 장치(100)는, 회로 기판(탑재 기판)(101)과, 그 회로 기판(101)에 와이어 본딩된 반도체 장치(10)를 포함한다. 이 전자 장치(100)에서는, 반도체 소자(40)를 사이에 끼워서 반도체 소자(20)에 접속된 반도체 소자(30)와, 회로 기판(101)이, 금(Au) 등의 와이어(102)를 이용해서 전기적으로 접속되어 있다. 반도체 소자(30)는, 예를 들면, 그 돌기 전극(31)이나 내부 회로와 접속되어 있는 배선(34)을 구비하고 있고, 그 배선(34)에 와이어(102)의 일단이 접속된다.
여기서, 반도체 소자(40)는, 예를 들면 더미 소자로 할 수 있고, 그 경우, 범프(42)는, 반도체 소자(30)와의 접속 단자로서는 기능하지 않는다. 반도체 소자(40)는, 반도체 장치(10) 내의 회로의 일부로서 기능하는 반도체 소자(액티브 소자)이어도 되고, 그 경우에는, 범프(42)가 반도체 소자(30)와의 접속 단자로서 기능할 수 있다. 반도체 소자(40)에 액티브 소자를 이용하는 경우에는, 그 반도체 소자(40)가 갖는 기능, 범프(42)의 배치 등에 따라서, 반도체 소자(30)에 소정 패턴의 배선(34)이 형성된다.
또한, 도 9에는, 반도체 소자(40)의 관통 구멍(41)의 측벽이 절연막(43)으로 피복되어 있는 경우를 예시하고 있다. 또한, 도 9에 도시하는 반도체 소자(20, 30) 사이의 스페이스에는, 언더 필 등의 수지가 설치되어도 된다. 또한, 도 9에 도시하는 회로 기판(101) 상의 반도체 장치(10) 및 와이어(102)(반도체 소자(20, 30) 사이의 스페이스에 수지를 설치하고 있지 않은 경우에는 그 스페이스를 포함해도 됨)를, 밀봉 수지 등의 수지를 이용해서 밀봉해도 된다.
도 10에 도시하는 전자 장치(110)는, 회로 기판(탑재 기판)(111)과, 그 회로 기판(111)에 땜납 볼(112)을 이용해서 접속된 반도체 장치(10)를 포함한다. 반도체 소자(30)는, 예를 들면, 실리콘 관통 비아(Through Silicon Via, TSV) 등의 관통 전극(35)을 구비하고 있고, 그러한 관통 전극(35)이 땜납 볼(112)을 개재해서 회로 기판(111)에 전기적으로 접속된다.
상기 도 9의 전자 장치(100)에 대해서 설명한 것과 마찬가지로, 이 도 10의 전자 장치(110)에 대해서도, 반도체 소자(40)에는, 더미 소자 외에, 액티브 소자를 이용할 수 있다. 반도체 소자(40)에 액티브 소자를 이용하는 경우, 범프(42)는, 반도체 소자(30)와의 접속 단자로서 기능할 수 있다. 반도체 소자(30)에는, 반도체 소자(40)의 형태에 따른 소정 패턴, 예를 들면 도 10에 도시하는 바와 같은 범프(42)와 관통 전극(35)을 접속하는 배선(36)이 형성된다.
또한, 도 10에 있어서도, 반도체 소자(40)의 관통 구멍(41)의 측벽이 절연막(43)으로 피복되어 있는 경우를 예시하고 있다. 또한, 도 10에 도시하는 반도체 소자(20, 30) 사이의 스페이스, 혹은 반도체 소자(30)와 회로 기판(111) 사이의 스페이스에는, 언더 필 등의 수지가 설치되어도 된다. 또한, 도 10에 도시하는 회로 기판(111) 상의 반도체 장치(10)(반도체 소자(20, 30) 사이의 스페이스 및 반도체 소자(30)와 회로 기판(111) 사이의 스페이스에 수지를 설치하고 있지 않은 경우에는 그들의 스페이스를 포함해도 됨)를, 수지를 이용해서 밀봉해도 된다.
다음으로, 제2 실시 형태에 대해서 설명한다.
이상의 설명에서는, 반도체 소자(20, 30)를 접속하는 구조에 있어서, 그들 사이에 반도체 소자(40)를 설치하는 경우를 예로 하였다. 이러한 반도체 소자(40)는, 반도체 소자와, 회로 기판 등의 전자 소자를 접속하는 구조에 있어서도, 마찬가지로 적용할 수 있다.
도 11은 제2 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면이다. 또한, 도 11의 (A)은 돌기 전극끼리를 접속하기 전의 상태의 일례를 도시하는 주요부 단면 모식도, 도 11의 (B)은 돌기 전극끼리를 접속한 후의 상태의 일례를 도시하는 주요부 단면 모식도이다.
도 11에 도시하는 반도체 장치(140)는, 반도체 소자(20), 회로 기판(탑재 기판)(150) 및 반도체 소자(20)와 회로 기판(150) 사이에 설치된 반도체 소자(40)를 포함한다. 회로 기판(150)에는, 그 내부 및 표면에 소정 패턴의 도전부가 설치된, 수지 기판, 세라믹 기판, 반도체 기판 등을 이용할 수 있다. 회로 기판(150)에는, 도 11의 (A)에 도시하는 바와 같이, 반도체 소자(20)의 돌기 전극(21)(혹은 반도체 소자(40)의 관통 구멍(41))과 대응하는 위치에, 돌기 전극(21)과 접속되는 돌기 전극(151)이 설치된다. 돌기 전극(21)과 접속하기 전의 돌기 전극(151)은, 포스트부(151a)와, 그 선단에 설치된 반구 형상의 땜납부(151b)를 포함하고 있다.
이러한 회로 기판(150) 상에, 도 11의 (A)에 도시하는 바와 같이, 돌기 전극(151)이 관통 구멍(41)에 삽입되도록 해서 반도체 소자(40)가 탑재되고, 그 관통 구멍(41)에, 반도체 소자(20)의 돌기 전극(21)이 삽입된다. 돌기 전극(21, 151)이 관통 구멍(41)에 삽입된 상태에서 리플로우를 행함으로써, 도 11의 (B)에 도시하는 바와 같은, 접속부(땜납부(21b, 151b)가 일체화된 부분)(160)에 의해 쌍방의 포스트부(21a, 151a)가 접속된 구조가 얻어진다.
돌기 전극(21, 151)이 관통 구멍(41) 내에서 접속되기 때문에, 돌기 전극(21, 151)의 위치 어긋남을 억제할 수 있고, 또한, 인접하는 돌기 전극(21, 151) 사이의 단락을 억제할 수 있다.
반도체 장치(140)의 반도체 소자(40)에는, 더미 소자 외에, 액티브 소자를 이용할 수 있다. 도 11에는, 반도체 소자(40)에 액티브 소자를 이용하고 있는 경우를 예시하고 있고, 범프(42)가, 회로 기판(150)에 설치된 전극(152)과의 접속 단자로서 이용되고 있다.
또한, 도 11에는, 반도체 소자(40)의 관통 구멍(41)의 측벽이 절연막(43)으로 피복되어 있는 경우를 예시하고 있다. 또한, 도 11에 도시하는 반도체 소자(20)와 회로 기판(150) 사이의 스페이스에는, 언더 필 등의 수지가 설치되어도 된다.
다음으로, 제3 실시 형태에 대해서 설명한다.
이상의 설명에서는, 관통 구멍(41)을 갖는 반도체 소자(40)(더미 소자, 액티브 소자)와 같은 기판을 이용하는 경우를 예로 했지만, 마찬가지의 관통 구멍을 갖는 다른 기판을 이용할 수도 있다.
도 12 및 도 13은 제3 실시 형태에 따른 반도체 장치의 일례를 도시하는 도면이다. 또한, 도 12 및 도 13에는 각각, 제3 실시 형태에 따른 반도체 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
도 12에 도시하는 반도체 장치(170)는, 반도체 소자(20, 30) 사이에, 관통 구멍(181)을 갖는, 수지 기판이나 세라믹 기판 등의 기판(180)이 설치된 구조를 갖는다. 또한, 도 13에 도시하는 반도체 장치(190)는, 반도체 소자(20)와 회로 기판(150) 사이에, 기판(180)이 설치된 구조를 갖는다.
도 12 및 도 13에는, 기판(180)의 반도체 소자(30) 및 회로 기판(150)의 대향면에, 범프(182)를 설치하고 있는 경우를 예시하고 있지만, 이러한 범프(182)를 설치하지 않는 구성으로 하는 것도 가능하다. 기판(180)에는, 단체(單體)의 수지 기판이나 세라믹 기판을 이용할 수 있는 것 이외에, 그 내부나 표면에 소정 패턴의 도전부가 설치된 수지 기판이나 세라믹 기판, 즉 회로 기판을 이용할 수도 있다. 또한, 기판(180)의 형태에 의해, 관통 구멍(181)을 형성한 것만으로는 그 측벽에 도전부가 노출되게 되는 경우에는, 해당 측벽을 상기한 바와 같은 절연막(43)으로 피복하면 된다.
이러한 기판(180)을 이용한 경우에도, 상기와 마찬가지로, 도 12의 반도체 장치(170)에서는 돌기 전극(21, 31)이, 도 13의 반도체 장치(190)에서는 돌기 전극(21, 151)이, 관통 구멍(181) 내에서 접속된다. 그것에 따라, 상기한 바와 같은 위치 어긋남이나 단락을 억제할 수 있다.
또한, 도 12에 도시하는 반도체 소자(20, 30) 사이의 스페이스, 도 13에 도시하는 반도체 소자(20)와 회로 기판(150) 사이의 스페이스에는, 언더 필 등의 수지가 설치되어도 된다.
도 14는 제3 실시 형태에 따른 반도체 장치의 일 구성예를 도시하는 도면이다. 또한, 도 14에는, 제3 실시 형태에 따른 반도체 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
도 14에 도시하는 반도체 장치(170A)는, 반도체 소자(20A, 30A) 사이에, 관통 구멍(181A)을 갖는 수지 기판(180A)가 설치된 구조를 갖는다. 돌기 전극(21A, 31A)은, 관통 구멍(181A) 내에서 접속되어 있다. 반도체 장치(170A)에 있어서, 반도체 소자(20A)는, 예를 들면 메모리 소자(메모리칩)이며, 반도체 소자(30A)는, 예를 들면 로직 소자(로직 칩)이다.
수지 기판(180A)은, 그 내부나 표면에 소정 패턴의 도전부가 설치되어 있고, 회로 기판으로서 기능한다. 도 14에는, 그러한 도전부 중, 수지 기판(180A)의 표면의 소정 위치에 설치된 배선(183A)을 도시하고 있다. 배선(183A)에는, 땜납 볼(184A)이 접속되어 있다.
수지 기판(180A)의, 반도체 소자(30A)와의 대향면에는, 범프(182A)가 설치되어 있다. 범프(182A)는, 수지 기판(180A)의 내부의 도전부나, 표면의 배선(183A)에 접속되어 있다. 한편, 반도체 소자(30A)의, 수지 기판(180A)과의 대향면에는, 내부의 소자나 돌기 전극(31A)에 접속된 배선(37A)이 설치되어 있다. 배선(37A)에는, 수지 기판(180A)의 범프(182A)가 접속되어 있다.
반도체 소자(20A, 30A) 사이, 즉, 반도체 소자(20A)와 수지 기판(180A) 사이, 반도체 소자(30A)와 수지 기판(180A) 사이, 및 관통 구멍(181A) 내에는, 수지(70A)가 충전되어 있다.
이러한 반도체 장치(170A)를, 그 땜납 볼(184A)을 개재해서 회로 기판에 접속함으로써, 반도체 장치(170A)를 포함하는 전자 장치를 얻을 수 있다.
도 14에 도시하는 바와 같은 반도체 장치(170A)는, 예를 들면, 다음 도 15 및 도 16에 도시하는 바와 같은 방법을 이용해서 형성할 수 있다.
도 15 및 도 16은 제3 실시 형태에 따른 반도체 장치의 형성 방법의 일례를 도시하는 도면이다. 또한, 도 15 및 도 16에는, 각 형성 공정의 주요부 단면을 모식적으로 도시하고 있다.
우선, 반도체 소자(20A, 30A) 및 수지 기판(180A)이 준비된다. 그리고, 도 15의 (A)에 도시하는 바와 같이, 수지 기판(180A)의 관통 구멍(181A)과, 반도체 소자(30A)의 돌기 전극(31A)의 위치 정렬을 행한다. 위치 정렬 후, 도 15의 (B)에 도시하는 바와 같이, 반도체 소자(30A)를, 그 돌기 전극(31A)이 관통 구멍(181A)에 삽입되도록, 수지 기판(180A) 상에 탑재한다. 이때, 수지 기판(180A)의 범프(182A)와, 반도체 소자(30A)의 배선(37A)을 접속한다.
다음으로, 도 15의 (C)에 도시하는 바와 같이, 반도체 소자(30A)를 탑재한 수지 기판(180A)을 상하 반전시킨다. 그리고, 그 관통 구멍(181A)의 위치에, 반도체 소자(20A)의 돌기 전극(21A)의 위치를 맞춘다. 위치 정렬 후, 반도체 소자(20A)를, 도 15의 (D)에 도시하는 바와 같이, 돌기 전극(31A)이 삽입되어 있는 관통 구멍(181A)에 돌기 전극(21A)이 삽입되도록, 수지 기판(180A) 상에 탑재한다. 또한, 리플로우를 행함으로써, 관통 구멍(181A) 내에서, 돌기 전극(21A, 31A)을 접속한다. 즉, 관통 구멍(181A) 내에서 포스트부(21Aa, 31Aa)끼리가, 땜납부(21Ab, 31Ab)가 일체화한 접속부(50A)에서 접속된 도 16의 (A)과 같은 구조를 얻는다.
이와 같이 해서 반도체 소자(20A, 30A)를, 사이에 수지 기판(180A)을 끼워서 접속한 후에는, 도 16의 (B)에 도시하는 바와 같이, 반도체 소자(20A)와 수지 기판(180A) 사이, 반도체 소자(30A)와 수지 기판(180A) 사이에 수지(70A)를 충전한다. 이 수지(70A)의 충전 시에는, 관통 구멍(181A) 내에 남는 간극에도 수지(70A)가 충전된다.
수지(70A)의 충전 후에는, 도 16의 (C)에 도시하는 바와 같이, 수지 기판(180A)의 배선(183A)에 땜납 볼(184A)을 접속한다. 이에 의해, 도 14에 도시하는 바와 같은 반도체 장치(170A)가 얻어진다.
반도체 장치(170A)를 회로 기판에 탑재해서 전자 장치를 형성하는 경우에는, 반도체 장치(170A)를, 그 땜납 볼(184A)을 이용해서 해당 회로 기판에 접속하면 된다.
다음으로, 제4 실시 형태에 대해서 설명한다.
이상의 설명에서는, 2개의 반도체 소자의 돌기 전극끼리를, 그들 2개의 반도체 소자간에 설치한 관통 구멍을 갖는 기판의, 그 관통 구멍 내에서 접속하는 경우를 예로 하였다. 이와 같이 관통 구멍 내에서 돌기 전극끼리를 접속하는 구조는, 3개 이상의 반도체 소자의 경우에도 실현할 수 있다.
도 17은 제4 실시 형태에 따른 반도체 장치의 일례의 설명도이다. 또한, 도 17의 (A)은 반도체 소자 접속 전의 상태의 일례를 도시하는 주요부 단면 모식도, 도 17의 (B)은 반도체 소자 접속 후의 상태의 일례를 도시하는 주요부 단면 모식도이다.
도 17의 (B)에 도시하는 바와 같이, 반도체 장치(200)는, 적층해서 접속된 4개의 반도체 소자(210, 220, 230, 240)를 포함한다.
1층째의 반도체 소자(210)는, 도 17의 (A)에 도시하는 바와 같이, 그 상면에 설치된 돌기 전극(211) 및 오목부(212)를 갖고 있다. 돌기 전극(211)은, 포스트부(211a) 및 그 선단에 설치된 반구 형상의 땜납부(211b)를 갖고 있다. 오목부(212)에는, 그 저면에 전극(212a)이 설치되어 있다.
2층째의 반도체 소자(220)는, 도 17의 (A)에 도시하는 바와 같이, 그 상하면에 각각 설치된 돌기 전극(221), 상면에 설치된 오목부(222) 및 상하면간을 관통하는 관통 구멍(223)을 갖고 있다. 돌기 전극(221)은, 포스트부(221a) 및 그 선단에 설치된 반구 형상의 땜납부(221b)를 갖고 있다. 오목부(222)에는, 그 저면에 전극(222a)이 설치되어 있다.
3층째의 반도체 소자(230)는, 도 17의 (A)에 도시하는 바와 같이, 그 하면에 설치된 돌기 전극(231), 상면에 설치된 오목부(232) 및 상하면간을 관통하는 관통 구멍(233)을 갖고 있다. 돌기 전극(231)은, 포스트부(231a) 및 그 선단에 설치된 반구 형상의 땜납부(231b)를 갖고 있다. 오목부(232)에는, 그 저면에 전극(232a)이 설치되어 있다.
4층째의 반도체 소자(240)는, 도 17의 (A)에 도시하는 바와 같이, 그 하면에 설치된 돌기 전극(241)을 갖고 있다. 돌기 전극(241)은, 포스트부(241a) 및 그 선단에 설치된 반구 형상의 땜납부(241b)를 갖고 있다.
이들 반도체 소자(210, 220, 230, 240)를 적층해서 접속할 때에는, 예를 들면, 2층째의 반도체 소자(220)가, 그 관통 구멍(223)에 1층째의 반도체 소자(210)의 돌기 전극(211)이 삽입되도록, 반도체 소자(210) 상에 탑재된다. 이때, 반도체 소자(220)의 하면의 돌기 전극(221)은, 반도체 소자(210)의 오목부(212)에 삽입된다. 반도체 소자(210, 220)는, 이와 같이 탑재되었을 때에, 돌기 전극(211)이 관통 구멍(223)으로부터 돌출하지 않도록 미리 형성되어 있다.
다음으로, 3층째의 반도체 소자(230)가, 그 관통 구멍(233)에 2층째의 반도체 소자(220)의 상면에 있는 돌기 전극(221)이 삽입되도록, 반도체 소자(220) 상에 탑재된다. 이때, 반도체 소자(230)의 돌기 전극(231) 중, 일부는 돌기 전극(211)이 삽입되어 있는 반도체 소자(220)의 관통 구멍(223)에 삽입되고, 일부는 반도체 소자(220)의 오목부(222)에 삽입된다. 반도체 소자(220, 230)는, 이와 같이 탑재되었을 때에, 돌기 전극(221)이 관통 구멍(233)으로부터 돌출하지 않도록 미리 형성되어 있다.
다음으로, 4층째의 반도체 소자(240)가, 3층째의 반도체 소자(230) 상에 탑재된다. 이때, 반도체 소자(240)의 돌기 전극(241) 중, 일부는 돌기 전극(221)이 삽입되어 있는 반도체 소자(230)의 관통 구멍(233)에 삽입되고, 일부는 반도체 소자(230)의 오목부(232)에 삽입된다.
이와 같이 해서 반도체 소자(210, 220, 230, 240)를 적층한 후, 리플로우를 행한다. 이에 의해, 도 17의 (B)에 도시하는 바와 같이, 돌기 전극(211, 231)이 관통 구멍(223) 내에서 접속되고, 돌기 전극(221, 241)이 관통 구멍(233) 내에서 접속된다. 즉, 포스트부(211a, 231a)가, 땜납부(211b, 231b)가 일체화한 접속부(251)에서 접속되고, 포스트부(221a, 241a)가, 땜납부(221b, 241b)가 일체화한 접속부(252)에서 접속된다. 또한, 이 리플로우 시에, 도 17의 (B)에 도시하는 바와 같이, 돌기 전극(221)이 오목부(212)의 전극(212a)에, 돌기 전극(231)이 오목부(222)의 전극(222a)에, 돌기 전극(241)이 오목부(232)의 전극(232a)에 각각 접속된다.
이와 같이 하여, 도 17의 (B)에 도시하는 바와 같은, 반도체 소자(210, 220, 230, 240)가 적층되고, 접속된 반도체 장치(200)가 얻어진다.
또한, 반도체 소자(220, 230)의 관통 구멍(223, 233)의 측벽은, 절연막으로 피복되어 있어도 된다. 각 반도체 소자(210, 220, 230, 240) 사이의 스페이스에는, 언더 필 등의 수지가 설치되어도 된다.
여기서는 4개의 반도체 소자(210, 220, 230, 240)를 적층해서 접속한 반도체 장치(200)를 예시했지만, 이러한 예에 따라, 5개 이상의 반도체 소자를 적층해서 접속한 반도체 장치를 얻는 것도 가능하다.
이와 같이 서로 다른 반도체 소자끼리를, 관통 구멍 내 혹은 오목부 내에서 접속하기 때문에, 상기한 바와 같은 위치 어긋남이나 단락을 억제할 수 있고, 접속 신뢰성이 높은 반도체 장치(200)를 얻을 수 있다. 또한, 돌기 전극을 관통 구멍 내 및 오목부 내에 삽입하고나서 접속하기 때문에, 위치 어긋남을 억제할 수 있음과 함께, 3개 이상의 반도체 소자를, 1회의 리플로우로 동시에 접속할 수 있다. 즉, 상기한 바와 같은 관통 구멍 및 오목부를 이용하지 않는 경우에는, 예를 들면, 반도체 소자를 적층해 갈 때마다, 리플로우를 행해서 접속해 가는 것을 필요로 하고, 그 때마다, 반도체 소자간의 위치 어긋남이 생길 수 있다. 상기한 바와 같이 관통 구멍 및 오목부를 이용함으로써, 위치 어긋남을 억제한 반도체 장치를, 일괄 리플로우에 의해 효율적으로 형성할 수 있다.
또한, 여기서는 반도체 소자를 적층하는 경우를 예로 해서 설명했지만, 적층하는 소자 중에, 회로 기판과 같은 전자 소자가 포함되어 있어도 된다. 예를 들면, 상기 4개의 반도체 소자(210, 220, 230, 240) 중, 반도체 소자(210, 220, 230) 중 어느 하나가 회로 기판으로 치환된 전자 장치이어도, 상기와 마찬가지의 효과를 얻는 것이 가능하다.
도 18은 제4 실시 형태에 따른 반도체 장치의 일 구성예를 도시하는 도면이다. 또한, 도 18에는, 제4 실시 형태에 따른 반도체 장치의 일례의 주요부 단면을 모식적으로 도시하고 있다.
도 18에 도시하는 반도체 장치(300)는, 4개의 반도체 소자(310, 320, 330, 340)가 적층되고, 접속된 구조를 갖고 있다.
1층째와 2층째의 반도체 소자(310, 320)는, 트랜지스터 등의 소자나 배선층이 형성되어 있는 영역(회로 영역)(310a, 320a)의 면이 대향하도록 배치되어 있다. 3층째와 4층째의 반도체 소자(330, 340)는, 회로 영역(330a, 340a)의 면이 대향하도록 배치되어 있다.
1층째의 반도체 소자(310)는, 회로 영역(310a)의 면측에 설치된, 돌기 전극(311), 오목부(312) 및 전극(312a)을 갖고 있다. 돌기 전극(311)에는, 재배선(314)(일부는 전극(312a)에 접속)이 접속되어 있다.
2층째의 반도체 소자(320)는, 회로 영역(320a) 및 그 반대의 면측에 각각 설치된 돌기 전극(321)과, 회로 영역(320a)의 반대의 면측에 설치된 오목부(322) 및 전극(322a)을 갖고 있다. 돌기 전극(321)에는, 재배선(324)(일부는 전극(322a)에 접속)이 접속되어 있다. 또한, 반도체 소자(320)는, 관통 구멍(323)을 갖고 있다.
3층째의 반도체 소자(330)는, 회로 영역(330a)과 반대의 면측에 설치된 돌기 전극(331)과, 회로 영역(330a)의 면측에 설치된 오목부(332) 및 전극(332a)을 갖고 있다. 돌기 전극(331) 및 전극(332a)에는, 재배선(334)이 접속되어 있다. 또한, 반도체 소자(330)는, 관통 구멍(333)을 갖고 있다.
4층째의 반도체 소자(340)는, 회로 영역(340a)의 면측에 설치된 돌기 전극(341)을 갖고 있다. 돌기 전극(341)에는, 재배선(344)이 접속되어 있다.
1층째와 3층째의 반도체 소자(310, 330) 사이에서 대향하는 돌기 전극(311, 331)은, 2층째의 반도체 소자(320)의 관통 구멍(323)에 삽입되고, 그 관통 구멍(323) 내에서 접속되어 있다. 즉, 관통 구멍(323) 내에서, 접속부(351)에 의해, 포스트부(311a, 331a)가 접속되어 있다.
2층째와 4층째의 반도체 소자(320, 340) 사이에서 대향하는 돌기 전극(321, 341)은, 3층째의 반도체 소자(330)의 관통 구멍(333)에 삽입되고, 그 관통 구멍(333) 내에서 접속되어 있다. 즉, 관통 구멍(333) 내에서, 접속부(352)에 의해, 포스트부(321a, 341a)가 접속되어 있다.
2층째의 반도체 소자(320)의, 회로 영역(320a)의 면측의 돌기 전극(321)은, 1층째의 반도체 소자(310)의 오목부(312)에 삽입되고, 전극(312a)에 접속되어 있다. 즉, 포스트부(321a)와 전극(312a)이, 땜납부(321b)를 개재해서 접속되어 있다.
3층째의 반도체 소자(330)의 일부의 돌기 전극(331)은, 2층째의 반도체 소자(320)의 오목부(322)에 삽입되고, 전극(322a)에 접속되어 있다. 즉, 포스트부(331a)와 전극(322a)이, 땜납부(331b)를 개재해서 접속되어 있다.
4층째의 반도체 소자(340)의 일부의 돌기 전극(341)은, 3층째의 반도체 소자(330)의 오목부(332)에 삽입되고, 전극(332a)에 접속되어 있다. 즉, 포스트부(341a)와 전극(332a)이, 땜납부(341b)를 개재해서 접속되어 있다.
4개의 반도체 소자(310, 320, 330, 340)의 접속은, 1회의 리플로우로 동시에 행할 수 있다.
이러한 구성을 갖는 반도체 장치(300)에 있어서의 신호 전파 경로의 일례를, 도 18에 점선의 화살표로 나타낸다. 반도체 장치(300)에서는, 상기한 바와 같이 접속된 4개의 반도체 소자(310, 320, 330, 340)가 협동하여, 소정의 처리 기능을 실현한다.
관통 구멍(323, 333) 및 오목부(312, 322, 332)를 이용하는 것에 의해, 반도체 소자(310, 320, 330, 340)의 위치 어긋남이나 단락이 억제된 반도체 장치(300)를 얻을 수 있다. 또한, 그러한 반도체 장치(300)를, 1회의 리플로우로 효율적으로 형성할 수 있다.
계속해서, 상기한 바와 같은 관통 구멍, 혹은 관통 구멍과 오목부의 양방을 갖는, 반도체 소자의 형성 방법의 일례에 대해서 설명한다.
우선, 관통 구멍을 갖는 반도체 소자의 일례의 형성 방법을, 도 19∼도 21을 참조해서 순서대로 설명한다. 또한, 도 19∼도 21에는, 각 형성 공정의 주요부 단면을 모식적으로 도시하고 있다.
도 19는 관통 구멍을 갖는 반도체 소자의 일례의 제1 형성 공정을 설명하는 도면이다.
여기서는, 도 19의 (A)에 도시하는 바와 같이, 포스트부(401a)와, 그 선단에 설치한 땜납부(401b)를 포함하는 돌기 전극(401)의 형성까지 행한 반도체 소자(400)의, 이면측(돌기 전극(401) 측과 반대측)에, 접착제(500)를 이용해서 서포트 기판(501)을 접착한다. 여기서, 반도체 소자(400)는, 액티브 소자이며, 그 회로 영역(트랜지스터 등의 소자나 배선층이 형성되어 있는 영역)의 면측에 돌기 전극(401)이 형성되어 있다. 다음으로, 도 19의 (B)에 도시하는 바와 같이, 반도체 소자(400)의 표면측(돌기 전극(401)측)에 레지스트(502)를 형성한다. 그리고, 도 19의 (C)에 도시하는 바와 같이, 그 레지스트(502)에, 포토리소그래피 기술을 이용하여, 관통 구멍을 형성하는 영역에 개구부(502a)를 형성한다.
도 20은 관통 구멍을 갖는 반도체 소자의 일례의 제2 형성 공정을 설명하는 도면이다.
레지스트(502)에 개구부(502a)를 형성한 후에는, 도 20의 (A)에 도시하는 바와 같이, 그 레지스트(502)를 마스크로 하여, 드라이 에칭에 의해, 반도체 소자(400)에 구멍(403a)을 형성한다. 그 후, 도 20의 (B)에 도시하는 바와 같이, 레지스트(502)를 박리하고, 도 20의 (C)에 도시하는 바와 같이, 이번에는 반도체 소자(400)의 표면측(돌기 전극(401)측)에, 접착제(503)를 이용해서 서포트 기판(504)을 접착한다.
도 21은 관통 구멍을 갖는 반도체 소자의 일례의 제3 형성 공정을 설명하는 도면이다.
서포트 기판(504)을 접착한 후에는, 도 21의 (A)에 도시하는 바와 같이, 백 그라인드를 행하고, 반도체 소자(400)를 소정의 두께로 되도록 박형화한다. 이때, 먼저 표면측으로부터 형성하고 있던 구멍(403a)이 표출하게 되고, 반도체 소자(400)에 관통 구멍(403)이 형성된다. 백 그라인드 후에는, 도 21의 (B)에 도시하는 바와 같이, SiO2 등의 절연막(404)을 형성한다. 절연막(404)은, 예를 들면, 열산화법, CVD(Chemical Vapor Deposition)법을 이용해서 형성할 수 있다. 절연막(404)의 형성 후, 접착제(503) 및 서포트 기판(504)을 박리함으로써, 도 21의 (C)에 도시하는 바와 같은 반도체 소자(400a)를 얻을 수 있다. 반도체 소자(400a)의 관통 구멍(403)에는, 다른 전자 소자가 구비하는 돌기 전극이 삽입된다.
또한, 여기서는, 반도체 소자(400a)(400)를 액티브 소자로 했지만, 더미 소자이어도 마찬가지로 행할 수 있다.
또한, 여기서는, 포스트부(401a)를 포함하는 돌기 전극(401)을 갖는 반도체 소자(400a)의 형성 방법을 예시했지만, 이러한 포스트 전극을 갖지 않는 반도체 소자에 관통 구멍을 형성하는 경우도, 이것과 마찬가지로 행할 수 있다. 예를 들면, 상기 제1, 제2 실시 형태에서 설명한 바와 같은, 접속하는 2개의 반도체 소자간에 설치하는 기판인 반도체 소자(40)(더미 소자, 액티브 소자)도, 이 도 19∼도 21에 도시하는 바와 같은 방법의 예에 따라서 형성하는 것이 가능하다.
다음으로, 관통 구멍을 갖는 반도체 소자의 다른 예의 형성 방법을, 도 22∼도 27을 참조해서 순서대로 설명한다. 또한, 도 22∼도 27에는, 각 형성 공정의 주요부 단면을 모식적으로 도시하고 있다.
도 22는 관통 구멍을 갖는 반도체 소자의 다른 예의 제1 형성 공정을 설명하는 도면이다.
도 22의 (A),(B)에 도시하는 바와 같이, 포스트부(601a)와, 그 선단에 설치한 땜납부(601b)를 포함하는 돌기 전극(601)의 형성까지 행한 반도체 소자(600)의, 표면측(돌기 전극(601)측)에, 접착제(700)를 이용해서 서포트 기판(701)을 접착한다. 여기서, 반도체 소자(600)는, 액티브 소자이며, 그 회로 영역의 면측에 돌기 전극(601)이 형성되어 있고, 소정의 두께로 박형화되어 있다. 서포트 기판(701)을 접착한 후에는, 도 22의 (C)에 도시하는 바와 같이, 반도체 소자(600)의 이면측(돌기 전극(601) 측과 반대측)에 레지스트(702)를 형성한다.
도 23은 관통 구멍을 갖는 반도체 소자의 다른 예의 제2 형성 공정을 설명하는 도면이다.
레지스트(702)의 형성 후에는, 도 23의 (A)에 도시하는 바와 같이, 그 레지스트(702)에, 포토리소그래피 기술을 이용하여, 관통 구멍을 형성하는 영역에 개구부(702a)를 형성한다. 개구부(702a)를 형성한 후에는, 도 23의 (B)에 도시하는 바와 같이, 레지스트(702)를 마스크로 한 드라이 에칭에 의해, 반도체 소자(600)에 관통 구멍(603)을 형성한다. 관통 구멍(603)의 형성 후, 도 23의 (C)에 도시하는 바와 같이, 레지스트(702)를 박리한다.
도 24는 관통 구멍을 갖는 반도체 소자의 다른 예의 제3 형성 공정을 설명하는 도면이다.
레지스트(702)의 박리 후에는, 열산화법, CVD법 등을 이용하여, 도 24의 (A)에 도시하는 바와 같이, SiO2 등의 절연막(604)을 형성한다. 절연막(604)의 형성 후에는, 도 24의 (B)에 도시하는 바와 같이, 시드층(605)을 형성하고, 도 24의 (C)에 도시하는 바와 같이, 레지스트(703)를 형성한다.
도 25는 관통 구멍을 갖는 반도체 소자의 다른 예의 제4 형성 공정을 설명하는 도면이다.
레지스트(703)의 형성 후에는, 도 25의 (A)에 도시하는 바와 같이, 재배선을 형성하는 영역에 개구부(703a)를 형성한다. 그리고, 도 25의 (B)에 도시하는 바와 같이, 개구부(703a)의 시드층(605) 상에, 도금법을 이용하여, 재배선(606)을 형성한다. 재배선(606)의 형성 후, 도 25의 (C)에 도시하는 바와 같이, 레지스트(703)를 박리한다.
도 26은 관통 구멍을 갖는 반도체 소자의 다른 예의 제5 형성 공정을 설명하는 도면이다.
레지스트(703)의 박리 후에는, 도 26의 (A)에 도시하는 바와 같이, 다시 레지스트(704)를 형성하고, 도 26의 (B)에 도시하는 바와 같이, 돌기 전극을 형성하는 영역에 개구부(704a)를 형성한다.
그리고, 도 26의 (C)에 도시하는 바와 같이, 개구부(704a)의 재배선(606) 상에, 도금법을 이용하여, 포스트부(607a)를 형성하고, 또한, 그 포스트부(607a) 상에 땜납부(607b)를 형성하여, 돌기 전극(607)을 형성한다. 돌기 전극(607)의 높이는, 레지스트(704)의 두께, 도금 시의 조건(도금 시간, 전류 밀도 등) 등을 제어함으로써, 조정할 수 있다.
도 27은 관통 구멍을 갖는 반도체 소자의 다른 예의 제6 형성 공정을 설명하는 도면이다.
돌기 전극(607)의 형성 후에는, 도 27의 (A)에 도시하는 바와 같이, 레지스트(704)를 박리한다. 그리고, 도 27의 (B)에 도시하는 바와 같이, 레지스트(704)의 박리 후에 표출하는 시드층(605)을, 에칭에 의해 제거한다. 에칭 후, 리플로우를 행해서 땜납부(607b)를 성형하고, 접착제(700) 및 서포트 기판(701)을 박리함으로써, 도 27의 (C)에 도시하는 바와 같은 반도체 소자(600a)를 얻을 수 있다. 반도체 소자(600a)의 관통 구멍(603)에는, 다른 전자 소자가 구비하는 돌기 전극이 삽입된다.
또한, 여기서는, 반도체 소자(600a)(600)를 액티브 소자로 했지만, 더미 소자이어도 마찬가지로 행할 수 있다.
또한, 여기서는, 표리면에 돌기 전극(601, 607)을 갖는 반도체 소자(600a)의 형성 방법을 예시했지만, 이면의 돌기 전극(607)만을 갖는 반도체 소자도, 이 도 22∼도 27에 도시하는 바와 같은 방법의 예에 따라서 형성하는 것이 가능하다. 즉, 돌기 전극(601)을 갖지 않는 반도체 소자(600)를 이용하여, 도 22∼도 27에 도시한 바와 같은 방법을 실시하면 된다.
다음으로, 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 형성 방법에 대해서 설명한다.
또한, 관통 구멍을 형성하는 공정까지는, 상기 도 22 및 도 23에 대해서 설명한 것과 마찬가지로 행할 수 있다. 여기서는, 그 이후의 공정의 일례에 대해서, 도 28∼도 32를 참조해서 순서대로 설명한다. 또한, 도 28∼도 32에는, 각 형성 공정의 주요부 단면을 모식적으로 도시하고 있다.
도 28은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제1 형성 공정을 설명하는 도면이다.
상기 도 22 및 도 23과 같이 해서, 관통 구멍(603)을 형성하고, 레지스트(702)의 박리까지 행한 후에는, 도 28의 (A)에 도시하는 바와 같이, 다시 레지스트(705)를 형성하고, 도 28의 (B)에 도시하는 바와 같이, 오목부를 형성하는 영역에 개구부(705a)를 형성한다. 개구부(705a)를 형성한 후에는, 도 28의 (C)에 도시하는 바와 같이, 레지스트(705)를 마스크로 한 드라이 에칭에 의해, 반도체 소자(600)에 오목부(608)를 형성한다.
도 29는 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제2 형성 공정을 설명하는 도면이다.
오목부(608)의 형성 후에는, 도 29의 (A)에 도시하는 바와 같이, 레지스트(705)를 박리하고, 열산화법, CVD법 등을 이용하여, 도 29의 (B)에 도시하는 바와 같이, 절연막(604)을 형성한다. 절연막(604)의 형성 후에는, 도 29의 (C)에 도시하는 바와 같이, 시드층(605)을 형성한다.
도 30은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제3 형성 공정을 설명하는 도면이다.
시드층(605)의 형성 후에는, 도 30의 (A)에 도시하는 바와 같이, 레지스트(703)를 형성하고, 도 30의 (B)에 도시하는 바와 같이, 재배선을 형성하는 영역과 오목부(608)에 개구부(703a)를 형성한다. 그리고, 도 30의 (C)에 도시하는 바와 같이, 개구부(703a)의 시드층(605) 상에, 도금법을 이용하여, 재배선(606) 및 오목부(608) 내의 전극(609)을 형성한다. 그 후, 레지스트(703)는 박리한다.
도 31은 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제4 형성 공정을 설명하는 도면이다.
재배선(606) 및 전극(609)의 형성 후에는, 도 31의 (A)에 도시하는 바와 같이, 다시 레지스트(704)를 형성하고, 도 31의 (B)에 도시하는 바와 같이, 돌기 전극을 형성하는 영역에 개구부(704a)를 형성한다. 그리고, 도 31의 (C)에 도시하는 바와 같이, 개구부(704a)의 재배선(606) 상에, 도금법을 이용하여 포스트부(607a)를 형성하고, 또한, 그 포스트부(607a) 상에 땜납부(607b)를 형성하여, 돌기 전극(607)을 형성한다.
도 32는 관통 구멍 및 오목부를 갖는 반도체 소자의 일례의 제5 형성 공정을 설명하는 도면이다.
돌기 전극(607)의 형성 후에는, 도 32의 (A)에 도시하는 바와 같이, 레지스트(704)를 박리한다. 그리고, 도 32의 (B)에 도시하는 바와 같이, 레지스트(704)의 박리 후에 표출하는 시드층(605)을, 에칭에 의해 제거한다. 에칭 후, 리플로우를 행해서 땜납부(607b)를 성형하고, 접착제(700) 및 서포트 기판(701)을 박리함으로써, 도 32의 (C)에 도시하는 바와 같은 반도체 소자(600b)를 얻을 수 있다. 반도체 소자(600b)의 관통 구멍(603) 및 오목부(608)에는, 다른 전자 소자가 구비하는 돌기 전극이 삽입된다.
또한, 반도체 소자(600b)(600)는, 액티브 소자이어도, 더미 소자이어도 된다.
또한, 여기서는, 표리면에 돌기 전극(601, 607)을 갖는 반도체 소자(600b)의 형성 방법을 예시했지만, 이면의 돌기 전극(607)만을 갖는 반도체 소자도, 이 도 28∼도 32에 도시하는 바와 같은 방법의 예에 따라서 형성하는 것이 가능하다.
이상, 복수의 전자 소자를 적층해서 접속하는 반도체 장치에 관해서 설명하였다. 반도체 장치는, 상기 형태에 한하지 않고, 적절히 그 형태를 변경하는 것도 가능하다.
도 33은 제1 변형예의 설명도이다. 또한, 도 33에는, 반도체 소자, 전자 소자 및 기판의 주요부 단면을 모식적으로 도시하고 있다.
도 33에 도시하는 바와 같이, 대향하는 반도체 소자(810)와 전자 소자(반도체 소자, 회로 기판 등)(820)의 돌기 전극(811, 821)끼리를 접속하는 경우, 반드시 그들 돌기 전극(811, 821)의 쌍방에 땜납부(811b, 821b)가 설치되어 있는 것을 필요로 하지 않는다. 예를 들면, 도 33의 (A)에 도시하는 바와 같이, 반도체 소자(810)의 돌기 전극(811)에만, 포스트부(811a) 상에 땜납부(811b)를 설치하고, 전자 소자(820)의 돌기 전극(821)은, 포스트부(821a)만을 갖는 구성으로 할 수 있다. 또한, 도 33의 (B)에 도시하는 바와 같이, 전자 소자(820)의 돌기 전극(821)에만, 포스트부(821a) 상에 땜납부(821b)를 설치하고, 반도체 소자(810)의 돌기 전극(811)은, 포스트부(811a)만을 갖는 구성으로 할 수도 있다. 도 33에 도시하는 바와 같은 구성이어도, 돌기 전극(811, 821)끼리를, 기판(반도체 소자, 수지 기판, 세라믹 기판 등)(830)의 관통 구멍(831) 내에서 접속하는 것이 가능하다.
도 34는 제2 변형예의 설명도이다. 또한, 도 34에는, 반도체 소자, 전자 소자 및 기판의 주요부 단면을 모식적으로 도시하고 있다.
도 34에 도시하는 바와 같이, 반도체 소자(810)와 전자 소자(820) 사이에 설치하는 기판(830)에는, 그 양면에 범프(832)를 설치해도 된다. 예를 들면, 돌기 전극(811, 821)끼리를 관통 구멍(831) 내에서 접속시켰을 때에, 상면의 범프(832)가 반도체 소자(810)에 접촉하고, 하면의 범프(832)가 전자 소자(820)에 접촉하는 구성으로 할 수 있다. 기판(830)을 액티브 소자로 하는 경우에는, 그러한 상하 양면의 범프(832)를 반도체 소자(810) 및 전자 소자(820)의 접속 단자로서 이용할 수 있다.
도 35는 제3 변형예의 설명도이다. 또한, 도 35는, 기판의 주요부 평면 모식도이다.
기판(830)의 관통 구멍(831)과 범프(832)의 배치(환언하면, 반도체 소자(810) 및 전자 소자(820)의 돌기 전극(811, 821)과, 기판(830)의 범프(832)의 배치)는, 예를 들면, 도 35에 도시하는 바와 같은 배치로 하는 것이 가능하다. 예를 들면, 도 35의 (A)와 같이, 관통 구멍(831)과 범프(832)를 교대로 배열시킬 수 있다. 또한, 도 35의 (B)와 같이, 중앙부의 범프(832)를 둘러싸도록, 외주부에 관통 구멍(831)을 배열시킬 수도 있다. 어떠한 경우라도, 반도체 소자(810)와 전자 소자(820)의 접속 시의 위치 어긋남이나 단락을 효과적으로 억제하는 것이 가능하다.
또한, 관통 구멍(831)은, 기판(830)에 전체적으로 배치되어 있지 않아도, 기판(830) 내에 복수(2개 이상) 설치되어 있으면, 위치 어긋남 등에 대한 일정한 효과를 얻는 것이 가능하다.
도 36은 제4 변형예의 설명도이다. 또한, 도 36에는, 반도체 소자, 전자 소자 및 기판의 주요부 단면을 모식적으로 도시하고 있다.
기판(830)에 설치되는 관통 구멍(831)은, 원통형에 한하지 않는다. 예를 들면, 도 36의 (A)과 같이, 반도체 소자(810) 측의 개구경이 큰 테이퍼 형상의 관통 구멍(831A)으로 하거나, 도 36의 (B)과 같이 전자 소자(820) 측의 개구경이 큰 테이퍼 형상의 관통 구멍(831B)으로 하거나 할 수도 있다. 또한, 도 36의 (C)과 같이, 반도체 소자(810) 측의 개구와, 전자 소자(820) 측의 개구 사이에, 그들의 개구보다도 작은 직경의 부분을 포함하는, 잘록한 형상의 관통 구멍(831C)으로 할 수도 있다.
또한, 이와 같이 원통형, 테이퍼 형상, 잘록한 형상 등으로 할 수 있는, 기판(830)의 관통 구멍(831)의 직경은, 그 최세부(最細部)에서, 돌기 전극(811, 821)의 직경의 등배 이상, 2배 미만이 되도록 설정하는 것이 바람직하다. 이에 의해, 관통 구멍(831)에 돌기 전극(811, 821)을 삽입하고, 위치 어긋남 등을 효과적으로 억제하는 것이 가능하게 된다.
도 37은 제5 변형예의 설명도이다. 또한, 도 37에는, 반도체 소자, 전자 소자 및 기판의 주요부 단면을 모식적으로 도시하고 있다.
반도체 소자(810) 및 전자 소자(820)의 돌기 전극(811, 821)은, 포스트 전극에 한하지 않는다. 예를 들면, 도 37의 (A), (B)과 같이, 반도체 소자(810)의 돌기 전극으로서 Au 등의 스터드 범프(811A)를 이용하고, 그 스터드 범프(811A)와, 전자 소자(820)의 포스트 전극인 돌기 전극(821)을, 땜납부(821b)를 개재해서 관통 구멍(831) 내에서 접속하도록 해도 된다.
또한, 반도체 소자(810)에는 포스트 전극의 돌기 전극(811)을 이용하고, 전자 소자(820)의 돌기 전극으로서 스터드 범프를 이용하는 것도 가능하다. 또한, 반도체 소자(810) 및 전자 소자(820)의 쌍방에 스터드 범프를 이용하는 것도 가능하다.
이상 설명한 실시 형태에 관하여, 더욱 이하의 실시예를 개시한다.
<실시예 1>
직경 30㎛, 피치 50㎛, 높이 35㎛의 Cu 포스트부의 선단에, 높이 약 10㎛의 주석 은(SnAg) 땜납이 형성된 돌기 전극을 갖는, 평면 사이즈 3.5㎜×7㎜의 반도체 소자(여기서는 「제1 반도체 소자」라고 함)를 준비한다.
또한, 이 제1 반도체 소자의 돌기 전극과 동일한 사이즈 및 구조에서 동일한 배치 패턴의 돌기 전극을 갖는, 평면 사이즈 15㎜×15㎜의 Si를 이용한 탑재 기판(여기서는 「Si 탑재 기판」이라고 함)을 준비한다.
또한, 관통 구멍을 갖는 반도체 소자(여기서는 「제2 반도체 소자」라고 함)로서, 액티브층을 설치하지 않는 Si 기판을 이용한다. 제2 반도체 소자는, 다음과 같이 형성한다. 우선, Si 기판의 표면에, 드라이 에칭으로, 제1 반도체 소자 상의 돌기 전극과 동일한 패턴으로, 개구경 35㎛의 구멍을 형성한다. 그 후, Si 기판의 이면 연삭에 의해, Si 기판의 두께를 50㎛까지 박형화한다. 이때, 먼저 표면으로부터 형성한 구멍이 표출하고, 관통 구멍이 형성된다. 그 후, Si 기판의 이면(연삭면) 및 관통 구멍 내에, 저온 CVD법 또는 열산화법에 의해 절연막을 형성한다. 이에 의해, 제2 반도체 소자를 얻는다. 이 제2 반도체 소자에 접속 단자를 형성하는 경우에는, 미리 Si 기판 표면에 회로 패턴 및 범프 등을 형성해 두고, 그리고나서 상기한 바와 같이 관통 구멍, 절연막의 형성을 행하도록 하면 된다.
Si 탑재 기판에 제1 반도체 소자를 실장할 때에는, 우선, Si 탑재 기판 상에, 관통 구멍을 형성한 제2 반도체 소자를, 그 관통 구멍과, Si 탑재 기판의 돌기 전극의 위치를 맞추어, 플립 칩 본더로 탑재한다. 다음으로, 제1 반도체 소자의 돌기 전극과, 제2 반도체 소자의 관통 구멍의 위치 정렬을 행하고, 제1 반도체 소자를 플립 칩 본더로 탑재한다. 그 후, 질소분위기의 리플로우 로에서 240℃까지 가열하고, Si 탑재 기판과 제1 반도체 소자를 접속한다.
비교를 위해, 관통 구멍을 형성한 제2 반도체 소자를 이용하지 않고, Si 탑재 기판에 제1 반도체 소자를 탑재하고, 리플로우 로에서 가열을 행하여, 그들의 접속을 행한다.
이와 같이 해서, Si 탑재 기판과 제1 반도체 소자를, 제2 반도체 소자를 이용해서 접속한 샘플과, 제2 반도체 소자를 이용하지 않고 접속한 샘플을, 각각 10개씩 제작하고, 전기적 도통을 측정하였다. 그 결과, 제2 반도체 소자를 이용한 샘플은, 도통 불량이 없고, 10개의 샘플 모두, Si 탑재 기판과 제1 반도체 소자를 접속하는 것이 가능하였다. 한편, 제2 반도체 소자를 이용하지 않은 샘플은, 10개의 샘플 중, 2개에서 도통 불량이 발생하였다. 이 결과보다, Si 탑재 기판과 제1 반도체 소자를 접속할 때에 제2 반도체 소자를 이용하는 것의 우위성이 확인되었다.
<실시예 2>
상기 제1 반도체 소자의 돌기 전극과 동일한 사이즈 및 구조에서 동일한 배치 패턴의 돌기 전극을 갖는, 평면 사이즈 35㎜×35㎜의 수지를 이용한 탑재 기판(여기서는 「수지제 탑재 기판」이라고 함)을 준비한다. 이러한 수지제 탑재 기판에, 상기 제2 반도체 소자를 이용하여, 상기 제1 반도체 소자를 실장한다.
그 때는, 우선, 수지제 탑재 기판 상에, 관통 구멍을 형성한 제2 반도체 소자를, 그 관통 구멍과 수지제 탑재 기판의 돌기 전극의 위치를 맞추어, 플립 칩 본더로 탑재한다. 다음으로, 제1 반도체 소자의 돌기 전극과, 제2 반도체 소자의 관통 구멍의 위치 정렬을 행하고, 제1 반도체 소자를 플립 칩 본더로 탑재한다. 그 후, 질소분위기의 리플로우 로에서 240℃까지 가열하고, 수지제 탑재 기판과 제1 반도체 소자를 접속한다.
비교를 위해, 관통 구멍을 형성한 제2 반도체 소자를 이용하지 않고, 수지제 탑재 기판에 제1 반도체 소자를 탑재하고, 리플로우 로에서 가열을 행하여, 그들의 접속을 행한다.
이와 같이 해서, 수지제 탑재 기판과 제1 반도체 소자를, 제2 반도체 소자를 이용해서 접속한 샘플과, 제2 반도체 소자를 이용하지 않고 접속한 샘플을, 각각 10개씩 제작하고, 전기적 도통을 측정하였다. 그 결과, 제2 반도체 소자를 이용한 샘플은, 도통 불량이 없고, 10개의 샘플 모두, 수지제 탑재 기판과 제1 반도체 소자를 접속하는 것이 가능하였다. 한편, 제2 반도체 소자를 이용하지 않은 샘플은, 10개의 샘플 중, 2개에서 도통 불량이 발생하였다. 이 결과로부터, 수지제 탑재 기판과 제1 반도체 소자를 접속할 때에 제2 반도체 소자를 이용하는 것의 우위성이 확인되었다.
이상 설명한 바와 같이, 2개의 전자 소자(반도체 소자, 회로 기판 등) 사이에, 관통 구멍을 설치한 기판(반도체 소자, 수지 기판, 세라믹 기판 등)을 개재시키고, 그 관통 구멍 내에서, 2개의 전자 소자의 돌기 전극을 접속한다. 이에 의해, 탑재 시의 위치 어긋남을 억제할 수 있어, 전자 소자간의 접속 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 3개 이상의 전자 소자를 적층해서 접속하는 경우에 있어서도, 중간에 개재시키는 전자 소자(기판)의 관통 구멍이 가이드의 역활을 하고, 전자 소자를 적층할 때의 하중, 진동 등에 의한, 아래에 적층되어 있는 전자 소자의 위치 어긋남이 억제된다. 그 때문에, 3개 이상의 전자 소자를 적층해 두고, 이들을 일괄 리플로우로 접속하는 것이 가능해지고, 생산성의 향상에도 기여한다.
이상 설명한 실시 형태에 관하여, 더욱 이하의 부기를 개시한다.
(부기 1) 제1 돌기 전극을 갖는 제1 반도체 소자와,
제2 돌기 전극을 갖는 전자 소자와,
상기 제1 반도체 소자와 상기 전자 소자 사이에 설치된 기판을 포함하고,
상기 기판은, 제1 관통 구멍을 갖고,
상기 제1 돌기 전극과 상기 제2 돌기 전극은, 상기 제1 관통 구멍 내에서 접속되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 제1 관통 구멍의 측벽이 절연성인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 제1 반도체 소자는, 제2 관통 구멍을 갖고,
상기 기판은, 상기 제2 관통 구멍에 삽입된 제3 돌기 전극을 갖고 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 전자 소자는, 오목부를 갖고,
상기 기판은, 상기 오목부에 삽입된 제4 돌기 전극을 갖고 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 제1 돌기 전극은, 제1 포스트부를 갖고,
상기 제2 돌기 전극은, 제2 포스트부를 갖고,
상기 제1 관통 구멍 내에, 상기 제1포스트부와 상기 제2 포스트부의 선단끼리를 접속하는 접속부를 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 전자 소자는, 제2 반도체 소자인 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 전자 소자는, 회로 기판인 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 8) 상기 기판은, 제3 반도체 소자인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9) 상기 기판은, 회로 기판, 수지 기판 또는 세라믹 기판인 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 제1 반도체 소자와 상기 전자 소자 사이 및 상기 제1 관통 구멍 내가, 절연성 부재로 충전되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11) 상기 제1 돌기 전극 및 상기 제2 돌기 전극의 직경은, 상기 제1 관통 구멍의 직경보다도 작은 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12) 상기 제1 돌기 전극 및 상기 제2 돌기 전극 중 적어도 한쪽은, 스터드 범프인 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13) 상기 기판은, 도전부를 갖고, 상기 도전부가, 상기 제1 반도체 소자 및 상기 전자 소자 중 적어도 한쪽과 전기적으로 접속되어 있는 것을 특징으로 하는 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 14) 제1 돌기 전극을 갖는 전자 소자의 상방에, 제1 관통 구멍을 갖는 기판을, 상기 제1 돌기 전극이 상기 제1 관통 구멍에 삽입되도록 배치하는 공정과,
상기 기판의 상방에, 제2 돌기 전극을 갖는 반도체 소자를, 상기 제2 돌기 전극이 상기 제1 관통 구멍에 삽입되도록 배치하는 공정과,
상기 제1 관통 구멍 내에서, 상기 제1 돌기 전극과 상기 제2 돌기 전극을 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15) 상기 반도체 소자는, 제2 관통 구멍을 갖고,
상기 기판은, 제3 돌기 전극을 갖고,
상기 기판의 상방에 상기 반도체 소자를 배치하는 공정은, 상기 제2 돌기 전극을 상기 제1 관통 구멍에 삽입함과 함께, 상기 제3 돌기 전극을 상기 제2 관통 구멍에 삽입하는 공정을 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 전자 소자는, 오목부를 갖고,
상기 기판은, 제4 돌기 전극을 갖고,
상기 전자 소자의 상방에 상기 기판을 배치하는 공정은, 상기 제1 돌기 전극을 상기 제1 관통 구멍에 삽입함과 함께, 상기 제4 돌기 전극을 상기 오목부에 삽입하는 공정을 포함하는 것을 특징으로 하는 부기 14 또는 15에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 제1 돌기 전극은, 제1포스트부를 갖고,
상기 제2 돌기 전극은, 제2 포스트부를 갖고,
상기 제1 돌기 전극과 상기 제2 돌기 전극을 접속하는 공정은, 상기 제1 관통 구멍 내에서, 상기 제1포스트부와 상기 제2 포스트부의 선단끼리를 접속부에서 접속하는 공정을 포함하는 것을 특징으로 하는 부기 14 내지 16 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 18) 반도체 장치와,
상기 반도체 장치가 탑재된 회로 기판을 구비하고,
상기 반도체 장치는,
제1 돌기 전극을 갖는 반도체 소자와,
제2 돌기 전극을 갖는 전자 소자와,
상기 반도체 소자와 상기 전자 소자 사이에 설치된 기판을 포함하고,
상기 기판은, 관통 구멍을 갖고,
상기 제1 돌기 전극과 상기 제2 돌기 전극은, 상기 관통 구멍 내에서 접속되어 있는 것을 특징으로 하는 전자 장치.
1, 10, 140, 170, 170A, 190, 200, 300 : 반도체 장치
2, 20, 20A, 30, 30A, 40, 210, 220, 230, 240, 310, 320, 330, 340, 400, 400a, 600, 600a, 600b, 810 : 반도체 소자
2a, 3a, 21, 21A, 23, 31, 31A, 33, 151, 211, 221, 231, 241, 311, 321, 331, 341, 401, 601, 607, 811, 821 : 돌기 전극
3, 820 : 전자 소자
4, 180, 830 : 기판
4a, 41, 181, 181A, 223, 233, 323, 333, 403, 603, 831, 831A, 831B, 831C : 관통 구멍
5, 50, 50A, 160, 251, 252, 351, 352 : 접속부
21a, 21Aa, 31a, 31Aa, 151a, 211a, 221a, 231a, 241a, 311a, 321a, 331a, 341a, 401a, 601a, 607a, 811a, 821a : 포스트부
21b, 21Ab, 31b, 31Ab, 151b, 211b, 221b, 231b, 241b, 321b, 331b, 341b, 401b, 601b, 607b, 811b, 821b : 땜납부
34, 36, 37A, 183A : 배선
35 : 관통 전극
42, 182, 182A, 832 : 범프
43, 404, 604 : 절연막
61 : 반도체 기판
62 : 소자 영역
63 : 배선층
63a, 63d : 도전부
63b, 63c : 절연부
64 : 제1 배선층
65 : 제2 배선층
66 : 제3 배선층
67 : 제4 배선층
68, 152, 212a, 222a, 232a, 312a, 322a, 332a, 609 : 전극
69 : 보호막
70, 70A : 수지
100, 110 : 전자 장치
101, 111, 150 : 회로 기판
102 : 와이어
112, 184A : 땜납 볼
180A : 수지 기판
212, 222, 232, 312, 322, 332, 608 : 오목부
310a, 320a, 330a, 340a : 회로 영역
314, 324, 334, 344, 606 : 재배선
403a : 구멍
500, 503, 700 : 접착제
501, 504, 701 : 서포트 기판
502, 702, 703, 704, 705 : 레지스트
502a, 702a, 703a, 704a, 705a : 개구부
605 : 시드층
811A : 스터드 범프

Claims (10)

  1. 제1 돌기 전극을 갖는 반도체 소자와,
    제2 돌기 전극을 갖는 전자 소자와,
    상기 반도체 소자와 상기 전자 소자 사이에 설치된 기판을 포함하고,
    상기 기판은, 제1 관통 구멍 및 상기 전자 소자에 당접하는 범프를 갖고,
    상기 제1 돌기 전극과 상기 제2 돌기 전극은, 상기 제1 관통 구멍 내에서 접속되고,
    상기 범프에 의해, 상기 기판의 상기 범프가 배치되어 있는 표면과, 상기 전자 소자의 상기 제2 돌기 전극이 배치되어 있는 표면이 이격하여 배치되고,
    상기 범프의 높이는, 상기 범프가 상기 전자 소자에 당접하였을 때, 상기 전자 소자의 상기 제2 돌기 전극이 상기 제1 관통 구멍 내에 수용되고 상기 제1 관통 구멍으로부터 돌출하지 않도록 하는 높이이며,
    상기 제1 관통 구멍의 측벽에, 상기 제1 돌기 전극과 상기 제2 돌기 전극이 접속된 후에 상기 제1 관통 구멍 내에 남는 간극에 노출되는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 소자는, 제2 관통 구멍을 갖고,
    상기 기판은, 상기 제2 관통 구멍에 삽입된 제3 돌기 전극을 갖고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 전자 소자는, 오목부를 갖고, 상기 기판은, 상기 오목부에 삽입된 제4 돌기 전극을 갖고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 돌기 전극은, 제1 포스트부를 갖고,
    상기 제2 돌기 전극은, 제2 포스트부를 갖고,
    상기 제1 관통 구멍 내에, 상기 제1 포스트부와 상기 제2 포스트부의 선단끼리를 접속하는 접속부를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1 돌기 전극을 갖는 전자 소자의 상방에, 제1 관통 구멍 및 상기 전자 소자에 당접하는 범프를 갖는 기판을, 상기 제1 돌기 전극이 상기 제1 관통 구멍에 삽입되도록 배치하는 공정과,
    상기 기판의 상방에, 제2 돌기 전극을 갖는 반도체 소자를, 상기 제2 돌기 전극이 상기 제1 관통 구멍에 삽입되도록 배치하는 공정과,
    상기 제1 관통 구멍 내에서, 상기 제1 돌기 전극과 상기 제2 돌기 전극을 접속하는 공정을 포함하고,
    상기 범프에 의해, 상기 기판의 상기 범프가 배치되어 있는 표면과, 상기 전자 소자의 상기 제2 돌기 전극이 배치되어 있는 표면이 이격하여 배치되고,
    상기 범프의 높이는, 상기 범프가 상기 전자 소자에 당접하였을 때, 상기 전자 소자의 상기 제1 돌기 전극이 상기 제1 관통 구멍 내에 수용되고 상기 제1 관통 구멍으로부터 돌출하지 않도록 하는 높이이며,
    상기 제1 관통 구멍의 측벽에, 상기 제1 돌기 전극과 상기 제2 돌기 전극이 접속된 후에 상기 제1 관통 구멍 내에 남는 간극에 노출되는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 소자는, 제2 관통 구멍을 갖고,
    상기 기판은, 제3 돌기 전극을 갖고,
    상기 기판의 상방에 상기 반도체 소자를 배치하는 공정은, 상기 제2 돌기 전극을 상기 제1 관통 구멍에 삽입함과 함께, 상기 제3 돌기 전극을 상기 제2 관통 구멍에 삽입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 전자 소자는, 오목부를 갖고,
    상기 기판은, 제4 돌기 전극을 갖고,
    상기 전자 소자의 상방에 상기 기판을 배치하는 공정은, 상기 제1 돌기 전극을 상기 제1 관통 구멍에 삽입함과 함께, 상기 제4 돌기 전극을 상기 오목부에 삽입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 돌기 전극은, 제1 포스트부를 갖고,
    상기 제2 돌기 전극은, 제2 포스트부를 갖고,
    상기 제1 돌기 전극과 상기 제2 돌기 전극을 접속하는 공정은, 상기 제1 관통 구멍 내에서, 상기 제1 포스트부와 상기 제2 포스트부의 선단끼리를 접속부에서 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 장치와,
    상기 반도체 장치가 탑재된 회로 기판을 구비하고,
    상기 반도체 장치는,
    제1 돌기 전극을 갖는 반도체 소자와,
    제2 돌기 전극을 갖는 전자 소자와,
    상기 반도체 소자와 상기 전자 소자 사이에 설치된 기판을 포함하고,
    상기 기판은, 관통 구멍 및 상기 전자 소자에 당접하는 범프를 갖고,
    상기 제1 돌기 전극과 상기 제2 돌기 전극은, 상기 관통 구멍 내에서 접속되어 있고,
    상기 범프에 의해, 상기 기판의 상기 범프가 배치되어 있는 표면과, 상기 전자 소자의 상기 제2 돌기 전극이 배치되어 있는 표면이 이격하여 배치되고,
    상기 범프의 높이는, 상기 범프가 상기 전자 소자에 당접하였을 때, 상기 전자 소자의 상기 제2 돌기 전극이 상기 관통 구멍 내에 수용되고 상기 관통 구멍으로부터 돌출하지 않도록 하는 높이이며,
    상기 제1 관통 구멍의 측벽에, 상기 제1 돌기 전극과 상기 제2 돌기 전극이 접속된 후에 상기 제1 관통 구멍 내에 남는 간극에 노출되는 절연막이 형성되어 있는 것을 특징으로 하는 전자 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014065038A1 (ja) * 2012-10-24 2014-05-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2014150213A (ja) * 2013-02-04 2014-08-21 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP6177117B2 (ja) * 2013-12-10 2017-08-09 オリンパス株式会社 固体撮像装置、撮像装置、固体撮像装置の製造方法
US10037941B2 (en) * 2014-12-12 2018-07-31 Qualcomm Incorporated Integrated device package comprising photo sensitive fill between a substrate and a die
JPWO2018042846A1 (ja) * 2016-08-30 2019-06-24 株式会社村田製作所 電子デバイス及び多層セラミック基板
US10251270B2 (en) * 2016-09-15 2019-04-02 Innovium, Inc. Dual-drill printed circuit board via
US11031373B2 (en) 2019-03-29 2021-06-08 International Business Machines Corporation Spacer for die-to-die communication in an integrated circuit
US11450626B2 (en) * 2020-08-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
JP2023045852A (ja) * 2021-09-22 2023-04-03 キオクシア株式会社 半導体装置及び半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094044A (ja) * 1999-09-20 2001-04-06 Seiko Epson Corp 半導体装置及びその製造方法、回路基板、電子機器
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
WO2010011177A1 (en) * 2008-07-24 2010-01-28 Agency For Science, Technology And Research A substrate arrangement and a method of manufacturing a substrate arrangement

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468681A (en) * 1989-08-28 1995-11-21 Lsi Logic Corporation Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
JPH11163044A (ja) * 1997-11-25 1999-06-18 Hitachi Ltd プリント配線板および電子部品実装方法
US6040630A (en) * 1998-04-13 2000-03-21 Harris Corporation Integrated circuit package for flip chip with alignment preform feature and method of forming same
JP3731378B2 (ja) * 1999-03-31 2006-01-05 セイコーエプソン株式会社 半導体素子の製造方法、および半導体素子、ならびに実装モジュール
US6458623B1 (en) * 2001-01-17 2002-10-01 International Business Machines Corporation Conductive adhesive interconnection with insulating polymer carrier
JP3860000B2 (ja) * 2001-09-07 2006-12-20 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2003282816A (ja) * 2002-03-20 2003-10-03 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6756681B1 (en) * 2002-12-23 2004-06-29 Nokia Corporation Radio frequency integrated circuit having increased substrate resistance enabling three dimensional interconnection with feedthroughs
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7183643B2 (en) * 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2007180529A (ja) 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2008258522A (ja) * 2007-04-09 2008-10-23 Renesas Technology Corp 半導体装置の製造方法
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094044A (ja) * 1999-09-20 2001-04-06 Seiko Epson Corp 半導体装置及びその製造方法、回路基板、電子機器
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
WO2010011177A1 (en) * 2008-07-24 2010-01-28 Agency For Science, Technology And Research A substrate arrangement and a method of manufacturing a substrate arrangement

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