CN109390320B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例是关于一种半导体结构及其制造方法。在一方面，本发明实施例是关于一种半导体结构，包含：裸片，其包含第一表面及与所述第一表面相对的第二表面；第一互连结构，其放置在所述第一表面处且包含第一电介质层及放置在所述第一电介质层内的第一导电部件；模塑物，其环绕所述裸片及所述第一互连结构；第二互连结构，其放置在所述第二表面及所述模塑物上方且包含第二电介质层及放置在所述第二电介质层内的第二导电部件；第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；及导电凸块，其放置在所述第二互连结构上方。

Description

半导体结构及其制造方法
技术领域
本发明实施例是关于一种半导体结构及其制造方法。
背景技术
使用半导体装置的电子装备对于许多现代应用是必不可少的。随着电子技术的发展，半导体装置的大小日益变小，同时具有更强大的功能性及更多的集成电路。由于半导体装置的小型化规模，集成芯片上系统(SoIC)广泛地用于将数个组件集成到单个半导体装置中。在SoIC操作期间，若干组件被组装在单个半导体装置上。此外，众多制造操作是在此小半导体装置内实施。
然而，半导体装置的制造操作涉及在此小且薄的半导体装置上进行的许多步骤及操作。呈小型化规模的半导体装置的制造变得越来越复杂。制造半导体装置的复杂性的增加可产生例如不良结构配置、组件分层或其它问题等缺陷，从而导致半导体装置的高合格率损失及制造成本的增加。因此，修改半导体装置的结构及改进制造操作存在许多挑战。
发明内容
在一方面，本发明实施例涉及一种半导体结构，其包括：裸片，其包含第一表面及与所述第一表面相对的第二表面；第一互连结构，其放置在所述第一表面处且包含第一电介质层及放置在所述第一电介质层内的第一导电部件；模塑物，其环绕所述裸片及所述第一互连结构；第二互连结构，其放置在所述第二表面及所述模塑物上方，且包含第二电介质层及放置在所述第二电介质层内的第二导电部件；第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；及导电凸块，其放置在所述第二互连结构上方。
附图说明
当随着附图一起阅读时，依据以下详细说明最佳地理解本揭露的方面。强调，根据产业的标准惯例，各种构件未按比例绘制。事实上，为论述的清晰起见，可任意地增加或减小各种构件的尺寸。
图1是根据本揭露的一些实施例的半导体结构的示意性横截面图。
图2是图1中的第二电介质层及第一密封环的示意性俯视横截面图。
图3是根据本揭露的一些实施例的半导体结构的示意性横截面图。
图4是图3中的第二电介质层及第一密封环的示意性俯视横截面图。
图5是根据本揭露的一些实施例的半导体结构的示意性横截面图。
图6是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图7A-7K是根据本揭露的一些实施例的按图6的方法制造半导体结构的示意图。
具体实施方式
以下揭露内容提供用于实施所提供标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些特定实例仅是实例且并非打算为限制性的。举例来说，以下说明中的在第二构件上方或第二构件上形成第一构件可包含其中第一构件及第二构件以直接接触方式形成的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的且本质上并不指定所论述的各种实施例及/或配置之间的关系。
此外，为便于说明，本文中可使用空间相对术语(例如，“下面”、“下方”、“下部”、“上方”、“上部”等等)来描述一个元件或构件与另一(其它)元件或构件的关系，如各图中所图解说明。除各图中所描绘的定向之外，所述空间相对术语还打算囊括装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90°或处于其它定向)，且同样可据此解释本文中所使用的空间相对描述符。
在此文档中，术语“耦合”还可称作“电耦合”，且术语“连接”可称作“电连接”。“耦合”及“连接”还可用于指示两个或多于两个元件彼此协作或彼此相互作用。
还可包含其它构件及工艺。举例来说，可包含测试结构以辅助3D封装或3DIC装置的检验测试。举例来说，测试结构可包含形成于重布层中或形成于衬底上的允许对3D封装或3DIC进行测试的测试垫、探针及/或探针卡的使用等等。可对中间结构以及最终结构执行检验测试。另外，本文中所揭露的结构及方法可连同并入有已知良好裸片的中间检验的测试方法一起使用以增大合格率及降低成本。
半导体芯片通过若干操作而制造。在制造过程期间，半导体芯片放置在衬底或晶片上方并与衬底或晶片接合且接着经单个化为半导体装置。在单个化后，即刻从半导体装置剥落一些碎片，或出现一些裂纹，且这些裂纹蔓延到半导体装置中。所述碎片及裂纹将导致对半导体装置的结构损坏。
在本揭露中，揭露一种半导体结构。所述半导体结构包含：裸片；第一互连结构，其放置在所述裸片的表面上方；模塑物，其环绕所述裸片及所述第一互连结构；第二互连结构，其放置在所述裸片的另一表面及所述模塑物上方；及导电凸块，其放置在所述第二互连结构上方。密封环放置在所述第二互连结构内且邻近于所述第二互连结构的边缘。所述密封环经配置以保护所述裸片、所述模塑物或所述第二互连结构在制作或单个化期间免受由裂纹、碎片或其它污染物造成的损坏。因此，在制作或单个化期间发生的组件分层或对所述半导体结构的损坏可被最小化或得以阻止。
图1是根据本揭露的各种实施例的半导体结构100的示意性横截面图。在一些实施例中，半导体结构100包含裸片101、第一互连结构102、模塑物104、第二互连结构105、第一密封环106及导电凸块107。
在一些实施例中，半导体结构100是半导体封装。在一些实施例中，半导体结构100是集成式扇出(InFO)封装，其中裸片101的I/O端子扇出且在较大区中重布在裸片101的表面上方。在一些实施例中，半导体结构100是集成电路上系统(SoIC)封装结构。在一些实施例中，半导体结构100是三维集成电路(3D IC)。
在一些实施例中，裸片101经制作在裸片101内具有预定功能电路。在一些实施例中，裸片101通过机械或激光刀片而从半导电晶片单个化。在一些实施例中，裸片101包括适合于特定应用的多种电路。在一些实施例中，电路包含例如晶体管、电容器、电阻器、二极管等各种装置。在一些实施例中，裸片101是逻辑装置裸片、图形处理单元(GPU)裸片、应用处理(AP)裸片、存储器裸片、高带宽存储器(HBM)裸片等等。在一些实施例中，裸片101是芯片或封装。在一些实施例中，裸片101具有呈四边形、矩形或正方形形状的俯视横截面(如图1中所展示的半导体结构100的俯视图的横截面)。
在一些实施例中，裸片101包含第一表面101a及与第一表面101a相对的第二表面101b。在一些实施例中，裸片101包含介于第一表面101a与第二表面101b之间的侧壁101c。在一些实施例中，侧壁101c大体上正交于第一表面101a或第二表面101b。在一些实施例中，第一表面101a是其上放置有数个电组件的作用侧。在一些实施例中，第二表面101b是其上未放置电组件的非作用侧。
在一些实施例中，第一互连结构102放置在衬底101处。在一些实施例中，第一互连结构102放置在衬底101的第一表面101a处。在一些实施例中，第一互连结构102经配置以从裸片101布线出电路路径且重布裸片101的I/O端子。在一些实施例中，第一互连结构102经配置以将裸片101与在裸片101外部的电路或导电结构电连接。
在一些实施例中，第一互连结构102包含放置在裸片101的第一表面101a处的第一电介质层102a及放置在第一电介质层102a内或放置在第一电介质层102a上方的数个第一导电部件102b。在一些实施例中，第一电介质层102a与裸片101的第一表面101a接触。在一些实施例中，第一电介质层102a包含彼此上下堆叠的数个电介质材料层。在一些实施例中，第一电介质层102a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第一电介质层102a包含聚合材料。在一些实施例中，第一电介质层102a包含聚酰亚胺(PI)、聚苯并恶唑(PBO)等等。在一些实施例中，第一电介质层102a的每一层包含彼此不同或彼此相同的电介质材料。
在一些实施例中，第一导电部件102b放置在第一电介质层102a内或放置在第一电介质层102a上方。在一些实施例中，第一导电部件102b包含例如金、银、铜、镍、钨、铝、锡及/或其合金等导电材料。在一些实施例中，第一导电部件102b在第一电介质层102a内延伸。在一些实施例中，第一导电部件102b延伸穿过第一电介质层102a的一或多个层。在一些实施例中，第一导电部件102b电连接到裸片101的电路。在一些实施例中，第一导电部件102b放置在第一电介质层102a的中心部分处。
在一些实施例中，第一导电部件102b包含第一连接盘(land)部分102b-1及从第一连接盘部分102b-1延伸且与第一连接盘部分102b-1耦合的第一通路部分102b-2。在一些实施例中，第一连接盘部分102b-1在第一电介质层102a内或在第一电介质层102a上方横向延伸。在一些实施例中，第一通路部分102b-2在第一电介质层102a内垂直延伸且通过第一电介质层102a的至少一个层。在一些实施例中，第一连接盘部分102b-1及第一通路部分102b-2彼此上下堆叠。在一些实施例中，第一连接盘部分102b-1及第一通路部分102b-2交替地堆叠。
在一些实施例中，第一连接盘部分102b-1放置在第一电介质层102a上方。在一些实施例中，第一连接盘部分102b-1至少部分地从第一电介质层102a暴露。在一些实施例中，第一连接盘部分102b-1是用于接纳导电结构或电路、与导电结构或电路接合或者与导电结构或电路电连接的接合垫。
在一些实施例中，模塑物104环绕裸片101及第一互连结构102。在一些实施例中，模塑物104与裸片101的侧壁101c及第一电介质层102a的边缘102c接触。在一些实施例中，模塑物104可是单层膜或复合堆叠。在一些实施例中，模塑物104包含例如模塑料、模塑底胶、环氧树脂、树脂等各种材料。在一些实施例中，模塑物104具有高导热性、低吸湿速率及高挠曲强度。在一些实施例中，模塑物104包含例如氧化硅等氧化物。在一些实施例中，模塑物104包含环氧树脂、树脂、模塑料等等。
在一些实施例中，第二互连结构105放置在裸片101的第二表面101b及模塑物104上方。在一些实施例中，第二互连结构105经配置以从裸片101或衬底重布线出电路路径且重布裸片101或衬底的I/O端子。在一些实施例中，第二互连结构105经配置以将裸片101或衬底与在裸片101或衬底外部的电路或导电结构电连接。在一些实施例中，第二互连结构105是背侧RDL。
在一些实施例中，第二互连结构105包含：第二电介质层105a，其放置在裸片101的第二表面101b及模塑物104上方；及数个第二导电部件105b，其放置在第二电介质层105a内或放置在第二电介质层105a上方。在一些实施例中，第二电介质层105a与裸片101的第二表面101b接触。在一些实施例中，第二电介质层105a包含彼此上下堆叠的数个电介质材料层(105a-1、105a-2、105a-3)。在一些实施例中，第二电介质层105a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第二电介质层105a包含聚合材料。在一些实施例中，第二电介质层105a包含聚酰亚胺(PI)、聚苯并恶唑(PBO)等等。在一些实施例中，第二电介质层105a的每一层包含彼此不同或彼此相同的电介质材料。
在一些实施例中，第二电介质层105a的第一层105a-1放置在裸片101的第二表面101b及模塑物104上方。在一些实施例中，第一层105a-1包含例如氧化硅等氧化物。在一些实施例中，第二层105b-2放置在第一层105a-1上方。在一些实施例中，第二层105b-2包含例如氮化硅等氮化物。在一些实施例中，第三层105b-3放置在第二层105b-2上方。在一些实施例中，第三层105b-3包含例如氮化硅等氮化物。在一些实施例中，第一层105a-1、第二层105a-2及第三层105a-3包含彼此相同的电介质材料或彼此不同的电介质材料。尽管图1展示第二电介质层105a包含3个电介质层(105a-1、105a-2、105a-3)，但将理解，第二电介质层105b不限于包含3个电介质层(105a-1、105a-2、105a-3)。第二电介质层105b可包含一或多个电介质层。
在一些实施例中，第二导电部件105b放置在第二电介质层105a内或放置在第二电介质层105a上方。在一些实施例中，第二导电部件105b包含例如金、银、铜、镍、钨、铝、锡及/或其合金等导电材料。在一些实施例中，第二导电部件105b在第二电介质层105a内延伸。在一些实施例中，第二导电部件105b延伸穿过第二电介质层105a的一或多个层。在一些实施例中，第二导电部件105b电连接到裸片101或衬底的电路。在一些实施例中，第二导电部件105b放置在第二电介质层105a的中心部分处。
在一些实施例中，第二导电部件105b包含第二连接盘部分105b-1及从第二连接盘部分105b-1延伸且与第二连接盘部分105b-1耦合的第二通路部分105b-2。在一些实施例中，第二连接盘部分105b-1在第二电介质层105a内或在第二电介质层105a上方横向延伸。在一些实施例中，第二通路部分105b-2在第二电介质层105a内垂直延伸且通过第二电介质层105a的至少一个层。在一些实施例中，第二连接盘部分105b-1及第二通路部分105b-2彼此上下堆叠。在一些实施例中，第二连接盘部分105b-1及第二通路部分105b-2交替地堆叠。
在一些实施例中，第二连接盘部分105b-1放置在第二电介质层105a上方。在一些实施例中，第二连接盘部分105b-1至少部分地从第二电介质层105a暴露。在一些实施例中，第二连接盘部分105b-1至少部分地从第二电介质层105a的第一层105a-1暴露。在一些实施例中，第二连接盘部分105b-1放置在模塑物104上方或与模塑物104接触。在一些实施例中，第二连接盘部分105b-1是用于接纳导电结构或电路、与导电结构或电路接合或者与导电结构或电路电连接的接合垫。
在一些实施例中，第二连接盘部分105b-1由第二电介质层105a环绕。在一些实施例中，第二连接盘部分105b-1放置在第二层105a-2上方且至少部分地从第二电介质层105a的第三层105a-3暴露。在一些实施例中，第二连接盘部分105b-1是用于接纳导电结构或电路、与导电结构或电路接合或者与导电结构或电路电连接的凸块垫。在一些实施例中，第二连接盘部分105b-1包含例如铬、铜、金、钛、银、镍、钯或钨等导电材料。在一些实施例中，第二连接盘部分105b-1是可焊接表面且充当用于接纳导电结构的平台。
在一些实施例中，第一密封环106放置在第二电介质层105a内且放置在模塑物104上方。在一些实施例中，第一密封环106邻近于第二电介质层105a的边缘105c而放置。在一些实施例中，第一密封环106延伸穿过第二电介质层105a的至少一个层。在一些实施例中，第一密封环106在第二电介质层105a的第一层105a-1与第三层105a-3之间延伸。在一些实施例中，第一密封环106在第二电介质层105a的第一层105a-1与第二层105a-2之间延伸。在一些实施例中，第一密封环106在第二电介质层105a内横向或垂直延伸。在一些实施例中，第二电介质层105a的一部分放置在第一密封环与模塑物104之间。在一些实施例中，第一密封环106仅放置在模塑物104上方，而不放置在裸片101上方。在一些实施例中，裸片101上方未放置第一密封环106。在一些实施例中，第一密封环106与模塑物104隔离。
在一些实施例中，第一密封环106与第二导电部件105b电隔离。在一些实施例中，第一密封环106与裸片101电隔离。在一些实施例中，第一密封环106是虚拟结构。在一些实施例中，第一密封环106与第二导电部件105b电连接或耦合。
在一些实施例中，第一密封环106配置为用于在单个化或锯割操作后阻止例如碎片、湿气、化学品、腐蚀性材料等污染物渗透到半导体结构100或第二电介质层105a中且阻止裂纹蔓延到半导体结构100或第二电介质层105a中的阻障。
在一些实施例中，第一密封环106比第二导电部件105b更接近第二电介质层105a的边缘105c而放置。在一些实施例中，第二电介质层105b的边缘105c与第二导电部件105b之间的距离D2大体上大于第二电介质层的边缘105c与第一密封环106之间的距离D1。
图2是半导体结构100的示意性俯视横截面图。在一些实施例中，第一密封环106沿着第二电介质层105a的边缘105c延伸。在一些实施例中，第一密封环106经延伸以环绕第二导电部件105b。在一些实施例中，第一密封环106的俯视横截面呈条形或框形形状。
返回参考图1，在一些实施例中，导电凸块107放置在第二互连结构105上方。在一些实施例中，导电凸块107放置在第二导电部件105b上方且电连接到第二导电部件105b。在一些实施例中，导电凸块107放置在第二导电部件105b的第二连接盘部分105b-1上方且电连接到第二导电部件105b的第二连接盘部分105b-1。
在一些实施例中，导电凸块107电连接到第一密封环106。在一些实施例中，导电凸块107通过第二导电部件105b电连接到第一密封环106。在一些实施例中，导电凸块107与第二导电部件105b接合。在一些实施例中，导电凸块107与第二连接盘部分105b-1接合。在一些实施例中，导电凸块107至少部分地从第二电介质层105a暴露。在一些实施例中，导电凸块107的外表面与第二电介质层105a或第二电介质层105a的第三层105a-3接触。
在一些实施例中，导电凸块107呈圆柱形、球形或半球形形状。在一些实施例中，导电凸块107为焊料接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等等。在一些实施例中，导电凸块107为导电柱或导电桩。在一些实施例中，导电凸块107包含例如铅、锡、铜、金、镍等金属。在一些实施例中，导电凸块107经配置以接合在另一衬底或封装上方且将半导体结构100的电路与另一衬底或封装的电路电连接。
在一些实施例中，第二密封环103放置在裸片101或第一互连结构102内。在一些实施例中，第二密封环103在裸片101或第一电介质层102a内垂直延伸。在一些实施例中，第二密封环103邻近于裸片101的侧壁101c而放置。在一些实施例中，第二密封环103邻近于第一电介质层102a的边缘102c而放置。在一些实施例中，第二密封环103邻近于模塑物103而放置。在一些实施例中，第二密封环103与第一导电部件102b电隔离。在一些实施例中，第二密封环103是虚拟结构。在一些实施例中，第二密封环103配置为用于在单个化或锯割操作后阻止例如碎片、湿气、化学品、腐蚀性材料等污染物渗透到裸片101中且阻止裂纹蔓延到裸片101中的阻障。在一些实施例中，第一密封环106的宽度W1大体上大于第二密封环103的宽度W2。
在一些实施例中，通路108放置在模塑物104内且在模塑物104内延伸。在一些实施例中，通路108延伸穿过模塑物104。在一些实施例中，通路108电连接到第二导电部件105b。在一些实施例中，通路108与第二导电部件105b的第二连接盘部分105b-1接合。在一些实施例中，通路108的一端至少部分地从模塑物104暴露。在一些实施例中，通路108与第一密封环106电隔离。在一些实施例中，第一密封环106不与通路108耦合。在一些实施例中，第一密封环106不连接到通路108或不与通路108耦合。在一些实施例中，通路108包含例如铜、银、金、铝等导电材料。在一些实施例中，通路108是贯穿模塑物通路(TMV)或贯穿氧化物通路(TOV)。在一些实施例中，通路108的高度大体上与裸片101的厚度及第一电介质层102a的厚度的总厚度相同。
在一些实施例中，半导体结构100包含衬底109、放置在衬底109上方的第三互连结构110。在一些实施例中，裸片101及模塑物104放置在衬底109上方。在一些实施例中，衬底109是半导电衬底。在一些实施例中，衬底109包含例如硅、锗、镓、砷或其组合等半导电材料。在一些实施例中，衬底109是硅衬底或硅中介层。在一些实施例中，衬底109包含例如陶瓷、玻璃、聚合物等材料。在一些实施例中，衬底109包含有机材料。在一些实施例中，衬底109上制作有预定功能电路。在一些实施例中，衬底109包含放置在衬底109内的数个导电迹线及数个电组件，例如晶体管、二极管等。在一些实施例中，衬底109是印刷电路板(PCB)。在一些实施例中，衬底109具有四边形、矩形、正方形、多边形或任何其它适合形状。
在一些实施例中，衬底109包含第三表面109a及与第三表面109a相对的第四表面109b。在一些实施例中，第三表面109a是其上放置有数个电组件的作用侧。在一些实施例中，第四表面109b是其上未放置电组件的非作用侧。
在一些实施例中，第三互连结构110放置在衬底109的第三表面109a上方。在一些实施例中，第三互连结构110经配置以从衬底109布线出电路路径。在一些实施例中，第三互连结构110经配置以电连接裸片101。
在一些实施例中，第三互连结构110包含：第三电介质层110a，其放置在衬底109的第三表面109a上方；及数个第三导电部件110b，其放置在第三电介质层110a内或放置在第三电介质层110a上方。在一些实施例中，第三电介质层110a与衬底109的第三表面109a接触。在一些实施例中，模塑物104放置在第三电介质层110a上方。在一些实施例中，裸片101放置在第三电介质层110a上方。在一些实施例中，第三电介质层110a包含彼此上下堆叠的数个电介质材料层。在一些实施例中，第三电介质层110a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第三电介质层110a包含聚合材料。在一些实施例中，第三电介质层110a包含聚酰亚胺(PI)、聚苯并恶唑(PBO)等等。在一些实施例中，第三电介质层110a的每一层包含彼此不同或彼此相同的电介质材料。
在一些实施例中，第三导电部件110b放置在第三电介质层110a内或放置在第三电介质层110a上方。在一些实施例中，第三导电部件110b与第一导电部件102b接合。在一些实施例中，第三导电部件110b包含例如金、银、铜、镍、钨、铝、锡及/或其合金等导电材料。在一些实施例中，第三导电部件110b在第三电介质层110a内延伸。在一些实施例中，第三导电部件110b延伸穿过第三电介质层110a的一或多个层。在一些实施例中，第三导电部件110b电连接到衬底109的电路。在一些实施例中，第三导电部件110b放置在第三电介质层110a的中心部分处。
在一些实施例中，第三导电部件110b包含第三连接盘部分110b-1及从第三连接盘部分110b-1延伸且与第三连接盘部分110b-1耦合的第三通路部分110b-2。在一些实施例中，第三连接盘部分110b-1在第三电介质层110a内或在第三电介质层110a上方横向延伸。在一些实施例中，第三通路部分110b-2在第三电介质层110a内垂直延伸且通过第三电介质层110a的至少一个层。在一些实施例中，第三连接盘部分110b-1及第三通路部分110b-2彼此上下堆叠。在一些实施例中，第三连接盘部分110b-1及第三通路部分110b-2交替地堆叠。
在一些实施例中，第三连接盘部分110b-1放置在第三电介质层110a上方。在一些实施例中，第三连接盘部分110b-1至少部分地从第三电介质层110a暴露。在一些实施例中，第三连接盘部分110b-1放置在模塑物104上方或与模塑物104接触。在一些实施例中，第三连接盘部分110b-1是用于接纳导电结构或电路、与导电结构或电路接合或者与导电结构或电路电连接的接合垫。
在一些实施例中，第三连接盘部分110b-1与通路108耦合或接合。在一些实施例中，第三连接盘部分110b-1与第一导电部件102b耦合或接合。在一些实施例中，第三连接盘部分110b-1与第一导电部件102b的第一连接盘部分102b-1耦合或接合。在一些实施例中，第三连接盘部分110b-1与第一连接盘部分102b-1共晶接合。在一些实施例中，第三连接盘部分110b-1与第一连接盘部分102b-1垂直对准。
在一些实施例中，第三密封环111放置在第三电介质层110a内。在一些实施例中，第三密封环111在第三电介质层110a内垂直延伸。在一些实施例中，第三密封环111邻近于第三电介质层110a的边缘110c而放置。在一些实施例中，第三密封环111与第三导电部件110b电隔离。在一些实施例中，第三密封环111是虚拟结构。在一些实施例中，第三密封环111与第一密封环106垂直对准。在一些实施例中，第三密封环111配置为用于在单个化或锯割操作后阻止例如碎片、湿气、化学品、腐蚀性材料等污染物渗透到衬底109中且阻止裂纹蔓延到衬底109中的阻障。在一些实施例中，第一密封环106的宽度W1大体上大于第三密封环111的宽度W3。
图3是根据本揭露的各种实施例的半导体结构200的示意性横截面图，且图4是半导体结构200的示意性俯视横截面图。在一些实施例中，半导体结构200包含裸片101、第一互连结构102、模塑物104、第二互连结构105、第一密封环106、导电凸块107、衬底109及第三互连结构110，其等具有与上文所描述或图1中所图解说明的配置类似的配置。
在一些实施例中，半导体结构200包含放置在第一电介质层102a内的一个以上第一密封环106。在如图3及4中所展示的一些实施例中，两个第一密封环106沿着第二电介质层105a的边缘105c延伸。在一些实施例中，两个第一密封环106经延伸以环绕第二导电结构105b。在一些实施例中，两个第一密封环106的俯视横截面呈条形或框形形状。
图5是半导体结构300的示意性俯视横截面图。在一些实施例中，半导体结构300包含裸片101、第一互连结构102、模塑物104、第二互连结构105、第一密封环106、导电凸块107、衬底109及第三互连结构110，其等具有与上文所描述或图1中所图解说明的配置类似的配置。在一些实施例中，第一密封环106与第二导电部件105b接触。在一些实施例中，第一密封环106连接到电接地。在一些实施例中，导电凸块107连接到电接地。在一些实施例中，第一密封环106通过导电凸块107或第二导电部件105b连接到电接地。
在本揭露中，还揭露一种制造半导体结构(100、200、300)的方法。在一些实施例中，半导体结构(100、200、300)通过方法400而形成。方法400包含若干操作，且说明及图解不视为对操作的顺序的限制。图6是制造半导体结构(100、200、300)的方法300的实施例。方法300包含若干操作(401、402、403、404、405、406及407)。
在操作401中，提供或接纳裸片101，如图7A中所展示。在一些实施例中，裸片101包含第一表面101a及与第一表面101a相对的第二表面101b。在一些实施例中，裸片101是芯片或封装。在一些实施例中，裸片101具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在操作402中，将第一电介质层102a放置在裸片101处，如图7B中所展示。在一些实施例中，将第一电介质层102a放置在裸片101的第一表面101a处。在一些实施例中，第一电介质层102a包含彼此上下堆叠的数个电介质材料层。在一些实施例中，第一电介质层102a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第一电介质层102a包含例如聚酰亚胺(PI)、聚苯并恶唑(PBO)等聚合材料。在一些实施例中，第一电介质层102a通过旋涂、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)或任何其它适合操作而沉积。
在操作403中，在第一电介质层102a内或在第一电介质层102a上方形成第一导电部件102b，如图7C中所展示。在一些实施例中，第一导电部件102b延伸穿过第一电介质层102a的至少一个层。在一些实施例中，第一导电部件102b通过移除第一电介质层102a的一部分以形成开口且接着将导电材料放置到所述开口中而形成。在一些实施例中，第一电介质层102a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。
在一些实施例中，第一导电部件102b包含第一连接盘部分102b-1及与第一连接盘部分102b-1耦合的第一通路部分102b-2。在一些实施例中，第一连接盘部分102b-1及第一通路部分102b-2彼此上下堆叠。在一些实施例中，第一连接盘部分102b-1及第一通路部分102b-2交替地堆叠。在一些实施例中，在裸片101或裸片101的第一表面101a上方形成包含第一电介质层102a及第一导电部件102b的第一互连结构102。在一些实施例中，第一互连结构102、第一电介质层102a及第一导电部件102b具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，在裸片101或第一电介质层102a内形成第二密封环103。在一些实施例中，第二密封环103邻近于裸片101的侧壁101c或第一电介质层102a的边缘102c而形成。在一些实施例中，第二密封环103与第一导电部件102b电隔离。在一些实施例中，第二密封环103是通过移除裸片101的一部分或第一电介质层102a的一部分以形成开口且接着将导电材料放置到所述开口中而形成。在一些实施例中，裸片101的部分及第一电介质层102a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。在一些实施例中，第二密封环103具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在操作404中，形成模塑物104，如图7D中所展示。在一些实施例中，模塑物104围绕裸片101及第一电介质层102a而放置。在一些实施例中，模塑物104与裸片101的侧壁101c及第一电介质层102a的边缘102c接触。在一些实施例中，模塑物104是通过转移成型、注射成型、包覆成型或任何其它适合操作而形成。在一些实施例中，模塑物104包含例如氧化物、模塑料、环氧树脂、树脂等各种材料。在一些实施例中，模塑物104具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，在模塑物104内形成通路108。在一些实施例中，通路108延伸穿过模塑物104。在一些实施例中，通路108是贯穿模塑物通路(TMV)或贯穿氧化物通路(TOV)。在一些实施例中，通路108通过移除模塑物104的一部分以形成开口且接着将导电材料放置到所述开口中而形成。在一些实施例中，模塑物104的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。在一些实施例中，通路108具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在操作405中，将第二电介质层105a放置在裸片101的第二表面101b及模塑物104上方，如图7E中所展示。在一些实施例中，第二电介质层105a包含彼此上下堆叠的数个电介质材料层。在一些实施例中，第二电介质层105a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第二电介质层105a包含例如聚酰亚胺(PI)、聚苯并恶唑(PBO)等聚合材料。在一些实施例中，第二电介质层105a通过旋涂、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)或任何其它适合操作而沉积。在一些实施例中，第二电介质层105a具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，第二电介质层105a包含彼此上下堆叠的数个层(105a-1、105a-2、105a-3)。在一些实施例中，将第一层105a-1放置在裸片101的第二表面101b及模塑物104上方，接着将第二层105a-2放置在第一层105a-1上方，且接着将第三层105a-3放置在第二层105a-2上方。在一些实施例中，第二电介质层105a的每一层(105a-1、105a-2、105a-3)包含彼此不同或彼此相同的电介质材料。
在操作406中，将第二导电部件105b及第一密封环106放置在第二电介质层105a内，如图7F中所展示。在一些实施例中，第二导电部件105b延伸穿过第二电介质层105a的至少一个层。在一些实施例中，第二导电部件105b在第二电介质层105a的中心部分处形成。在一些实施例中，第二导电部件105b电连接到通路108或与通路108接合。在一些实施例中，第二导电部件105b通过移除第二电介质层105a的一部分以形成开口且接着将导电材料放置到所述开口中而形成。在一些实施例中，第二电介质层105a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。
在一些实施例中，第二导电部件105b包含第二连接盘部分105b-1及与第二连接盘部分105b-1耦合的第二通路部分105b-2。在一些实施例中，第二连接盘部分105b-1及第二通路部分105b-2彼此上下堆叠。在一些实施例中，第二连接盘部分105b-1及第二通路部分105b-2交替地堆叠。在一些实施例中，在裸片101及模塑物104上方形成包含第二电介质层105a及第二导电部件105b的第二互连结构105。在一些实施例中，第二互连结构105、第二电介质层105a及第二导电部件105b具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，在第二电介质层105a内形成第一密封环106。在一些实施例中，第一密封环106邻近于第二电介质层105a的边缘105c而形成。在一些实施例中，第一密封环106形成于模塑物104上方。在一些实施例中，第一密封环106与第二导电部件105b电隔离。在一些实施例中，第一密封环106电连接到第二导电部件105b。在一些实施例中，第一密封环106连接到电接地。在一些实施例中，第一密封环106在第二电介质层105a的至少一个层内垂直延伸。
在一些实施例中，第一密封环106通过移除第二电介质层105a的邻近于第二电介质层105a的边缘105c的一部分以形成凹槽且接着将导电材料放置到所述凹槽中而形成。在一些实施例中，第二电介质层105a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。在一些实施例中，第一密封环106具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在操作407中，将导电凸块107放置在第二电介质层105b上方，如图7G中所展示。在一些实施例中，将导电凸块107放置在第二导电部件105b上方且电连接到第二导电部件105b。在一些实施例中，将导电凸块107放置在第二连接盘部分105b-1上方且电连接到第二连接盘部分105b-1。在一些实施例中，将导电凸块107放置在第二导电部件105b上方，且接着将第二电介质层105a的第三层105a-3放置在第二导电部件105b上方以环绕导电凸块107。
在一些实施例中，导电凸块107通过植球、上焊料、模版印刷或任何其它适合操作而放置。在一些实施例中，导电凸块107为焊料接头、焊料凸块、焊球、球栅阵列(BGA)球、受控塌陷芯片连接(C4)凸块、微凸块等等。在一些实施例中，导电凸块107为导电柱或导电桩。在一些实施例中，导电凸块107具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，提供或接纳衬底109，如图7H中所展示。在一些实施例中，衬底109是半导电衬底。在一些实施例中，衬底109包含例如硅、锗、镓、砷或其组合等半导电材料。在一些实施例中，衬底109是硅衬底或硅中介层。在一些实施例中，衬底109包含例如陶瓷、玻璃、聚合物等材料。在一些实施例中，衬底109包含有机材料。在一些实施例中，衬底109是印刷电路板(PCB)。在一些实施例中，衬底109包含第三表面109a及与第三表面109a相对的第四表面109b。
在一些实施例中，将第三电介质层110a放置在衬底109处，如图7I中所展示。在一些实施例中，第三电介质层110a包含彼此上下堆叠的数个电介质材料层。在一些实施例中，第三电介质层110a包含例如氧化硅、氮化硅、无掺杂硅玻璃等电介质材料。在一些实施例中，第三电介质层110a包含例如聚酰亚胺(PI)、聚苯并恶唑(PBO)等聚合材料。在一些实施例中，第三电介质层110a通过旋涂、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDPCVD)或任何其它适合操作而沉积。在一些实施例中，第三电介质层110a具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，在第三电介质层110a上方或在第三电介质层110a内形成第三导电部件110b，如图7J中所展示。在一些实施例中，第三导电部件110b延伸穿过第三电介质层110a的至少一个层。在一些实施例中，第三导电部件110b在第三电介质层110a的中心部分处形成。在一些实施例中，第三导电部件110b通过移除第三电介质层110a的一部分以形成开口且接着将导电材料放置到所述开口中而形成。在一些实施例中，第三电介质层110a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。
在一些实施例中，第三导电部件110b包含第三连接盘部分110b-1及与第三连接盘部分110b-1耦合的第三通路部分110b-2。在一些实施例中，第三连接盘部分110b-1及第三通路部分110b-2彼此上下堆叠。在一些实施例中，第三连接盘部分110b-1及第三通路部分110b-2交替地堆叠。在一些实施例中，在衬底109上方形成包含第三电介质层110a及第三导电部件110b的第三互连结构110。在一些实施例中，第三互连结构110、第二电介质层105a、第二导电部件105b、第三电介质层110a及第三导电部件110b具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，第三密封环111形成于第三电介质层110a内。在一些实施例中，第三密封环111邻近于第三电介质层110a的边缘110c而形成。在一些实施例中，第三密封环111与第三导电部件110b电隔离。在一些实施例中，第三密封环111在第三电介质层110a的至少一个层内垂直延伸。
在一些实施例中，第三密封环111通过移除第三电介质层110a的邻近于第三电介质层110a的边缘110c的一部分以形成开口且接着将导电材料放置到开口中而形成。在一些实施例中，第三电介质层110a的部分的移除包含光学光刻、蚀刻或任何其它适合操作。在一些实施例中，导电材料的放置包含溅镀、电镀或任何其它适合操作。在一些实施例中，导电材料包含铜、银、金、铝等。在一些实施例中，第三密封环111具有类似于上文所描述或图1、3或5中所图解说明的配置的配置。
在一些实施例中，将第一导电部件102b与第三导电部件110b接合，如图7K中所展示。在一些实施例中，第一导电部件102b与第三导电部件110b垂直对准。在一些实施例中，第一导电部件102b通过共晶接合或任何其它适合操作而与第三导电部件110b接合。在一些实施例中，将第一连接盘部分102b-1与第三连接盘部分110b-1接合。在一些实施例中，将模塑物104及第一电介质层102a放置在第三电介质层110a上方或与第三电介质层110a接合。在一些实施例中，将第三导电部件110b电连接到通路108或与通路108接合。在一些实施例中，电连接裸片101与衬底109。在一些实施例中，衬底109通过第三导电部件110b、通路108、第二导电部件105b及导电凸块107而电连接到电路。在一些实施例中，形成如图1、3或5中所展示的半导体结构(100、200、300)。
在本揭露中，揭露一种半导体结构。所述半导体结构包含：裸片；模塑物，其环绕所述裸片；互连结构，其放置在所述裸片及所述模塑物上方；及密封环，其放置在所述互连结构内且邻近于所述互连结构的边缘。所述密封环经配置以保护所述裸片、所述模塑物或所述互连结构在制作或单个化期间免受由裂纹、碎片或其它污染物造成的损坏。因此，在制作或单个化期间发生的对所述半导体结构的损坏可被最小化或得以阻止。
在一些实施例中，一种半导体结构包含：裸片，其包含第一表面及与所述第一表面相对的第二表面；第一互连结构，其放置在所述第一表面处且包含第一电介质层及放置在所述第一电介质层内的第一导电部件；模塑物，其环绕所述裸片及所述第一互连结构；第二互连结构，其放置在所述第二表面及所述模塑物上方且包含第二电介质层及放置在所述第二电介质层内的第二导电部件；第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；及导电凸块，其放置在所述第二互连结构上方。
在一些实施例中，所述第一密封环邻近于所述第二电介质层的边缘而放置。在一些实施例中，所述第一密封环在所述第二电介质层内垂直延伸或沿着所述第二电介质层的边缘延伸。在一些实施例中，所述第一密封环电连接到所述第二导电部件或所述导电凸块。在一些实施例中，所述第一密封环连接到电接地。在一些实施例中，所述第一密封环环绕所述第二导电部件。在一些实施例中，所述第二电介质层的一部分放置在所述第一密封环与所述模塑物之间。在一些实施例中，所述模塑物包含氧化物或模塑料。在一些实施例中，所述半导体结构进一步包含在所述裸片或所述第一电介质层内垂直延伸的第二密封环。在一些实施例中，所述第二密封环邻近于所述裸片的边缘或所述模塑物而放置。在一些实施例中，所述第一密封环的宽度大体上大于所述第二密封环的宽度。在一些实施例中，所述半导体结构进一步包含放置在所述模塑物内且延伸穿过所述模塑物的通路。在一些实施例中，所述第一密封环与所述通路电隔离。
在一些实施例中，一种半导体结构包含：裸片，其包含第一表面及与所述第一表面相对的第二表面；第一电介质层，其放置在所述第一表面处；第一导电部件，其放置在所述第一电介质层内；模塑物，其环绕所述裸片及所述第一电介质层；第二电介质层，其放置在所述第二表面及所述模塑物上方；第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；及第三电介质层，其放置在所述裸片及所述模塑物上方。
在一些实施例中，所述半导体结构进一步包含：衬底，其放置在所述第三电介质层处；第三导电部件，其放置在所述第三电介质层内且与所述第一导电部件接合。在一些实施例中，所述半导体结构进一步包含在所述第三电介质层内垂直延伸且邻近于所述第三电介质层的边缘而放置的第二密封环。在一些实施例中，所述第一密封环与所述第二密封环垂直对准。
在一些实施例中，一种制造半导体结构的方法包含：提供裸片，所述裸片包含第一表面及与所述第一表面相对的第二表面；将第一电介质层放置在所述第一表面处；在所述第一电介质层内形成第一导电部件；围绕所述裸片及所述第一电介质层而形成模塑物；将第二电介质层放置在所述第二表面及所述模塑物上方；在所述第二电介质层内形成第二导电部件及第一密封环；及将导电凸块放置在所述第二电介质层上方，其中将所述第一密封环放置在所述模塑物上方。
在一些实施例中，所述第一密封环的所述形成包含移除所述第二电介质层的邻近于所述第二电介质层的边缘的一部分以形成凹槽且将导电材料放置到所述凹槽中。在一些实施例中，所述方法进一步包含：提供衬底；将第三电介质层放置在所述衬底上方；在所述第三电介质层内形成第三导电部件；形成第二密封环，所述第二密封环在所述第三电介质层内延伸且邻近于所述第三电介质层的边缘；及将所述第一导电部件与所述第三导电部件共晶接合。
前述内容概述了数个实施例的构件，使得所属领域的技术人员可更好地理解本揭露的方面。所属领域的技术人员应了解，所属领域的技术人员可容易地使用本揭露作为用于设计或修改用于实施本文中所介绍的实施例的相同目的及/或实现本文中所介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此些等效构造并不背离本揭露的精神及范围，且在不背离本揭露的精神及范围的情况下，此些等效构造在本文中可做出各种改变、替代及变更。

Claims (54)

1.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
第一互连结构，其放置在所述第一表面处且包含第一电介质层及放置在所述第一电介质层内的第一导电部件；
模塑物，其环绕所述裸片及所述第一互连结构；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第二互连结构，其放置在所述第二表面及所述模塑物上方，且包含第二电介质层及放置在所述第二电介质层内的第二导电部件；
第三互连结构，其放置在所述第一表面及所述第一互连结构下方，且包含第三电介质层及放置在所述第三电介质层内的第三导电部件；
第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；
第二密封环，在所述裸片及所述第一电介质层内垂直延伸；
第三密封环，其放置在所述第三电介质层内；及
导电凸块，其放置在所述第二互连结构上方，
其中所述第一密封环与所述通路隔离，且所述第一密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第二密封环穿通所述裸片及所述第一电介质层的接面；及
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
2.根据权利要求1所述的半导体结构，其中所述第一密封环邻近于所述第二电介质层的边缘而放置。
3.根据权利要求1所述的半导体结构，其中所述第一密封环在所述第二电介质层内垂直延伸或沿着所述第二电介质层的边缘而延伸。
4.根据权利要求1所述的半导体结构，其中所述第一密封环电连接到所述第二导电部件或所述导电凸块。
5.根据权利要求1所述的半导体结构，其中所述第一密封环连接到电接地。
6.根据权利要求1所述的半导体结构，其中所述第一密封环环绕所述第二导电部件。
7.根据权利要求1所述的半导体结构，其中所述第二电介质层的一部分放置在所述第一密封环与所述模塑物之间。
8.根据权利要求1所述的半导体结构，其中所述模塑物包含氧化物或模塑料。
9.根据权利要求1所述的半导体结构，其中所述第二密封环邻近于所述裸片或所述模塑物的边缘而放置。
10.根据权利要求1所述的半导体结构，其中所述第一密封环的宽度大体上大于所述第二密封环的宽度。
11.根据权利要求1所述的半导体结构，其中所述第一密封环与所述通路电隔离。
12.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
第一电介质层，其放置在所述第一表面处；
第一导电部件，其放置在所述第一电介质层内；
模塑物，其环绕所述裸片及所述第一电介质层；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第二电介质层，其放置在所述第二表面及所述模塑物上方；
第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；
第二密封环，放置在所述裸片及所述第一电介质层内；
第三电介质层，其放置在所述第一电介质层下方；及
第三密封环，其放置在所述第三电介质层内；
其中所述第一密封环与所述通路隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第二密封环穿通所述第一表面及所述第一电介质层邻近所述第一表面的表面；及
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
13.根据权利要求12所述的半导体结构，其进一步包括：
衬底，其放置在所述第三电介质层处；
第三导电部件，其放置在所述第三电介质层内且与所述第一导电部件接合。
14.根据权利要求13所述的半导体结构，其中所述第三密封环在所述第三电介质层内垂直延伸且邻近于所述第三电介质层的边缘而放置。
15.根据权利要求14所述的半导体结构，其中所述第一密封环与所述第三密封环垂直对准。
16.一种制造半导体结构的方法，其包括：
提供裸片，所述裸片包含第一表面及与所述第一表面相对的第二表面；
在所述第一表面处放置第一电介质层；在所述第一电介质层内形成第一导电部件；
在所述裸片和所述第一电介质层内形成第一密封环；
围绕所述裸片及所述第一电介质层形成模塑物；
在形成所述模塑物之后，在所述模塑物内形成通路，其延伸穿过所述模塑物；
在形成所述通路之后，在所述第二表面及所述模塑物上方放置第二电介质层；
在所述第二电介质层内形成第二导电部件及第二密封环；
在所述第二电介质层上方放置导电凸块；
形成第三电介质层；
在所述第三电介质层内形成第三导电部件及第三密封环；
将所述第一导电部件與第三导电部件接合；及
其中所述第一密封环放置在所述模塑物上方；
其中所述第一密封环与所述通路隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第一密封环穿通所述裸片及所述第一电介质层的接面；及
其中所述第二密封环的宽度大体上大于所述第三密封环的宽度。
17.根据权利要求16所述的方法，其中所述第二密封环的所述形成包含：移除所述第二电介质层的邻近于所述第二电介质层的边缘的一部分以形成凹槽且将导电材料放置到所述凹槽中。
18.根据权利要求16所述的方法，其进一步包括：
提供衬底；
在所述衬底上方放置所述第三电介质层；
在所述第三电介质层内形成所述第三导电部件；
形成所述第三密封环，所述第三密封环在所述第三电介质层内延伸且邻近于所述第三电介质层的边缘；及
将所述第一导电部件与所述第三导电部件共晶接合。
19.一种半导体结构，其包括：
裸片；
第一电介质层，其放置所述裸片下方；
模塑物，其环绕所述裸片及所述第一电介质层；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
互连结构，其放置在所述裸片及所述模塑物上方，且包含第二电介质层及放置在所述第二电介质层内的导电部件；
第三电介质层，其放置在所述第一电介质层及所述模塑物下方；
第一密封环，其放置在所述第二电介质层内且放置在所述模塑物上方；
第二密封环，其在所述裸片及所述第一电介质层内垂直延伸；及
第三密封环，其在所述第三电介质层内，
其中所述第一密封环与所述通路隔离，且所述第一密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度；
其中所述第二密封环穿通所述裸片及所述第一电介质层的接面；及
其中所述第二密封环邻近于所述裸片或所述模塑物的边缘而放置。
20.根据权利要求19所述的半导体结构，其中所述第一密封环邻近于所述第二电介质层的边缘而放置。
21.根据权利要求19所述的半导体结构，其中所述第一密封环电连接到所述导电部件。
22.根据权利要求19所述的半导体结构，其中所述第一密封环通过导电凸块连接到电接地。
23.根据权利要求19所述的半导体结构，其中所述第一密封环环绕所述导电部件。
24.根据权利要求19所述的半导体结构，其中所述第二电介质层的一部分放置在所述第一密封环与所述模塑物之间。
25.根据权利要求19所述的半导体结构，其中所述第一密封环的宽度大体上大于所述第二密封环的宽度。
26.根据权利要求19所述的半导体结构，其中所述第一密封环与所述通路电隔离。
27.根据权利要求19所述的半导体结构，其进一步包括导电凸块，其中所述互连结构放置在所述导电凸块与所述裸片之间。
28.根据权利要求27所述的半导体结构，其中所述导电凸块通过所述互连结构电连接到所述通路。
29.根据权利要求19所述的半导体结构，其中所述第二电介质层的边缘与所述导电部件之间的第一距离大体上大于所述第二电介质层的所述边缘与所述第一密封环之间的第二距离。
30.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
第一互连结构，其放置在所述裸片的所述第一表面上方，且所述第一互连结构包括放置在所述裸片的所述第一表面上方的第一电介质层及放置在所述第一电介质层内的第一导电部件；
模塑物，其环绕所述裸片及所述第一互连结构；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第二互连结构，其放置在所述第二表面及所述模塑物上方，且所述第二互连结构包括放置在所述裸片的所述第二表面上方的第二电介质层；
第三互连结构，其放置在所述第一互连结构上方，且包含第三电介质层；
第一密封环，其放置在所述第二互连结构中且放置在所述模塑物上方；
第二密封环，在所述裸片及所述第一电介质层内垂直延伸；及
第三密封环，其放置在所述第三电介质层内；
其中所述第一密封环与所述通路隔离，且所述第一密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第二密封环穿通所述第一表面及所述第一电介质层邻近所述第一表面的表面；及
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
31.根据权利要求30所述的半导体结构，其中所述第二互连结构进一步包括放置在所述第二电介质层内的第二导电部件，且所述第一密封环放置在所述第二电介质层内。
32.根据权利要求30所述的半导体结构，其进一步包括：
衬底，
其中所述第三互连结构放置在所述衬底与所述第一互连结构之间，且所述第三互连结构放置在所述模塑物上方。
33.根据权利要求32所述的半导体结构，其中所述第三密封环在所述第三电介质层内垂直延伸且邻近于所述第三电介质层的边缘而放置。
34.根据权利要求30所述的半导体结构，其进一步包括：
第四密封环，其环绕所述第二电介质层内的所述第一密封环，且放置在所述第二电介质层的边缘与所述第一密封环之间。
35.一种制造半导体结构的方法，其包括：
提供裸片，所述裸片具有第一表面及与所述第一表面相对的第二表面；
在所述第一表面上方放置第一电介质层；
在所述第一电介质层内形成第一导电部件；
在所述第一表面处放置第一互连结构；
在所述裸片和所述第一电介质层内形成第一密封环；
围绕所述裸片及所述第一互连结构而形成模塑物；
在形成所述模塑物之后，在所述模塑物内形成通路，其延伸穿过所述模塑物；
在形成所述通路之后，在所述第二表面及所述模塑物上方放置第二电介质层；
在所述第二电介质层内形成第二导电部件及第二密封环；
提供衬底；
在所述衬底上方放置第三电介质层；
在所述第三电介质层内形成第三导电部件及在第三密封环；及
将所述第三导电部件与所述第一导电部件接合，
其中所述第二密封环放置在所述模塑物上方；
其中所述第一密封环与所述通路隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第一密封环穿通所述第一表面及所述第一电介质层邻近所述第一表面的表面；
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度；及
其中所述第三密封环与所述模塑物隔离。
36.根据权利要求35所述的方法，其中将所述第三导电部件与所述第一导电部件接合包括：
将所述第三导电部件与所述第一导电部件共晶接合。
37.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
模塑物，其环绕所述裸片；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第一互连结构，其放置在所述第二表面处，且所述第一互连结构包括放置在所述裸片的所述第二表面上方且放置在所述模塑物上方的第一电介质层；
第二互连结构，其放置在所述第一表面处；
第三互连结构，其放置在所述第二互连结构及所述模塑物下方；
第一密封环，其放置在所述模塑物上方的所述第一互连结构中；
第二密封环，其放置在所述模塑物下方的所述第三互连结构中；及
第三密封环，其放置在所述裸片下方的所述第二互连结构中；
其中所述第一密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第二互连结构的厚度的总厚度相同；
其中所述第三密封环穿通所述裸片及所述第二互连结构的接面；及
其中所述第一密封环的宽度大体上大于所述第二密封环的宽度。
38.根据权利要求37所述的半导体结构，其中所述第一互连结构包括：
第一导电部件，其放置在所述第一电介质层中，
其中所述第一密封环放置在所述第一电介质层中且环绕所述第一导电部件。
39.根据权利要求37所述的半导体结构，其中所述第二互连结构包括：
第二电介质层，其放置在所述裸片的所述第一表面下方且由所述模塑物环绕；及
第二导电部件，其放置在所述第二电介质层中，
其中所述第二电介质层及所述第二导电部件放置在所述裸片与所述第三互连结构之间。
40.根据权利要求39所述的半导体结构，其进一步包括：
第三电介质层，其放置在所述裸片的所述第一表面下方且放置在所述模塑物下方；及
第三导电部件，其放置在所述第三电介质层中，
其中所述第三密封环放置在所述第三电介质层中且环绕所述第三导电部件，且所述第三导电部件电连接到所述第二导电部件。
41.根据权利要求37所述的半导体结构，其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
42.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
第一互连结构，其放置在所述裸片的所述第一表面下方；
模塑物，其环绕所述裸片及所述第一互连结构；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第二互连结构，其放置在所述第二表面及所述模塑物上方，且所述第二互连结构包括放置在所述裸片的所述第二表面上方的第二电介质层；
第三互连结构，其放置在所述第一互连结构及所述模塑物下方，且所述第三互连结构包括第三电介质层；
第一密封环，其放置在所述第二互连结构中且放置在所述模塑物上方；
第二密封环，其提供于所述裸片及所述第一互连结构内；及
第三密封环，其放置在所述第三电介质层，
其中所述第一密封环的第一部份与所述通路隔离，且所述第一密封环的所述第一部分与所述模塑物隔离；
其中所述第一密封环的第二部分与所述第二互连结构的第二导电部件接触，且所述第一密封环的第二部份与所述模塑物接触；
其中所述第三密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一互连结构的厚度的总厚度相同；
其中所述第二密封环穿通所述裸片及所述第一互连结构邻近所述第一表面的表面；及
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
43.根据权利要求42所述的半导体结构，其中所述第一互连结构进一步包括放置在所述裸片的所述第一表面下方的第一电介质层及放置在所述第一电介质层内的第一导电部件。
44.根据权利要求43所述的半导体结构，其中所述第二密封环包括第一部分及第二部分，所述第二密封环的所述第一部分在所述裸片内垂直延伸，且所述第二密封环的所述第二部分在所述第一互连结构的所述第一电介质层内垂直延伸。
45.根据权利要求44所述的半导体结构，其中所述第二密封环的所述第一部分邻近于所述裸片或所述模塑物的边缘而放置，且所述第二密封环的所述第二部分邻近于所述第一电介质层或所述模塑物的边缘而放置。
46.根据权利要求42所述的半导体结构，其中所述第二互连结构进一步包括放置在所述第二电介质层内的第二导电部件，且所述第一密封环放置在所述第二电介质层内。
47.根据权利要求46所述的半导体结构，其中所述第一密封环的所述第一部份通过所述第二电介质层与所述第二导电部件分离。
48.根据权利要求42所述的半导体结构，其中所述第一密封环的宽度大体上大于所述第二密封环的宽度。
49.一种半导体结构，其包括：
裸片，其包含第一表面及与所述第一表面相对的第二表面；
第一互连结构，其放置在所述裸片的所述第一表面下方，且所述第一互连结构包括接触所述第一表面的第一电介质层；
模塑物，其环绕所述裸片及所述第一互连结构；
通路，其放置在所述模塑物内且延伸穿过所述模塑物；
第二互连结构，其放置在所述裸片的所述第二表面及所述模塑物上方，且所述第二互连结构包括放置在所述裸片的所述第二表面上方的第二电介质层；
第三互连结构，其放置在所述第一互连结构及所述模塑物下方；
第一密封环，其放置在所述第二互连结构中且放置在所述模塑物上方；
第二密封环，其在所述裸片及所述第一互连结构内垂直延伸；及
第三密封环，其放置在所述第三互连结构中且放置在所述模塑物上方，
其中所述第一密封环与所述通路隔离，且所述第一密封环与所述模塑物隔离；
其中所述通路的厚度大体上与所述裸片的厚度及所述第一电介质层的厚度的总厚度相同；
其中所述第二密封环穿通所述裸片及所述第一电介质层的接面；及
其中所述第一密封环的宽度大体上大于所述第三密封环的宽度。
50.根据权利要求49所述的半导体结构，所述第一互连结构进一步包括放置在所述第一电介质层内的第一导电部件。
51.根据权利要求50所述的半导体结构，其中所述第二密封环的一部分在所述裸片内垂直延伸，且所述第二密封环的另一部分在所述第一互连结构的所述第一电介质层内垂直延伸。
52.根据权利要求49所述的半导体结构，其中所述第二互连结构进一步包括放置在所述第二电介质层内的第二导电部件，且所述第一密封环放置在所述第二电介质层内。
53.根据权利要求49所述的半导体结构，其中所述第三互连结构进一步包括放置在所述裸片的所述第一表面下方的第三电介质层及放置在所述第三电介质层内的第三导电部件，且所述第三密封环放置在所述第三电介质层内。
54.根据权利要求49所述的半导体结构，其中所述第一密封环的宽度大体上大于所述第二密封环的宽度。
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