TW202131474A - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明實施例係關於一種半導體結構，包括：晶粒，其包括第一表面及與該第一表面相對的第二表面；第一互連結構，其置放於該第一表面處且包括第一電介質層及置放於該第一電介質層內之第一導電部件；模塑物，其環繞該晶粒及該第一互連結構；第二互連結構，其置放於該第二表面及該模塑物上方且包括第二電介質層及置放於該第二電介質層內之第二導電部件；第一密封環，其置放於該第二電介質層內且置放於該模塑物上方；及導電凸塊，其置放於該第二互連結構上方。

Description

半導體結構及其製作方法
本發明實施例係有關半導體結構及其製作方法。
使用半導體裝置之電子裝備對於許多現代應用係必不可少的。隨著電子技術的發展，半導體裝置之大小日益變小，同時具有更強大之功能性及更多的整合。由於半導體裝置之小型化規模，積體系統單晶片(SoIC)廣泛地用於將數個組件整合至單個半導體裝置中。在SoIC操作期間，若干組件被組裝在單個半導體裝置上。此外，眾多製造操作係在此小半導體裝置內實施。 然而，半導體裝置的製造操作涉及在此小且薄的半導體裝置上進行之許多步驟及操作。呈小型化規模之半導體裝置之製造變得越來越複雜。製造半導體裝置之複雜性的增加可產生例如不良結構組態、組件分層或其他問題等缺陷，從而導致半導體裝置之高合格率損失及製造成本的增加。因此，修改半導體裝置之結構及改良製造操作存在許多挑戰。
本發明的一實施例係關於一種半導體結構，其包括：裸片，其包含第一表面及與所述第一表面相對的第二表面；第一互連結構，其放置在所述第一表面處且包含第一電介質層及放置在所述第一電介質層內的第一導電部件；模塑物，其環繞所述裸片及所述第一互連結構；第二互連結構，其放置在所述第二表面及所述模塑物上方，且包含第二電介質層及放置在所述第二電介質層內的第二導電部件；第一密封環，其放置在所述第二電介質層內且放置在所述模塑物上方；及導電凸塊，其放置在所述第二互連結構上方。 本發明的一實施例係關於一種半導體結構，其包括：裸片，其包含第一表面及與所述第一表面相對的第二表面；第一電介質層，其放置在所述第一表面處；第一導電部件，其放置在所述第一電介質層內；模塑物，其環繞所述裸片及所述第一電介質層；第二電介質層，其放置在所述第二表面及所述模塑物上方；第一密封環，其放置在所述第二電介質層內且放置在所述模塑物上方；及第三電介質層，其放置在所述裸片及所述模塑物上方。 本發明的一實施例係關於一種製造半導體結構的方法，其包括：提供裸片，所述裸片包含第一表面及與所述第一表面相對的第二表面；將第一電介質層放置在所述第一表面處；在所述第一電介質層內形成第一導電部件；圍繞所述裸片及所述第一電介質層而形成模塑物；將第二電介質層放置在所述第二表面及所述模塑物上方；在所述第二電介質層內形成第二導電部件及第一密封環；及將導電凸塊放置在所述第二電介質層上方，其中將所述第一密封環放置在所述模塑物上方。
以下揭露內容提供用於實施所提供標的物之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅為實例且並非意欲為限制性的。舉例而言，以下說明中的在第二構件上方或第二構件上形成第一構件可包括其中第一構件及第二構件以直接接觸方式形成之實施例，且亦可包括其中可在第一構件與第二構件之間形成額外構件使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡化及清晰目的且本質上並不指定所論述之各種實施例及/或組態之間的關係。 此外，為便於說明，本文中可使用空間相對術語(例如，「下面」、「下方」、「下部」、「上方」、「上部」等等)來描述一個元件或構件與另一(其他)元件或構件之關係，如各圖中所圖解說明。除各圖中所描繪的定向之外，該空間相對術語亦意欲囊括裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90°或處於其他定向)，且同樣可據此解釋本文中所使用之空間相對描述符。 在此文檔中，術語「耦接」亦可稱作「電耦接」，且術語「連接」可稱作「電連接」。「耦接」及「連接」亦可用於指示兩個或多於兩個元件彼此協作或彼此相互作用。 亦可包括其他構件及製程。舉例而言，可包括測試結構以輔助3D封裝或3DIC裝置之檢驗測試。舉例而言，測試結構可包括形成於重佈層中或形成於基板上的允許對3D封裝或3DIC進行測試的測試墊、探針及/或探針卡的使用等等。可對中間結構以及最終結構執行檢驗測試。另外，本文中所揭露之結構及方法可連同併入有已知良好晶粒的中間檢驗之測試方法一起使用以增大合格率及降低成本。 半導體晶片由若干操作而製造。在製造處理程序期間，半導體晶片置放於基板或晶圓上方且與基板或晶圓接合且接著經單粒化為半導體裝置。在單粒化後，即刻自半導體裝置剝落一些碎片，或出現一些裂紋，且此等裂紋蔓延至半導體裝置中。該等碎片及裂紋將導致對半導體裝置的結構損壞。 在本揭露中，揭露一種半導體結構。該半導體結構包括：晶粒；第一互連結構，其置放於該晶粒之表面上方；模塑物，其環繞該晶粒及該第一互連結構；第二互連結構，其置放於該晶粒之另一表面及該模塑物上方；及導電凸塊，其置放於該第二互連結構上方。密封環置放於該第二互連結構內且鄰近於該第二互連結構之邊緣。該密封環經組態以保護該晶粒、該模塑物或該第二互連結構在製作或單粒化期間免受由裂紋、碎片或其他污染物造成的損壞。因此，在製作或單粒化期間發生的組件分層或對該半導體結構的損壞可被最小化或得以阻止。 圖1為根據本揭露之各種實施例之半導體結構100的示意性橫截面圖。在一些實施例中，半導體結構100包括晶粒101、第一互連結構102、模塑物104、第二互連結構105、第一密封環106及導電凸塊107。 在一些實施例中，半導體結構100為半導體封裝。在一些實施例中，半導體結構100為整合式扇出(InFO)封裝，其中晶粒101之I/O端子扇出且在較大區中重佈在晶粒101之表面上方。在一些實施例中，半導體結構100為積體系統單晶片(SoIC)封裝結構。在一些實施例中，半導體結構100為三維積體電路(3D IC)。 在一些實施例中，晶粒101經製作在晶粒101內具有預定功能電路。在一些實施例中，晶粒101由機械或雷射刀而自半導電晶圓單粒化。在一些實施例中，晶粒101包含適合於特定應用的多種電路。在一些實施例中，電路包括例如電晶體、電容器、電阻器、二極體等各種裝置。在一些實施例中，晶粒101為邏輯裝置晶粒、圖形處理單元(GPU)晶粒、應用處理(AP)晶粒、記憶體晶粒、高頻寬記憶體(HBM)晶粒等等。在一些實施例中，晶粒101為晶片或封裝。在一些實施例中，晶粒101具有呈四邊形、矩形或正方形形狀之俯視橫截面(如圖1中所展示之半導體結構100的俯視圖之橫截面)。 在一些實施例中，晶粒101包括第一表面101a及與第一表面101a相對之第二表面101b。在一些實施例中，晶粒101包括介於第一表面101a與第二表面101b之間的側壁101c。在一些實施例中，側壁101c實質上正交於第一表面101a或第二表面101b。在一些實施例中，第一表面101a為其上置放有數個電組件的作用側。在一些實施例中，第二表面101b為其上未置放電組件的非作用側。 在一些實施例中，第一互連結構102置放於基板101處。在一些實施例中，第一互連結構102置放於基板101之第一表面101a處。在一些實施例中，第一互連結構102經組態以自晶粒101佈線出電路路徑且重佈晶粒101之I/O端子。在一些實施例中，第一互連結構102經組態以將晶粒101與在晶粒101外部之電路或導電結構電連接。 在一些實施例中，第一互連結構102包括置放於晶粒101之第一表面101a處的第一電介質層102a及置放於第一電介質層102a內或置放於第一電介質層102a上方之數個第一導電部件102b。在一些實施例中，第一電介質層102a與晶粒101之第一表面101a接觸。在一些實施例中，第一電介質層102a包括彼此上下堆疊的數個電介質材料層。在一些實施例中，第一電介質層102a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第一電介質層102a包括聚合材料。在一些實施例中，第一電介質層102a包括聚醯亞胺(PI)、聚苯并噁唑(PBO)等等。在一些實施例中，第一電介質層102a之每一層包括彼此不同或彼此相同的電介質材料。 在一些實施例中，第一導電部件102b置放於第一電介質層102a內或置放於第一電介質層102a上方。在一些實施例中，第一導電部件102b包括例如金、銀、銅、鎳、鎢、鋁、錫及/或其合金等導電材料。在一些實施例中，第一導電部件102b在第一電介質層102a內延伸。在一些實施例中，第一導電部件102b延伸穿過第一電介質層102a之一或多個層。在一些實施例中，第一導電部件102b電連接至晶粒101之電路。在一些實施例中，第一導電部件102b置放於第一電介質層102a之中心部分處。 在一些實施例中，第一導電部件102b包括第一連接盤(land)部分102b-1及自第一連接盤部分102b-1延伸且與第一連接盤部分102b-1耦接的第一通路部分102b-2。在一些實施例中，第一連接盤部分102b-1在第一電介質層102a內或在第一電介質層102a上方橫向延伸。在一些實施例中，第一通路部分102b-2在第一電介質層102a內垂直延伸且穿過第一電介質層102a的至少一個層。在一些實施例中，第一連接盤部分102b-1及第一通路部分102b-2彼此上下堆疊。在一些實施例中，第一連接盤部分102b-1及第一通路部分102b-2交替地堆疊。 在一些實施例中，第一連接盤部分102b-1置放於第一電介質層102a上方。在一些實施例中，第一連接盤部分102b-1至少部分地自第一電介質層102a暴露。在一些實施例中，第一連接盤部分102b-1係用於接納導電結構或電路、與導電結構或電路接合或者與導電結構或電路電連接的接合墊。 在一些實施例中，模塑物104環繞晶粒101及第一互連結構102。在一些實施例中，模塑物104與晶粒101之側壁101c及第一電介質層102a之邊緣102c接觸。在一些實施例中，模塑物104可為單層膜或複合堆疊。在一些實施例中，模塑物104包括例如模塑膠、模塑底膠、環氧樹脂、樹脂等各種材料。在一些實施例中，模塑物104具有高導熱性、低吸濕速率及高撓曲強度。在一些實施例中，模塑物104包括例如氧化矽等氧化物。在一些實施例中，模塑物104包括環氧樹脂、樹脂、模塑膠等等。 在一些實施例中，第二互連結構105置放於晶粒101之第二表面101b及模塑物104上方。在一些實施例中，第二互連結構105經組態以自晶粒101或基板重佈線出電路路徑且重佈晶粒101或基板之I/O端子。在一些實施例中，第二互連結構105經組態以將晶粒101或基板與在晶粒101或基板外部之電路或導電結構電連接。在一些實施例中，第二互連結構105為背側RDL。 在一些實施例中，第二互連結構105包括：第二電介質層105a，其置放於晶粒101之第二表面101b及模塑物104上方；及數個第二導電部件105b，其置放於第二電介質層105a內或置放於第二電介質層105a上方。在一些實施例中，第二電介質層105a與晶粒101之第二表面101b接觸。在一些實施例中，第二電介質層105a包括彼此上下堆疊的數個電介質材料層(105a-1、105a-2、105a-3)。在一些實施例中，第二電介質層105a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第二電介質層105a包括聚合材料。在一些實施例中，第二電介質層105a包括聚醯亞胺(PI)、聚苯并噁唑(PBO)等等。在一些實施例中，第二電介質層105a之每一層包括彼此不同或彼此相同的電介質材料。 在一些實施例中，第二電介質層105a之第一層105a-1置放於晶粒101之第二表面101b及模塑物104上方。在一些實施例中，第一層105a-1包括例如氧化矽等氧化物。在一些實施例中，第二層105a-2置放於第一層105a-1上方。在一些實施例中，第二層105a-2包括例如氮化矽等氮化物。在一些實施例中，第三層105a-3置放於第二層105a-2上方。在一些實施例中，第三層105a-3包括例如氮化矽等氮化物。在一些實施例中，第一層105a-1、第二層105a-2及第三層105a-3包括彼此相同的電介質材料或彼此不同的電介質材料。儘管圖1展示第二電介質層105a包括3個電介質層(105a-1、105a-2、105a-3)，但將理解，第二電介質層105a不限於包括3個電介質層(105a-1、105a-2、105a-3)。第二電介質層105a可包括一或多個電介質層。 在一些實施例中，第二導電部件105b置放於第二電介質層105a內或置放於第二電介質層105a上方。在一些實施例中，第二導電部件105b包括例如金、銀、銅、鎳、鎢、鋁、錫及/或其合金等導電材料。在一些實施例中，第二導電部件105b在第二電介質層105a內延伸。在一些實施例中，第二導電部件105b延伸穿過第二電介質層105a的一或多個層。在一些實施例中，第二導電部件105b電連接至晶粒101或基板之電路。在一些實施例中，第二導電部件105b置放於第二電介質層105a之中心部分處。 在一些實施例中，第二導電部件105b包括第二連接盤部分105b-1及自第二連接盤部分105b-1延伸且與第二連接盤部分105b-1耦接的第二通路部分105b-2。在一些實施例中，第二連接盤部分105b-1在第二電介質層105a內或在第二電介質層105a上方橫向延伸。在一些實施例中，第二通路部分105b-2在第二電介質層105a內垂直延伸且穿過第二電介質層105a的至少一個層。在一些實施例中，第二連接盤部分105b-1及第二通路部分105b-2彼此上下堆疊。在一些實施例中，第二連接盤部分105b-1及第二通路部分105b-2交替地堆疊。 在一些實施例中，第二連接盤部分105b-1置放於第二電介質層105a上方。在一些實施例中，第二連接盤部分105b-1至少部分地自第二電介質層105a暴露。在一些實施例中，第二連接盤部分105b-1至少部分地自第二電介質層105a之第一層105a-1暴露。在一些實施例中，第二連接盤部分105b-1置放於模塑物104上方或與模塑物104接觸。在一些實施例中，第二連接盤部分105b-1係用於接納導電結構或電路、與導電結構或電路接合或者與導電結構或電路電連接之接合墊。 在一些實施例中，第二連接盤部分105b-1由第二電介質層105a環繞。在一些實施例中，第二連接盤部分105b-1置放於第二層105a-2上方且至少部分地自第二電介質層105a之第三層105a-3暴露。在一些實施例中，第二連接盤部分105b-1係用於接納導電結構或電路、與導電結構或電路接合或者與導電結構或電路電連接的凸塊墊。在一些實施例中，第二連接盤部分105b-1包括例如鉻、銅、金、鈦、銀、鎳、鈀或鎢等導電材料。在一些實施例中，第二連接盤部分105b-1為可焊接表面且充當用於接納導電結構之平台。 在一些實施例中，第一密封環106置放於第二電介質層105a內且置放於模塑物104上方。在一些實施例中，第一密封環106鄰近於第二電介質層105a之邊緣105c而置放。在一些實施例中，第一密封環106延伸穿過第二電介質層105a的至少一個層。在一些實施例中，第一密封環106在第二電介質層105a之第一層105a-1與第三層105a-3之間延伸。在一些實施例中，第一密封環106在第二電介質層105a之第一層105a-1與第二層105a-2之間延伸。在一些實施例中，第一密封環106在第二電介質層105a內橫向或垂直延伸。在一些實施例中，第二電介質層105a之一部分置放於第一密封環與模塑物104之間。在一些實施例中，第一密封環106僅置放於模塑物104上方，而不置放於晶粒101上方。在一些實施例中，晶粒101上方未置放第一密封環106。在一些實施例中，第一密封環106與模塑物104隔離。 在一些實施例中，第一密封環106與第二導電部件105b電隔離。在一些實施例中，第一密封環106與晶粒101電隔離。在一些實施例中，第一密封環106為虛擬結構。在一些實施例中，第一密封環106與第二導電部件105b電連接或耦接。 在一些實施例中，第一密封環106組態為用於在單粒化或鋸割操作後阻止例如碎片、濕氣、化學品、腐蝕性材料等污染物滲透至半導體結構100或第二電介質層105a中且阻止裂紋蔓延至半導體結構100或第二電介質層105a中的阻障。 在一些實施例中，第一密封環106比第二導電部件105b更接近第二電介質層105a之邊緣105c而置放。在一些實施例中，第二電介質層105b之邊緣105c與第二導電部件105b之間的距離D2實質上大於第二電介質層之邊緣105c與第一密封環106之間的距離D1。 圖2為半導體結構100的示意性俯視橫截面圖。在一些實施例中，第一密封環106沿著第二電介質層105a之邊緣105c延伸。在一些實施例中，第一密封環106經延伸以環繞第二導電部件105b。在一些實施例中，第一密封環106之俯視橫截面呈條形或框形形狀。 返回參見圖1，在一些實施例中，導電凸塊107置放於第二互連結構105上方。在一些實施例中，導電凸塊107置放於第二導電部件105b上方且電連接至第二導電部件105b。在一些實施例中，導電凸塊107置放於第二導電部件105b之第二連接盤部分105b-1上方且電連接至第二導電部件105b之第二連接盤部分105b-1。 在一些實施例中，導電凸塊107電連接至第一密封環106。在一些實施例中，導電凸塊107由第二導電部件105b電連接至第一密封環106。在一些實施例中，導電凸塊107與第二導電部件105b接合。在一些實施例中，導電凸塊107與第二連接盤部分105b-1接合。在一些實施例中，導電凸塊107至少部分地自第二電介質層105a暴露。在一些實施例中，導電凸塊107之外表面與第二電介質層105a或第二電介質層105a之第三層105a-3接觸。 在一些實施例中，導電凸塊107呈圓柱形、球形或半球形形狀。在一些實施例中，導電凸塊107為焊料接頭、焊料凸塊、焊球、球柵陣列(BGA)球、受控塌陷晶片連接(C4)凸塊、微凸塊等等。在一些實施例中，導電凸塊107為導電柱或導電樁。在一些實施例中，導電凸塊107包括例如鉛、錫、銅、金、鎳等金屬。在一些實施例中，導電凸塊107經組態以接合在另一基板或封裝上方且將半導體結構100之電路與另一基板或封裝之電路電連接。 在一些實施例中，第二密封環103置放於晶粒101或第一互連結構102內。在一些實施例中，第二密封環103在晶粒101或第一電介質層102a內垂直延伸。在一些實施例中，第二密封環103鄰近於晶粒101之側壁101c而置放。在一些實施例中，第二密封環103鄰近於第一電介質層102a之邊緣102c而置放。在一些實施例中，第二密封環103鄰近於模塑物104而置放。在一些實施例中，第二密封環103與第一導電部件102b電隔離。在一些實施例中，第二密封環103為虛擬結構。在一些實施例中，第二密封環103組態為用於在單粒化或鋸割操作後阻止例如碎片、濕氣、化學品、腐蝕性材料等污染物滲透至晶粒101中且阻止裂紋蔓延至晶粒101中的阻障。在一些實施例中，第一密封環106之寬度W1實質上大於第二密封環103之寬度W2。 在一些實施例中，通路108置放於模塑物104內且在模塑物104內延伸。在一些實施例中，通路108延伸穿過模塑物104。在一些實施例中，通路108電連接至第二導電部件105b。在一些實施例中，通路108與第二導電部件105b之第二連接盤部分105b-1接合。在一些實施例中，通路108之一端至少部分地自模塑物104暴露。在一些實施例中，通路108與第一密封環106電隔離。在一些實施例中，第一密封環106不與通路108耦接。在一些實施例中，第一密封環106不連接至通路108或不與通路108耦接。在一些實施例中，通路108包括例如銅、銀、金、鋁等導電材料。在一些實施例中，通路108為貫穿模塑物通路(TMV)或貫穿氧化物通路(TOV)。在一些實施例中，通路108之高度實質上與晶粒101之厚度及第一電介質層102a之厚度的總厚度相同。 在一些實施例中，半導體結構100包括基板109、置放於基板109上方之第三互連結構110。在一些實施例中，晶粒101及模塑物104置放於基板109上方。在一些實施例中，基板109為半導電基板。在一些實施例中，基板109包括例如矽、鍺、鎵、砷或其組合等半導電材料。在一些實施例中，基板109為矽基板或矽中介層。在一些實施例中，基板109包括例如陶瓷、玻璃、聚合物等材料。在一些實施例中，基板109包括有機材料。在一些實施例中，基板109上製作有預定功能電路。在一些實施例中，基板109包括置放於基板109內的數個導電跡線及數個電組件，例如電晶體、二極體等。在一些實施例中，基板109為印刷電路板(PCB)。在一些實施例中，基板109具有四邊形、矩形、正方形、多邊形或任何其他適合形狀。 在一些實施例中，基板109包括第三表面109a及與第三表面109a相對的第四表面109b。在一些實施例中，第三表面109a為其上置放有數個電組件的作用側。在一些實施例中，第四表面109b為其上未置放電組件的非作用側。 在一些實施例中，第三互連結構110置放於基板109之第三表面109a上方。在一些實施例中，第三互連結構110經組態以自基板109佈線出電路路徑。在一些實施例中，第三互連結構110經組態以電連接晶粒101。 在一些實施例中，第三互連結構110包括：第三電介質層110a，其置放於基板109之第三表面109a上方；及數個第三導電部件110b，其置放於第三電介質層110a內或置放於第三電介質層110a上方。在一些實施例中，第三電介質層110a與基板109之第三表面109a接觸。在一些實施例中，模塑物104置放於第三電介質層110a上方。在一些實施例中，晶粒101置放於第三電介質層110a上方。在一些實施例中，第三電介質層110a包括彼此上下堆疊的數個電介質材料層。在一些實施例中，第三電介質層110a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第三電介質層110a包括聚合材料。在一些實施例中，第三電介質層110a包括聚醯亞胺(PI)、聚苯并噁唑(PBO)等等。在一些實施例中，第三電介質層110a之每一層包括彼此不同或彼此相同的電介質材料。 在一些實施例中，第三導電部件110b置放於第三電介質層110a內或置放於第三電介質層110a上方。在一些實施例中，第三導電部件110b與第一導電部件102b接合。在一些實施例中，第三導電部件110b包括例如金、銀、銅、鎳、鎢、鋁、錫及/或其合金等導電材料。在一些實施例中，第三導電部件110b在第三電介質層110a內延伸。在一些實施例中，第三導電部件110b延伸穿過第三電介質層110a之一或多個層。在一些實施例中，第三導電部件110b電連接至基板109之電路。在一些實施例中，第三導電部件110b置放於第三電介質層110a之中心部分處。 在一些實施例中，第三導電部件110b包括第三連接盤部分110b-1及自第三連接盤部分110b-1延伸且與第三連接盤部分110b-1耦接的第三通路部分110b-2。在一些實施例中，第三連接盤部分110b-1在第三電介質層110a內或在第三電介質層110a上方橫向延伸。在一些實施例中，第三通路部分110b-2在第三電介質層110a內垂直延伸且穿過第三電介質層110a之至少一個層。在一些實施例中，第三連接盤部分110b-1及第三通路部分110b-2彼此上下堆疊。在一些實施例中，第三連接盤部分110b-1及第三通路部分110b-2交替地堆疊。 在一些實施例中，第三連接盤部分110b-1置放於第三電介質層110a上方。在一些實施例中，第三連接盤部分110b-1至少部分地自第三電介質層110a暴露。在一些實施例中，第三連接盤部分110b-1置放於模塑物104上方或與模塑物104接觸。在一些實施例中，第三連接盤部分110b-1為用於接納導電結構或電路、與導電結構或電路接合或者與導電結構或電路電連接之接合墊。 在一些實施例中，第三連接盤部分110b-1與通路108耦接或接合。在一些實施例中，第三連接盤部分110b-1與第一導電部件102b耦接或接合。在一些實施例中，第三連接盤部分110b-1與第一導電部件102b之第一連接盤部分102b-1耦接或接合。在一些實施例中，第三連接盤部分110b-1與第一連接盤部分102b-1共晶接合。在一些實施例中，第三連接盤部分110b-1與第一連接盤部分102b-1垂直對準。 在一些實施例中，第三密封環111置放於第三電介質層110a內。在一些實施例中，第三密封環111在第三電介質層110a內垂直延伸。在一些實施例中，第三密封環111鄰近於第三電介質層110a之邊緣110c而置放。在一些實施例中，第三密封環111與第三導電部件110b電隔離。在一些實施例中，第三密封環111為虛擬結構。在一些實施例中，第三密封環111與第一密封環106垂直對準。在一些實施例中，第三密封環111組態為用於在單粒化或鋸割操作後阻止例如碎片、濕氣、化學品、腐蝕性材料等污染物滲透至基板109中且阻止裂紋蔓延至基板109中的阻障。在一些實施例中，第一密封環106之寬度W1實質上大於第三密封環111之寬度W3。 圖3為根據本揭露之各種實施例之半導體結構200的示意性橫截面圖，且圖4為半導體結構200之示意性俯視橫截面圖。在一些實施例中，半導體結構200包括晶粒101、第一互連結構102、模塑物104、第二互連結構105、第一密封環106、導電凸塊107、基板109及第三互連結構110，其等具有與上文所描述或圖1中所圖解說明之組態類似的組態。 在一些實施例中，半導體結構200包括置放於第一電介質層102a內的一個以上第一密封環106。在如圖3及4中所展示之一些實施例中，兩個第一密封環106沿著第二電介質層105a之邊緣105c延伸。在一些實施例中，兩個第一密封環106經延伸以環繞第二導電結構105b。在一些實施例中，兩個第一密封環106之俯視橫截面呈條形或框形形狀。 圖5為半導體結構300之示意性俯視橫截面圖。在一些實施例中，半導體結構300包括晶粒101、第一互連結構102、模塑物104、第二互連結構105、第一密封環106、導電凸塊107、基板109及第三互連結構110，其等具有與上文所描述或圖1中所圖解說明的組態類似的組態。在一些實施例中，第一密封環106與第二導電部件105b接觸。在一些實施例中，第一密封環106連接至電接地。在一些實施例中，導電凸塊107連接至電接地。在一些實施例中，第一密封環106由導電凸塊107或第二導電部件105b連接至電接地。 在本揭露中，亦揭露一種製造半導體結構(100、200、300)之方法。在一些實施例中，半導體結構(100、200、300)由方法400而形成。方法400包括若干操作，且說明及圖解不視為對操作之順序的限制。圖6為製造半導體結構(100、200、300)之方法400的實施例。方法400包括若干操作(401、402、403、404、405、406及407)。 在操作401中，提供或接納晶粒101，如圖7A中所展示。在一些實施例中，晶粒101包括第一表面101a及與第一表面101a相對的第二表面101b。在一些實施例中，晶粒101為晶片或封裝。在一些實施例中，晶粒101具有類似於上文所描述或圖1、3或5中所圖解說明的組態的組態。 在操作402中，將第一電介質層102a置放於晶粒101處，如圖7B中所展示。在一些實施例中，將第一電介質層102a置放於晶粒101之第一表面101a處。在一些實施例中，第一電介質層102a包括彼此上下堆疊的數個電介質材料層。在一些實施例中，第一電介質層102a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第一電介質層102a包括例如聚醯亞胺(PI)、聚苯并噁唑(PBO)等聚合材料。在一些實施例中，第一電介質層102a藉由旋塗、化學氣相沈積(CVD)、電漿增強CVD (PECVD)、高密度電漿CVD (HDPCVD)或任何其他適合操作而沈積。 在操作403中，在第一電介質層102a內或在第一電介質層102a上方形成第一導電部件102b，如圖7C中所展示。在一些實施例中，第一導電部件102b延伸穿過第一電介質層102a之至少一個層。在一些實施例中，第一導電部件102b藉由移除第一電介質層102a之一部分以形成開口且接著將導電材料置放於該開口中而形成。在一些實施例中，第一電介質層102a之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。 在一些實施例中，第一導電部件102b包括第一連接盤部分102b-1及與第一連接盤部分102b-1耦接的第一通路部分102b-2。在一些實施例中，第一連接盤部分102b-1及第一通路部分102b-2彼此上下堆疊。在一些實施例中，第一連接盤部分102b-1及第一通路部分102b-2交替地堆疊。在一些實施例中，在晶粒101或晶粒101之第一表面101a上方形成包括第一電介質層102a及第一導電部件102b之第一互連結構102。在一些實施例中，第一互連結構102、第一電介質層102a及第一導電部件102b具有類似於上文所描述或圖1、3或5中所圖解說明的組態的組態。 在一些實施例中，在晶粒101或第一電介質層102a內形成第二密封環103。在一些實施例中，第二密封環103鄰近於晶粒101之側壁101c或第一電介質層102a之邊緣102c而形成。在一些實施例中，第二密封環103與第一導電部件102b電隔離。在一些實施例中，第二密封環103為藉由移除晶粒101之一部分或第一電介質層102a之一部分以形成開口且接著將導電材料置放於該開口中而形成。在一些實施例中，晶粒101之部分及第一電介質層102a之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。在一些實施例中，第二密封環103具有類似於上文所描述或圖1、3或5中所圖解說明的組態的組態。 在操作404中，形成模塑物104，如圖7D中所展示。在一些實施例中，模塑物104圍繞晶粒101及第一電介質層102a而置放。在一些實施例中，模塑物104與晶粒101之側壁101c及第一電介質層102a之邊緣102c接觸。在一些實施例中，模塑物104為藉由轉移成型、注射成型、包覆成型或任何其他適合操作而形成。在一些實施例中，模塑物104包括例如氧化物、模塑膠、環氧樹脂、樹脂等各種材料。在一些實施例中，模塑物104具有類似於上文所描述或圖1、3或5中所圖解說明的組態的組態。 在一些實施例中，在模塑物104內形成通路108。在一些實施例中，通路108延伸穿過模塑物104。在一些實施例中，通路108為貫穿模塑物通路(TMV)或貫穿氧化物通路(TOV)。在一些實施例中，通路108藉由移除模塑物104的一部分以形成開口且接著將導電材料置放於該開口中而形成。在一些實施例中，模塑物104之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。在一些實施例中，通路108具有類似於上文所描述或圖1、3或5中所圖解說明的組態的組態。 在操作405中，將第二電介質層105a置放於晶粒101之第二表面101b及模塑物104上方，如圖7E中所展示。在一些實施例中，第二電介質層105a包括彼此上下堆疊的數個電介質材料層。在一些實施例中，第二電介質層105a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第二電介質層105a包括例如聚醯亞胺(PI)、聚苯并噁唑(PBO)等聚合材料。在一些實施例中，第二電介質層105a藉由旋塗、化學氣相沈積(CVD)、電漿增強CVD (PECVD)、高密度電漿CVD (HDPCVD)或任何其他適合操作而沈積。在一些實施例中，第二電介質層105a具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，第二電介質層105a包括彼此上下堆疊的數個層(105a-1、105a-2、105a-3)。在一些實施例中，將第一層105a-1置放於晶粒101之第二表面101b及模塑物104上方，接著將第二層105a-2置放於第一層105a-1上方，且接著將第三層105a-3置放於第二層105a-2上方。在一些實施例中，第二電介質層105a之每一層(105a-1、105a-2、105a-3)包括彼此不同或彼此相同的電介質材料。 在操作406中，將第二導電部件105b及第一密封環106置放於第二電介質層105a內，如圖7F中所展示。在一些實施例中，第二導電部件105b延伸穿過第二電介質層105a的至少一個層。在一些實施例中，第二導電部件105b在第二電介質層105a之中心部分處形成。在一些實施例中，第二導電部件105b電連接至通路108或與通路108接合。在一些實施例中，第二導電部件105b藉由移除第二電介質層105a之一部分以形成開口且接著將導電材料置放於該開口中而形成。在一些實施例中，第二電介質層105a之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。 在一些實施例中，第二導電部件105b包括第二連接盤部分105b-1及與第二連接盤部分105b-1耦接的第二通路部分105b-2。在一些實施例中，第二連接盤部分105b-1及第二通路部分105b-2彼此上下堆疊。在一些實施例中，第二連接盤部分105b-1及第二通路部分105b-2交替地堆疊。在一些實施例中，在晶粒101及模塑物104上方形成包括第二電介質層105a及第二導電部件105b的第二互連結構105。在一些實施例中，第二互連結構105、第二電介質層105a及第二導電部件105b具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，在第二電介質層105a內形成第一密封環106。在一些實施例中，第一密封環106鄰近於第二電介質層105a之邊緣105c而形成。在一些實施例中，第一密封環106形成於模塑物104上方。在一些實施例中，第一密封環106與第二導電部件105b電隔離。在一些實施例中，第一密封環106電連接至第二導電部件105b。在一些實施例中，第一密封環106連接至電接地。在一些實施例中，第一密封環106在第二電介質層105a的至少一個層內垂直延伸。 在一些實施例中，第一密封環106藉由移除第二電介質層105a的鄰近於第二電介質層105a之邊緣105c的一部分以形成凹槽且接著將導電材料置放於該凹槽中而形成。在一些實施例中，第二電介質層105a的部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。在一些實施例中，第一密封環106具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在操作407中，將導電凸塊107置放於第二電介質層105b上方，如圖7G中所展示。在一些實施例中，將導電凸塊107置放於第二導電部件105b上方且電連接至第二導電部件105b。在一些實施例中，將導電凸塊107置放於第二連接盤部分105b-1上方且電連接至第二連接盤部分105b-1。在一些實施例中，將導電凸塊107置放於第二導電部件105b上方，且接著將第二電介質層105a之第三層105a-3置放於第二導電部件105b上方以環繞導電凸塊107。 在一些實施例中，導電凸塊107藉由植球、上焊料、模版印刷或任何其他適合操作而置放。在一些實施例中，導電凸塊107為焊料接頭、焊料凸塊、焊球、球柵陣列(BGA)球、受控塌陷晶片連接(C4)凸塊、微凸塊等等。在一些實施例中，導電凸塊107為導電柱或導電樁。在一些實施例中，導電凸塊107具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，提供或接納基板109，如圖7H中所展示。在一些實施例中，基板109為半導電基板。在一些實施例中，基板109包括例如矽、鍺、鎵、砷或其組合等半導電材料。在一些實施例中，基板109為矽基板或矽中介層。在一些實施例中，基板109包括例如陶瓷、玻璃、聚合物等材料。在一些實施例中，基板109包括有機材料。在一些實施例中，基板109為印刷電路板(PCB)。在一些實施例中，基板109包括第三表面109a及與第三表面109a相對的第四表面109b。 在一些實施例中，將第三電介質層110a置放於基板109處，如圖7I中所展示。在一些實施例中，第三電介質層110a包括彼此上下堆疊的數個電介質材料層。在一些實施例中，第三電介質層110a包括例如氧化矽、氮化矽、無摻雜矽玻璃等電介質材料。在一些實施例中，第三電介質層110a包括例如聚醯亞胺(PI)、聚苯并噁唑(PBO)等聚合材料。在一些實施例中，第三電介質層110a藉由旋塗、化學氣相沈積(CVD)、電漿增強CVD (PECVD)、高密度電漿CVD (HDPCVD)或任何其他適合操作而沈積。在一些實施例中，第三電介質層110a具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，在第三電介質層110a上方或在第三電介質層110a內形成第三導電部件110b，如圖7J中所展示。在一些實施例中，第三導電部件110b延伸穿過第三電介質層110a的至少一個層。在一些實施例中，第三導電部件110b在第三電介質層110a之中心部分處形成。在一些實施例中，第三導電部件110b藉由移除第三電介質層110a之一部分以形成開口且接著將導電材料置放於該開口中而形成。在一些實施例中，第三電介質層110a之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。 在一些實施例中，第三導電部件110b包括第三連接盤部分110b-1及與第三連接盤部分110b-1耦接的第三通路部分110b-2。在一些實施例中，第三連接盤部分110b-1及第三通路部分110b-2彼此上下堆疊。在一些實施例中，第三連接盤部分110b-1及第三通路部分110b-2交替地堆疊。在一些實施例中，在基板109上方形成包括第三電介質層110a及第三導電部件110b之第三互連結構110。在一些實施例中，第三互連結構110、第二電介質層105a、第二導電部件105b、第三電介質層110a及第三導電部件110b具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，第三密封環111形成於第三電介質層110a內。在一些實施例中，第三密封環111鄰近於第三電介質層110a之邊緣110c而形成。在一些實施例中，第三密封環111與第三導電部件110b電隔離。在一些實施例中，第三密封環111在第三電介質層110a的至少一個層內垂直延伸。 在一些實施例中，第三密封環111藉由移除第三電介質層110a的鄰近於第三電介質層110a之邊緣110c的一部分以形成開口且接著將導電材料置放於開口中而形成。在一些實施例中，第三電介質層110a之部分的移除包括光學光刻、蝕刻或任何其他適合操作。在一些實施例中，導電材料的置放包括濺鍍、電鍍或任何其他適合操作。在一些實施例中，導電材料包括銅、銀、金、鋁等。在一些實施例中，第三密封環111具有類似於上文所描述或圖1、3或5中所圖解說明之組態的組態。 在一些實施例中，將第一導電部件102b與第三導電部件110b接合，如圖7K中所展示。在一些實施例中，第一導電部件102b與第三導電部件110b垂直對準。在一些實施例中，第一導電部件102b藉由共晶接合或任何其他適合操作而與第三導電部件110b接合。在一些實施例中，將第一連接盤部分102b-1與第三連接盤部分110b-1接合。在一些實施例中，將模塑物104及第一電介質層102a置放於第三電介質層110a上方或與第三電介質層110a接合。在一些實施例中，將第三導電部件110b電連接至通路108或與通路108接合。在一些實施例中，電連接晶粒101與基板109。在一些實施例中，基板109由第三導電部件110b、通路108、第二導電部件105b及導電凸塊107而電連接至電路。在一些實施例中，形成如圖1、3或5中所展示之半導體結構(100、200、300)。 在本揭露中，揭露一種半導體結構。該半導體結構包括：晶粒；模塑物，其環繞該晶粒；互連結構，其置放於該晶粒及該模塑物上方；及密封環，其置放於該互連結構內且鄰近於該互連結構之邊緣。該密封環經組態以保護該晶粒、該模塑物或該互連結構在製作或單粒化期間免受由裂紋、碎片或其他污染物造成的損壞。因此，在製作或單粒化期間發生的對該半導體結構的損壞可被最小化或得以阻止。 在一些實施例中，一種半導體結構包括：晶粒，其包括第一表面及與該第一表面相對的第二表面；第一互連結構，其置放於該第一表面處且包括第一電介質層及置放於該第一電介質層內的第一導電部件；模塑物，其環繞該晶粒及該第一互連結構；第二互連結構，其置放於該第二表面及該模塑物上方且包括第二電介質層及置放於該第二電介質層內的第二導電部件；第一密封環，其置放於該第二電介質層內且置放於該模塑物上方；及導電凸塊，其置放於該第二互連結構上方。 在一些實施例中，該第一密封環鄰近於該第二電介質層之邊緣而置放。在一些實施例中，該第一密封環在該第二電介質層內垂直延伸或沿著該第二電介質層之邊緣延伸。在一些實施例中，該第一密封環電連接至該第二導電部件或該導電凸塊。在一些實施例中，該第一密封環連接至電接地。在一些實施例中，該第一密封環環繞該第二導電部件。在一些實施例中，該第二電介質層之一部分置放於該第一密封環與該模塑物之間。在一些實施例中，該模塑物包括氧化物或模塑膠。在一些實施例中，該半導體結構進一步包括在該晶粒或該第一電介質層內垂直延伸的第二密封環。在一些實施例中，該第二密封環鄰近於該晶粒之邊緣或該模塑物而置放。在一些實施例中，該第一密封環之寬度實質上大於該第二密封環之寬度。在一些實施例中，該半導體結構進一步包括置放於該模塑物內且延伸穿過該模塑物的通路。在一些實施例中，該第一密封環與該通路電隔離。 在一些實施例中，一種半導體結構包括：晶粒，其包括第一表面及與該第一表面相對的第二表面；第一電介質層，其置放於該第一表面處；第一導電部件，其置放於該第一電介質層內；模塑物，其環繞該晶粒及該第一電介質層；第二電介質層，其置放於該第二表面及該模塑物上方；第一密封環，其置放於該第二電介質層內且置放於該模塑物上方；及第三電介質層，其置放於該晶粒及該模塑物上方。 在一些實施例中，該半導體結構進一步包括：基板，其置放於該第三電介質層處；第三導電部件，其置放於該第三電介質層內且與該第一導電部件接合。在一些實施例中，該半導體結構進一步包括在該第三電介質層內垂直延伸且鄰近於該第三電介質層之邊緣而置放的第二密封環。在一些實施例中，該第一密封環與該第二密封環垂直對準。 在一些實施例中，一種製造半導體結構之方法包括：提供晶粒，該晶粒包括第一表面及與該第一表面相對的第二表面；將第一電介質層置放於該第一表面處；在該第一電介質層內形成第一導電部件；圍繞該晶粒及該第一電介質層而形成模塑物；將第二電介質層置放於該第二表面及該模塑物上方；在該第二電介質層內形成第二導電部件及第一密封環；及將導電凸塊置放於該第二電介質層上方，其中將該第一密封環置放於該模塑物上方。 在一些實施例中，該第一密封環之該形成包括移除該第二電介質層的鄰近於該第二電介質層之邊緣之一部分以形成凹槽且將導電材料置放於該凹槽中。在一些實施例中，該方法進一步包括：提供基板；將第三電介質層置放於該基板上方；在該第三電介質層內形成第三導電部件；形成第二密封環，該第二密封環在該第三電介質層內延伸且鄰近於該第三電介質層之邊緣；及將該第一導電部件與該第三導電部件共晶接合。 前述內容概述了數個實施例之構件，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，熟習此項技術者可容易地使用本揭露作為用於設計或修改用於實施本文中所介紹之實施例之相同目的及/或實現本文中所介紹之實施例之相同優點的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範圍，且在不背離本揭露之精神及範圍的情況下，此等等效構造在本文中可做出各種改變、替代及變更。
100:半導體結構 101:晶粒 101a:第一表面 101b:第二表面 101c:側壁 102:第一互連結構 102a:第一電介質層 102b:第一導電部件 102b-1:第一連接盤部分 102b-2:第一通路部分 102c:邊緣 103:第二密封環 104:模塑物 105:第二互連結構 105a:第二電介質層 105a-1:電介質材料層/第一層 105a-2:電介質材料層/第二層 105a-3:電介質材料層/第三層 105b:第二導電部件 105b-1:第二連接盤部分 105b-2:第二通路部分 105c:邊緣 106:第一密封環 107:導電凸塊 108:通路 109:基板 109a:第三表面 109b:第四表面 110:第三互連結構 110a:第三電介質層 110b:第三導電部件 110b-1:第三連接盤部分 110b-2:第三通路部分 111:第三密封環 200:半導體結構 300:半導體結構 400:方法 401:操作 402:操作 403:操作 404:操作 405:操作 406:操作 407:操作 D1:距離 D2:距離 W1:寬度 W2:寬度 W3:寬度
當隨著附圖一起閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。強調，根據產業之標準慣例，各種構件未按比例繪製。事實上，為論述之清晰起見，可任意地增加或減小各種構件之尺寸。 圖1為根據本揭露之一些實施例之半導體結構的示意性橫截面圖。 圖2為圖1中的第二電介質層及第一密封環的示意性俯視橫截面圖。 圖3為根據本揭露之一些實施例之半導體結構的示意性橫截面圖。 圖4為圖3中的第二電介質層及第一密封環的示意性俯視橫截面圖。 圖5為根據本揭露之一些實施例之半導體結構的示意性橫截面圖。 圖6為根據本揭露之一些實施例之製造半導體結構之方法的流程圖。 圖7A-7K為根據本揭露之一些實施例的按圖6之方法製造半導體結構的示意圖。
100:半導體結構
101:晶粒
101a:第一表面
101b:第二表面
101c:側壁
102:第一互連結構
102a:第一電介質層
102b:第一導電部件
102b-1:第一連接盤部分
102b-2:第一通路部分
102c:邊緣
104:模塑物
105:第二互連結構
105a:第二電介質層
105a-1:電介質材料層/第一層
105a-2:電介質材料層/第二層
105a-3:電介質材料層/第三層
105b:第二導電部件
105b-1:第二連接盤部分
105b-2:第二通路部分
105c:邊緣
106:第一密封環
107:導電凸塊
108:通路
109:基板
109a:第三表面
109b:第四表面
110:第三互連結構
110a:第三電介質層
110b:第三導電部件
110b-1:第三連接盤部分
110b-2:第三通路部分
111:第三密封環
D1:距離
D2:距離
W1:寬度
W2:寬度
W3:寬度

Claims (10)

  1. 一種半導體結構，其包含： 一晶粒，其包括一第一表面及與該第一表面相對之一第二表面； 一第一電介質層，其置放於該第一表面處； 一第一導電部件，其置放於該第一電介質層內； 一模塑物，其環繞該晶粒及該第一電介質層； 一第二電介質層，其置放於該第二表面及該模塑物上方； 一第二導電部件，其置放於該第二電介質層內； 一第一密封環，其置放於該第二電介質層內且置放於該模塑物上方，其中該第一密封環電連接至該第二導電部件；及 一第三電介質層，其置放於該晶粒及該模塑物下方。
  2. 如請求項1之半導體結構，其進一步包含一第三導電部件，其置放該第三電介質層內。
  3. 如請求項2之半導體結構，其進一步包含在該第三電介質層內垂直延伸的一第二密封環。
  4. 一種半導體結構，其包含： 一晶粒； 一模塑物，其環繞該晶粒； 一互連結構，其置放於該晶粒及該模塑物上，且包含一電介質層及置放於該電介質層內的一導電部件； 一第一密封環，其置放於該電介質層內且置放於該模塑物上方；及 一第二密封環，其在該晶粒內垂直延伸，其中該第二密封環鄰近於該晶粒或該模塑物的邊緣而放置，且該第二密封環與該導電部件電隔離。
  5. 一種半導體結構，其包含： 一晶粒，其包括一第一表面及與該第一表面相對的一第二表面； 一第一互連結構，其置放於該晶粒的該第一表面上方，且該第一互連結構包括一放置在該晶粒的該第一表面上方的第一電介質層及置放於該第一電介質層內的一第一導電部件； 一模塑物，其環繞該晶粒及該第一互連結構； 一第二互連結構，其置放於該第二表面及該模塑物上方； 一第一密封環，其置放於該第二互連結構內且置放於該模塑物上方；及 一導電凸塊，其置放於該第二互連結構上方， 其中，該第一密封環電連接至該導電凸塊。
  6. 一種半導體結構，其包含： 一晶粒，其包括一第一表面及與該第一表面相對的一第二表面； 一第一互連結構，其置放於該晶粒的該第一表面下方； 一模塑物，其環繞該晶粒及該第一互連結構； 一第二互連結構，其置放於該晶粒的該第二表面及該模塑物上方； 一第三互連結構，其置放於該第一互連結構及該模塑物下方； 一第一密封環，其置放於該第二電介質層內且置放於該模塑物上方； 一第二密封環，其在該晶粒及該第一互連結構內垂直延伸；及 一第三密封環，其置放於該第三電介質層內且置放於該模塑物上方。
  7. 一種半導體結構，其包含： 一晶粒，其包括一第一表面及與該第一表面相對的一第二表面； 一模塑物，其環繞該晶粒； 一第一密封環，其置放於該模塑物上方；及 一第二密封環，其置放在該模塑物下方 其中，該第二密封環與該第一密封環垂直對準。
  8. 一種半導體結構，其包含： 一晶粒，其包括一第一表面及與該第一表面相對的一第二表面； 一第一互連結構，其置放於該晶粒的該第一表面下方； 一模塑物，其環繞該晶粒及該第一互連結構； 一第二互連結構，其置放於該第二表面及該模塑物上方； 一第一密封環，其置放於該第二互連結構中且置放於該模塑物上方； 一第二密封環，其置放在該晶粒及該第一互連結構內；及 一第三密封環，其置放於該模塑物下方。
  9. 一種製造半導體結構之方法，其包含： 提供一晶粒，該晶粒包括一第一表面及與一該第一表面相對之第二表面； 在該第一表面處置放一第一電介質層； 在該第一電介質層內形成一第一導電部件； 圍繞該晶粒及該第一電介質層形成一模塑物； 在該第二表面及該模塑物上方置放一第二電介質層； 在該第二電介質層內形成一第二導電部件及一第一密封環；及 在該第二電介質層上方置放一導電凸塊， 其中該第一密封環置放於該模塑物上方，該第一密封環電連接至該第二導電部件或該導電凸塊。
  10. 一種製造半導體結構之方法，其包含： 提供一晶粒，該晶粒包括一第一表面及與一該第一表面相對之第二表面； 在該第一表面上方置放一第一電介質層； 在該第一電介質層內形成一第一導電部件； 在該第一表面處放置一第一互連結構； 圍繞該晶粒及該第一互連結構形成一模塑物； 在該第二表面及該模塑物上方置放一第二電介質層；及 在該第二電介質層內形成一第二導電部件及一第一密封環， 其中該第一密封環置放於該模塑物上方，該第一密封環電連接至該第二導電部件。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269481B2 (en) * 2016-05-27 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked coil for wireless charging structure on InFO package
WO2018186198A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
US10074618B1 (en) * 2017-08-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10546822B2 (en) * 2017-08-30 2020-01-28 Globalfoundries Inc. Seal ring structure of integrated circuit and method of forming same
US11088108B2 (en) * 2019-06-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure including ring-like structure and method for forming the same
US11387191B2 (en) 2019-07-18 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11120988B2 (en) 2019-08-01 2021-09-14 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same
TWI710090B (zh) * 2019-09-06 2020-11-11 力成科技股份有限公司 半導體封裝結構及其製造方法
KR20210059470A (ko) * 2019-11-15 2021-05-25 삼성전자주식회사 반도체 패키지 및 PoP 타입 패키지
KR20210113492A (ko) * 2020-03-06 2021-09-16 에스케이하이닉스 주식회사 반도체 기판, 반도체 기판을 포함하는 반도체 패키지 및 반도체 기판의 테스트 방법
US11996371B2 (en) 2021-02-12 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplet interposer
US11740418B2 (en) 2021-03-23 2023-08-29 Globalfoundries U.S. Inc. Barrier structure with passage for waveguide in photonic integrated circuit
KR20220161758A (ko) * 2021-05-31 2022-12-07 삼성전자주식회사 반도체 패키지
US12040242B2 (en) * 2021-08-26 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including seal ring connection circuit

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128901A1 (en) * 2006-11-30 2008-06-05 Peter Zurcher Micro-electro-mechanical systems device and integrated circuit device integrated in a three-dimensional semiconductor structure
US10003179B2 (en) * 2008-01-21 2018-06-19 Southwire Company, Llc Integrated systems facilitating wire and cable installations
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
CN102157462B (zh) * 2010-01-21 2016-03-02 精材科技股份有限公司 晶片封装体及其制造方法
US8193039B2 (en) * 2010-09-24 2012-06-05 Advanced Micro Devices, Inc. Semiconductor chip with reinforcing through-silicon-vias
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
TWI397456B (zh) * 2011-06-17 2013-06-01 Peng Cheng Chia 具閉鎖定位結構之萬向接頭
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8810006B2 (en) * 2012-08-10 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer system and method
CN203277370U (zh) * 2012-09-14 2013-11-06 新科金朋有限公司 半导体器件
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9806119B2 (en) * 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
US9673119B2 (en) * 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9589900B2 (en) * 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
KR102137063B1 (ko) * 2014-03-20 2020-07-23 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 반도체 패키지
US10074631B2 (en) * 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9852998B2 (en) * 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US9589915B2 (en) * 2014-07-17 2017-03-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9601439B1 (en) * 2015-08-31 2017-03-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9659879B1 (en) * 2015-10-30 2017-05-23 Taiwan Semiconductor Manufacturing Company Semiconductor device having a guard ring
US9780046B2 (en) 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same
US10269743B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9761522B2 (en) * 2016-01-29 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wireless charging package with chip integrated in coil center
US10074618B1 (en) * 2017-08-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

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