KR20120070093A - 반도체 패키지 및 그를 포함하는 패키지 온 패키지 - Google Patents

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KR20120070093A
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Abstract

반도체 패키지 및 그를 포함하는 패키지 온 패키기가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 기판 상면에 부착된 반도체 칩, 기판의 상면에 배치된 복수의 연결 도전체, 기판 상에 형성되어 복수의 연결 도전체 및 반도체 칩을 매립하는 몰딩재, 및 몰딩재를 관통하여 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하되, 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀에 대하여, 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체로부터 제1 연결 비아 홀의 입구까지의 평면 거리가 균일하지 않다.

Description

반도체 패키지 및 그를 포함하는 패키지 온 패키지 {Semiconductor package and package on package comprising them}
본 발명은 반도체 패키지 및 그를 포함하는 패키지 온 패키지에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다.
SIP 중 하나는, 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식의 패키지로서, 이를 패키지 온 패키지(Package On Package: POP) 또는 적층 패키지(Stackted Package)라 한다.
일반적으로, 하부 반도체 패키지 상에 상부 반도체 패키지를 적층함에 있어서, 하부 반도체 패키지 및 상부 반도체 패키지를 전기적으로 연결하기 위해 복수의 연결 도전체를 사용할 수 있다. 이 때, 하부 반도체 패키지의 연결 도전체와 상부 반도체 패키지의 연결 도전체는 연결 비아 홀을 통해 접속될 수 있다.
최근, 반도체 패키지의 디자인 룰이 감소됨에 따라, 연결 비아 홀 간의 피치도 감소되고 있다. 이에 따라, 상부 및 하부 반도체 패키지의 연결 도전체가 연결 비아 홀의 내부 공간을 가득 메우고 연결 비아 홀 외부로 범람(overflow)하여, 인접하는 연결 도전체가 단락되는 경우가 있었다.
본 발명이 해결하려는 과제는, 인접 연결 도전체 간의 단락 현상을 방지하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 인접 연결 도전체 간의 단락 현상을 방지하는 패키지 온 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상면에 부착된 반도체 칩, 상기 기판의 상면에 배치된 복수의 연결 도전체, 상기 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 반도체 칩을 매립하는 몰딩재, 및 상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하되, 상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀에 대하여, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체로부터 상기 제1 연결 비아 홀의 입구까지의 평면 거리가 균일하지 않다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상면에 부착된 반도체 칩, 상기 기판의 상면에 배치된 복수의 연결 도전체, 상기 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 반도체 칩을 매립하는 몰딩재, 및 상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하되, 상기 기판에 대하여 상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀의 중심은, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체의 중심과 서로 다른 위치에 배치된다.
상기 다른 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 패키지 온 패키지는, 제1 기판과, 상기 제1 기판 상면에 부착된 제1 반도체 칩과, 상기 제1 기판의 상면에 배치된 복수의 연결 도전체와, 상기 제1 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 제1 반도체 칩을 매립하는 몰딩재와, 상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하는 제1 반도체 패키지, 및 제2 기판과, 상기 제2 기판의 상면에 부착된 제2 반도체 칩을 포함하고, 상기 제1 반도체 패키지 상부에 적층된 제2 반도체 패키지를 포함하되, 상기 제1 반도체 패키지의 상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀은, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체로부터 상기 제1 연결 비아 홀의 입구까지의 평면 거리가 균일하지 않다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 제1 연결 비아 홀과 제1 연결 도전체의 배치 관계를 평면도의 관점에서 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 제1 연결 비아 홀의 다양한 측벽 형상을 설명하기 위한 일부 단면도들이다.
도 4는 기판 상에 복수의 연결 도전체가 배치되는 연결 도전체 영역을 정의하기 위한 도면이다.
도 5는 도 4의 A 영역을 확대한 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지 상에 상부 반도체 패키지를 적층하는 과정을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지 상에 상부 반도체 패키지가 적층된 패키지 온 패키지의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지에 관하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 기판(110), 반도체 칩(140), 복수의 연결 도전체(135), 몰딩재(150), 및 복수의 연결 비아 홀(152, 157)을 포함한다.
기판(110)은 패키지용 기판일 수 있으며, 예를 들어, 인쇄 회로 기판 또는 세라믹 기판 등일 수 있다. 나아가, 도 1에 도시된 바와 같이, 기판(110)의 상면 및 하면에는 각각 절연층(130, 120)이 형성될 수 있다. 기판(110)의 상면에 형성된 절연층(130)에는 복수의 연결 도전체(135)가 접속된 패드(132)가 형성될 수 있으며, 기판(110)의 하면에 형성된 절연층(120)에도 복수의 솔더 볼(125)이 접속된 패드(122)가 형성될 수 있다.
여기서, 복수의 연결 도전체(135)는 복수의 반도체 패키지가 적층될 때, 상부 반도체 패키지의 하면에 형성된 연결 도전체와 접속되어, 상부 반도체 패키지와 전기적으로 연결되도록 할 수 있다. 또한, 솔더 볼(125)은 반도체 패키지를 보듈 모드(module bpard) 또는 주 회로 보드(main circuit board) 등과 전기적으로 연결시키기 위한 구성 요소일 수 있다.
반도체 칩(140)은 기판(110)의 상면에 부착될 수 있다. 도면에 도시된 바와 같이, 기판(110)의 상면에 부착된다는 것으로, 기판(110)의 상면 바로 위에 형성되는 경우뿐만 아니라, 기판(110) 상에 형성된 절연층(130) 상에 부착되는 경우도 포함할 수 있다. 반도체 칩(140)은 예를 들어, 마이크로 프로세서와 같은 로직 소자일 수 있으나, 이에 한정되지 않는다.
반도체 칩(140)은, 예를 들어 플립 칩 본딩에 의하여 기판(110) 상에 실장될 수 있다. 이에 따라, 복수 개의 전도성 칩 범프(145)가 기판(110)과 반도체 칩(140) 사이에 배치되어 기판(110)과 반도체 칩(140)을 전기적으로 연결시킬 수 있다. 예를 들어, 전도성 칩 범프(145)는 솔더링 공정으로 형성될 수 있다.
복수의 연결 도전체(135)는 기판(110)의 상면에 배치된다. 복수의 연결 도전체(135)는 솔더 물질로 형성될 수 있으며, 실질적으로 구형 또는 반구형 형상을 가질 수 있다.
몰딩재(150)는 기판(110) 상에 형성되어 복수의 연결 도전체(135) 및 반도체 칩(140)을 매립한다. 더욱 구체적으로, 몰딩재(150)는 반도체 칩(140)과 기판(110) 사이의 공간을 매립하면서 반도체 칩(140)의 측면을 둘러싸도록 기판(110) 상면 상에 형성될 수 있다. 몰딩재(150)에는 후술할 연결 비아 홀(152, 157)이 형성되며, 몰딩재(150)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 폴리이미드 등을 포함할 수 있다.
도 1에서는, 몰딩재(150)가 반도체 칩(140)과 실질적으로 동일한 표면 높이 또는 그 이하의 높이를 가져 반도체 칩(140)의 상면이 노출된 실시예를 도시하였다. 이와 같이 반도체 칩(140)의 상면이 몰딩재(150)의 외부로 노출되는 경우, 반도체 패키지(100)의 전체 두께 및 적층 패키지 구조물의 전체 두께가 얇아지고 방열 특성이 개선되며, 고온 공정에 대한 내성 및 휘거나 비틀림에 대한 내성이 증가할 수 있는 등의 다양한 장점이 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 몰딩재(150)는 반도체 칩(140)을 덮도록 형성될 수도 있다.
복수의 연결 비아 홀(152, 157)은 몰딩재(150)를 관통하여 복수의 연결 도전체(135)를 각각 노출시킨다. 이 때, 복수의 연결 비아 홀(152, 157)은 레이저를 이용한 레이저 드릴링(laser drilling) 공정으로 형성될 수 있다. 이 때, 복수의 연결 비아 홀(152, 157) 중 적어도 하나의 제1 연결 비아 홀(157)에 대하여, 제1 연결 비아 홀(157)에 의해 노출되는 제1 연결 도전체(135)로부터 제1 연결 비아 홀(157)의 입구까지의 평면 거리가 균일하지 않다.
여기서, 제1 연결 도전체(135)로부터 제1 연결 비아 홀(157)의 입구까지의 평면 거리라고 함은, 반도체 패키지를 상부에서 보았을 때, 즉, 평면도의 관점에서 제1 연결 도전체(135)의 외곽선에서 제1 연결 비아 홀(157)의 외곽선까지의 거리를 의미할 수 있다.
도 1에 도시된 바와 같이, 복수의 연결 비아 홀(152, 157) 중 적어도 하나 연결 비아홀, 즉 제1 연결 비아 홀(157)의 평면 외곽선(157p)과 제1 연결 도전체(135)의 평면 외곽선(135p) 사이의 거리는 균일하지 않도록 형성할 수 있다. 예를 들어, 도 1의 좌측에 배치된 몇몇 연결 비아 홀(152)의 평면 외곽선(152p)은 연결 도전체(135)의 평면 외곽선(152p)과 균일한 거리를 가질 수 있다. 더욱 구체적으로, 도면에 도시된 바와 같이, 연결 도전체(135)가 구형 또는 반구형일 때, 연결 도전체(135)를 노출시키는 연결 비아 홀(152)의 입구도 원형으로 형성될 수 있다. 이에 따라, 연결 도전체(135)의 평면 외곽선(135p) 및 연결 비아 홀(152)의 평면 외곽선(152p)은 모두 원형으로 형성될 수 있으며, 연결 도전체(135)의 평면 외곽선(135p)과 연결 비아 홀(152)의 평면 외곽선(152p)은 중심이 같은 위치에 배치된 동심원 형상을 가질 수 있다.
나아가, 도 1의 우측에 배치된 제1 연결 비아 홀(157)의 평면 외곽선(157p)은 제1 연결 도전체(135)의 평면 외곽선(135p)과 균일하지 않은 거리를 가질 수 있다. 또 다른 관점에서, 제1 연결 도전체(135)의 평면 외곽선(135p)과 제1 연결 비아 홀(157)의 평면 외곽선(157p)은 중심이 서로 다른 위치에 배치될 수 있다. 이 때, 제1 연결 도전체(135)의 평면 외곽선(135p)과 제1 연결 비아 홀(157)의 평면 외곽선(157p)은 서로 동일한 형상, 예를 들어 원 형상을 가질 수 있다.
다만, 제1 연결 도전체(135)의 평면 외곽선(135p)의 크기와 제1 연결 비아 홀(157)의 평면 외곽선(157p)의 크기는 서로 다를 수 있다. 예를 들어, 제1 연결 도전체(135) 및 제1 연결 비아 홀(157)의 평면 형상은 모두 진원형으로 형성될 수 있다. 이 때, 제1 연결 도전체(135)의 외곽선(152p)이 제1 연결 비아 홀(157)의 외곽선(157p)의 내부에 배치될 수도 있고, 제1 연결 도전체(135)의 외곽선(152p)의 일부가 제1 연결 비아 홀(157)의 외곽선(157p)의 외부로 돌출될 수도 있다.
또 다른 몇몇 실시예에서, 제1 연결 도전체(135)의 평면 외곽선(135p)과 제1 연결 비아 홀(157)의 평면 외곽선(157p)은 서로 다른 형상으로 크기가 다를 수 있다. 이 때, 제1 연결 도전체(135)의 평면 형상은 진원형이고, 제1 연결 비아 홀(157)의 평면 형상은 타원형일 수 있다. 마찬가지로, 제1 연결 도전체(135)의 외곽선(152p)이 제1 연결 비아 홀(157)의 외곽선(157p)의 내부에 배치될 수도 있고, 제1 연결 도전체(135)의 외곽선(152p)의 일부가 제1 연결 비아 홀(157)의 외곽선(157p)의 외부로 돌출될 수도 있다.
요컨대, 도 1의 우측에 도시된 바와 같이, 하나의 제1 연결 도전체(135)에 대하여, 제1 연결 도전체(135)의 평면 외곽선(135p)과 제1 연결 비아 홀(157)의 평면 외곽선(157p) 간의 거리는 균일하지 않게 형성된다. 이 때, 제1 연결 도전체(135)의 중심과 제1 연결 비아 홀(157)의 중심은 서로 다른 위치에 배치될 수 있다. 이는 제1 연결 도전체(135)의 평면 외곽선(135p)의 중심과 제1 연결 비아 홀(157)의 평면 외곽선(157p)의 중심이 서로 다른 위치에 배치된다는 것을 의미할 수 있다.
다시 말하면, 복수의 연결 비아 홀(152, 157) 중 적어도 하나의 제1 연결 비아 홀(157)의 중심은, 제1 연결 비아 홀(157)에 의해 노출되는 제1 연결 도전체(135)의 중심과 서로 다른 위치에 배치될 수 있다. 상술한 바와 같이, 제1 연결 도전체(135)의 중심 및 제1 연결 비아 홀(157)의 중심은, 제1 연결 도전체(135)의 평면 외곽선(153p)과 제1 연결 비아 홀(157)의 평면 외곽선(157p) 각각의 중심을 의미할 수 있다.
나아가, 몇몇 다른 실시예들에서, 제1 연결 비아 홀(157)의 중심은 제1 연결 도전체(135)의 중심과 동일한 위치에 배치될 수 있다. 이 때, 제1 연결 비아 홀(157)의 외곽선(157p)과 제1 연결 도전체(135)의 외곽선(152p) 사이의 거리는 여전히 균일하지 않다. 예를 들어, 제1 연결 도전체(135)의 평면 형상은 진원형(real circle shape)이고, 제1 연결 비아 홀(157)의 평면 형상은 타원형일 수 있다.
본 발명의 실시예들에 따른 반도체 패키지에 의하면, 제1 연결 도전체(135)를 노출시키는 제1 연결 비아 홀(157)의 형상을 다양하게 형성하여 제1 연결 비아 홀(157) 내에 배치되는 연결 도전체가 제1 연결 비아 홀(157) 외부로 범람하여 인접한 연결 도전체와 접촉하는 것은 방지할 수 있다. 다시 말하면, 제1 연결 비아 홀(157)과 제1 연결 도전체(135) 사이의 배치 관계, 예를 들어 평면 형상, 중심점의 위치, 또는 외곽선 간의 거리 등을 다양화하여 연결 도전체가 배치되는 제1 연결 비아 홀(157) 내부에 여유 공간이 형성될 수 있도록 한다. 나아가, 연결 비아 홀을 형성할 때 레이저 드릴링을 이용할 경우, 다양한 형태의 연결 비아 홀을 형성하는 것이 더욱 용이할 수 있다.
이하, 도 2a 내지 도 2c 및 도 3a 내지 도 3c를 참조하여, 제1 및 제2 연결 비아 홀(157a, 157b)과 제1 및 제2 연결 도전체(135a, 135b) 사이의 다양한 배치 관계에 대하여 설명한다. 도 2a 내지 도 2c는 제1 연결 비아 홀과 제1 연결 도전체의 배치 관계를 평면도의 관점에서 설명하기 위한 도면들이다. 도 3a 내지 도 3c는 제1 연결 비아 홀의 다양한 측벽 형상을 설명하기 위한 일부 단면도들이다.
복수의 연결 도전체는 서로 인접하여 배치된 제1 연결 도전체(135a)와 제2 연결 도전체(135b)를 포함할 수 있고, 복수의 연결 비아 홀은 제1 연결 도전체(135a)를 노출시키는 제1 연결 비아 홀(157a)과, 제2 연결 도전체(135b)를 노출시키는 제2 연결 비아홀(157b)을 포함할 수 있다.
도 2a에 도시된 바와 같이, 제1 연결 도전체(135a)의 중심(A1)과 제1 연결 비아 홀(157a)의 중심(B1)은 서로 다른 위치에 배치될 수 있다. 또한, 제2 연결 도전체(135b)의 중심(A2)도 제2 연결 비아 홀(157b)의 중심(B2)과 서로 다른 위치에 배치될 수 있다. 또 다른 관점에서, 제1 연결 도전체(135a)의 중심(A1)과 제2 연결 도전체(135b)의 중심(A2) 간의 거리를 제1 거리(D1)라 하고, 제1 연결 비아 홀(157b)의 중심(B1)과 제2 연결 비아 홀(157b)의 중심(B2) 간의 거리를 제2 거리(D2)라 할 때, 제1 거리(D1) 보다 제2 거리(D2)가 더 크게 형성될 수 있다.
이에 따라, 제1 연결 비아 홀(157a)로부터 제1 연결 도전체(135a)까지의 평면 거리는 제2 연결 도전체(135b)에 가까울수록 짧아지고, 제2 연결 도전체(135b)에 멀어질수록 길어질 수 있다. 다시 말하면, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)이 몰딩재(150) 내부에 제공하는 공간이, 제1 연결 도전체(135a)와 제2 연결 도전체(135b)가 서로 인접하는 쪽에서는 작고, 서로 이격된 쪽에서는 크게 형성되어 일종의 버퍼 영역을 형성할 수 있다.
이에 따라, 상부 반도체 패키지의 연결 도전체가 제1 연결 도전체(135a)와 제2 연결 도전체(135b)와 접속될 때, 공간이 상대적으로 넓은 쪽, 다시 말하면 제1 연결 도전체(135a)와 제2 연결 도전체(135b)가 서로 이격된 쪽으로 퍼질 수 있다. 이에 따라, 인접하는 연결 도전체 간의 단락 현상이 발생하는 것을 방지할 수 있다.
또한, 도면에 도시된 바와 같이, 제1 연결 도전체(135a)와 제2 연결 도전체(135b)의 평면 형상과, 제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)의 평면 형상이 서로 동일하되, 그 크기가 다르게 형성될 수 있다. 예를 들어, 모두 진원형으로 형성될 수 있고, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 진원형의 크기, 예를 들어 지름은, 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)의 진원형의 크기, 예를 들어 지름보다 크게 형성될 수 있다. 이에 따라, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 각 내부에 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)가 배치될 때, 상부 반도체 패키지의 연결 도전체가 접속하기 위한 버퍼 영역을 충분히 확보할 수 있다. 따라서, 인접하는 연결 도전체 간의 단락 현상을 미연에 방지할 수 있다.
도 2a에서는 인접하여 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)에 모두가 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b) 각각에 대하여 서로 다른 위치에 중심이 배치되는 것을 도시하였으나, 또 다른 몇몇 실시예에서는, 인접하여 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b) 중 어느 하나, 예를 들어 제1 연결 도전체(135a)의 중심(A1)이 제1 연결 비아 홀(157a)의 중심(B1)과 서로 다른 위치에 배치되고, 제2 연결 도전체(135b)의 중심(A2)은 제2 연결 비아 홀(157b)의 중심(B2)과 동일한 위치에 배치될 수 있다.
도 2b를 참조하면, 제1 연결 도전체(135a)의 중심(A1)과 제1 연결 비아 홀(157a)의 중심(B1) 및 제2 연결 도전체(135b)의 중심(A2)과 제2 연결 비아 홀(157b)의 중심(B2)이 여전히 서로 다른 위치에 배치될 수 있다.
마찬가지로, 제1 연결 도전체(135a)의 중심(A1)과 제2 연결 도전체(135b)의 중심(A2) 간의 거리를 제1 거리(D1)라 하고, 제1 연결 비아 홀(157a)의 중심(B1)과 제2 연결 비아 홀(157b)의 중심(B2) 간의 거리를 제2 거리(D2)라 할 때, 제1 거리(D1) 보다 제2 거리(D2)가 더 크게 형성될 수 있다.
다만, 도 2b에 도시된 바와 같이, 제1 연결 도전체(135a)와 제2 연결 도전체(135b)의 평면 형상과, 제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)의 평면 형상이 서로 다르게 형성될 수 있다. 예를 들어, 제1 연결 도전체(135a)와 제2 연결 도전체(135b)의 평면 형상은 진원형이나, 제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)의 평면 형상은 타원형으로 형성될 수 있다.
이처럼, 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)의 평면 형상과 다른 형상으로 몰딩재(150)를 관통하는 제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)을 형성함에 따라, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 각 내부에 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)의 상부에, 상부 반도체 패키지의 연결 도전체가 접속하기 위한 버퍼 영역을 충분히 확보할 수 있다. 따라서, 인접하는 연결 도전체 간의 단락 현상을 미연에 방지할 수 있다.
나아가, 도 2b에서는 인접하여 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)에 모두가 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b) 각각에 대하여 서로 다른 위치에 중심이 배치되는 것을 도시하였으나, 또 다른 몇몇 실시예에서는, 인접하여 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b) 중 어느 하나, 예를 들어 제1 연결 도전체(135a)의 중심(A1)이 제1 연결 비아 홀(157a)의 중심(B1)과 서로 다른 위치에 배치되고, 제2 연결 도전체(135b)의 중심(A2)은 제2 연결 비아 홀(157b)의 중심(B2)과 동일한 위치에 배치될 수 있다.
도 2c를 참조하면, 제1 연결 도전체(135a)의 중심(A1)과 제1 연결 비아 홀(157a)의 중심(B1)이 서로 동일한 위치에 배치될 수 있다. 또한, 제2 연결 도전체(135b)의 중심(A2)과 제2 연결 비아 홀(157b)의 중심(B2)도 동일한 위치에 배치될 수 있다. 이 때, 상술한 바와 같이, 제1 및 제2 연결 도전체(135a, 135b)로부터 제1 및 제2 연결 비아 홀(157a, 157b)의 입구까지의 평면 거리가 균일하지 않다. 이 때, 제1 및 제2 연결 도전체(135a, 135b)와 제1 및 제2 연결 비아 홀(157a, 157b)이 서로 다른 형상을 가질 수 있다. 예를 들어, 제1 및 제2 연결 도전체(135a, 135b)의 평면 형상은 진원형이고 제1 및 제2 연결 비아 홀(157a, 157b)의 평면 형상은 타원형을 가질 수 있다.
상술한 바와 같이, 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)의 평면 형상과, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 평면 형상을 서로 다르게 형성함으로써, 몰딩재(150)를 관통하는 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 각 내부에 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)의 상부에, 상부 반도체 패키지의 연결 도전체가 접속하기 위한 버퍼 영역을 충분히 확보할 수 있다. 이에 따라, 인접하는 연결 도전체 간의 단락 현상을 미연에 방지할 수 있다.
도 2b 및 도 2c에 도시된 바와 같이, 제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)의 평면 형상이 타원형으로 형성될 때, 각 연결 비아 홀(157a, 157b)의 평면 형상은 장축과 단축을 가질 수 있다. 여기서, 장축은 타원의 두 초점을 잇는 선분 축 위의 선분을 의미하고, 단축은 타원의 두 초점을 잇는 선분 축에 수직인 선분을 의미할 수 있다.
도 2b의 경우, 제1 연결 도전체(135a)의 중심(A1)과 제2 연결 도전체(135b)의 중심(A2)을 연결한 직선 상에 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 장축이 배치되고, 도 2c의 경우, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)의 장축은, 제1 연결 도전체(135a)의 중심(A1)과 제2 연결 도전체(135b)의 중심(A2)을 연결한 중심 직선(M)에 수직으로 배치될 수 있다.
제1 연결 비아 홀(157a)과 제2 연결 비아 홀(157b)의 평면 형상이 타원형으로 형성되는 경우, 각 연결 비아 홀(157a, 157b)의 장축과 중심 직선(M) 간의 배치 관계는 다양하게 적용될 수 있다. 다만, 제1 연결 비아 홀(157a)의 중심(B1)과 제1 연결 도전체(135a)의 중심(A1)이 동일한 위치에 배치될 경우, 제1 연결 비아 홀(157a)의 장축은 중심 직선(M) 과는 0이 아닌 각도를 이룰 수 있다.
나아가, 도 2a 내지 도 2c에서는, 제1 및 제2 연결 도전체(135a, 135b) 및 제1 및 제2 연결 비아 홀(157a, 157b)의 배치가, 중심 직선(M)에 수직하고 제1 연결 도전체(135a)의 중심(A1)과 제2 연결 도전체(135b)의 중심(A2)의 중점을 지나는 직선에 대하여 대칭하는 경우를 도시하였으나, 이에 한정 되지 않음은 물론이다. 예를 들어, 제1 연결 비아 홀(157a)의 평면 형상 및 중심의 위치는, 제2 연결 비아 홀(157b)의 평면 형상 및 중심의 위치와 서로 다를 수 있다.
도 3a 내지 도 3c를 참조하면, 제1 및 제2 연결 비아 홀(157a, 157b)의 제1 및 제2 측벽(S1, S2)은 다양한 구조로 형성될 수 있다.
더욱 구체적으로, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)은 몰딩재(150)의 표면으로 정의되는 각각 제1 측벽(S1) 및 제2 측벽(S2)을 포함할 수 있다. 또한, 도 3a 및 도 3b에 도시된 바와 같이, 제1 및 제2 연결 비아 홀(157a, 157b)의 제1 측벽(S1)과 제2 측벽(S2)은 몰딩재(150) 표면에 대하여 제1 경사도(θ1)와 제2 경사도(θ2)를 각각 가질 수 있다.
도 3a에 도시된 바와 같이, 제1 연결 비아 홀(157a)의 제1 경사도(θ1)와 제2 경사도(θ2)는 서로 동일한 크기를 가질 수 있다. 제2 연결 비아 홀(157b) 역시 서로 경사도가 동일한 제1 측벽(S1)과 제2 측벽(S2)을 가질 수 있다.
다만, 제1 연결 도전체(135a)와 제2 연결 도전체(135b)가 서로 인접하는 쪽의 제2 측벽(S2)보다, 그에 반대쪽의 제1 측벽(S1)이 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)로부터 상대적으로 이격되어 형성될 수 있다.
도 3b에 도시된 바와 같이, 서로 인접하여 배치된 제1 연결 도전체(135a) 및 제2 연결 도전체(135b)를 각각 노출시키는 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b)에 대하여, 각 연결 비아 홀의 제1 측벽(S1)의 제1 경사도(θ1)와 제2 측벽(S2)의 제2 경사도(θ2)가 서로 다를 수 있다.
더욱 구체적으로, 제1 연결 비아 홀(157a)의 제2 측벽(S2) 및 제2 연결 비아 홀(157b)의 제2 측벽(S2)은, 제1 연결 비아 홀(157a)의 제1 측벽(S1) 및 제2 연결 비아 홀(157b)의 제1 측벽(S1)보다 서로 인접하여 배치되고, 제1 연결 비아 홀(157a)의 제2 경사도(θ2)는 제1 연결 비아 홀(157a)의 제1 경사도(θ1)보다 크고, 제2 연결 비아 홀(157b)의 제2 경사도(θ2)는 제2 연결 비아 홀(157b)의 제1 경사도(θ1)보다 크게 형성될 수 있다.
또한, 도 3c에 도시된 바와 같이, 제1 연결 비아 홀(157a) 및 제2 연결 비아 홀(157b) 중 적어도 하나는, 제1 측벽(S1)과 제2 측벽(S2) 중 적어도 하나가 계단형으로 형성될 수 있다. 도면에서는, 서로 인접하는 제1 연결 비아 홀(157a)의 제2 측벽(S2)과 제2 연결 비아 홀(157b)의 제2 측벽(S2)은 경사면으로 형성되고, 반대 편의 제1 측벽(S1)이 계단형으로 형성된 경우를 도시하고 있다. 도 3c에 도시된 것은 하나의 예시에 불과할 뿐이므로, 제1 연결 비아 홀(157a)의 제1 측벽(S1) 및 제2 측벽(S2)과, 제2 연결 비아 홀(157b)의 제1 측벽(S1) 및 제2 측벽(S2) 중 적어도 하나의 측벽이 계단형으로 형성된 실시예도 가능함은 물론이다. 나아가, 도 3a 내지 도 3c에 도시된 실시예 외에도 연결 비아 홀에 버퍼 영역을 제공할 수 있는 한 다양한 측벽 형상을 적용할 수 있다. 또한, 연결 비아 홀을 레이저 드릴링 공정을 통해 형성하는 경우, 다양한 형상의 연결 비아 홀을 손쉽게 형성할 수 있다.
앞서 설명한 도 2a 내지 도 2c 및 도 3a 내지 도 3c의 실시예를 다양하게 조합할 수 있다. 예를 들어, 도 2a 및 도 3c에 도시된 실시예를 조합하여 연결 도전체 및 연결 비아 홀의 평면 형상은 진원형이되, 적어도 하나의 측벽은 계단형으로 형성할 수 있다. 그 외에도 다양한 조합이 가능하나, 설명의 편의를 위해 각각의 조합에 대한 상세한 설명은 생략한다.
나아가, 도 4 및 도 5를 참조하여, 기판(110) 상에 배치된 복수의 연결 도전체(135) 및 복수의 연결 비아 홀(152, 157)의 배치 관계에 대해서 설명한다. 도 4는 기판 상에 복수의 연결 도전체가 배치되는 연결 도전체 영역을 정의하기 위한 도면이다. 도 5는 도 4의 A 영역을 확대한 부분 확대도이다.
도 4에 도시된 바와 같이, 기판(110)은 복수의 연결 도전체(135)가 배치되는 연결 도전체 영역(a, b)을 포함하되, 연결 도전체 영역(a, b)은 기판(110)의 각 변에 대응하는 제1 영역(a)과 기판(110)의 모서리 부분에 대응하는 제2 영역(b)을 포함할 수 있다. 도면에서는 제1 영역(a)에는 연결 도전체(135)가 하나의 열로 배치된 경우를 도시하였으나, 복수의 열로 배치될 수 있음은 물론이다.
도 5에 도시된 바와 같이, 복수의 연결 도전체(135) 중 제2 영역(b)에 배치된 그룹은 제1 연결 비아 홀(157)에 의해 노출될 수 있다. 더욱 구체적으로, 제2 영역(b)에 배치된 연결 도전체(135)들은 연결 비아 홀(157)의 입구까지의 평면 거리가 균일하지 않다. 또 다른 관점에서, 제2 영역(b)에 배치된 연결 도전체(135)들의 중심은 해당 연결 비아 홀(157)의 중심과 서로 다를 수 있다. 또 다른 관점에서, 제2 영역(b)에 배치된 연결 도전체(135)들의 중심은 해당 연결 비아 홀(157)의 중심이 서로 동일한 위치에 배치되나 평면 형상이 서로 다를 수 있다. 이 때, 제1 영역(a)에 배치된 연결 도전체(135)들은 연결 비아 홀(152)의 입구까지의 평면 거리가 균일할 수 있다.
상술한 바와 같이, 모서리 영역에 배치된 연결 도전체(135)를 노출시키는 제1 연결 비아 홀(157)들의 평면 형상을 다양하게 변형함으로써, 연결 도전체(135)가 배치된 영역 상에 상부 반도체 패키지의 연결 도전체가 접속하기 위한 공간 이외의 여유 공간을 형성할 수 있다. 이에 따라, 모서리 영역에서 더욱 빈번하게 발생하는 인접 연결 도전체 간의 단락 현상을 방지할 수 있다.
나아가, 레이저 드릴링을 이용하여 연결 비아 홀(157)을 형성할 경우, 다양한 형상의 연결 비아 홀(157)을 상대적으로 용이하게 형성할 수 있어 공정상의 부담을 감소시킬 수 있는 장점이 있다. 또한, 다른 실시예에서는, 다양한 형상의 연결 비아 홀(157)을 모서리 영역에 한정하지 않고, 복수의 연결 도전체(135)가 배치된 연결 도전체 영역(a, b) 전체에 대하여 적용할 수도 있다. 즉, 제1 영역(a) 및 제2 영역(b)에 배치된 연결 도전체(135)들이 다양한 형상의 연결 비아 홀(157)에 의해 노출될 수 있다. 다시 말하면, 연결 도전체 영역(a, b) 전체에 배치된 연결 도전체(135)에 대하여, 연결 도전체(135)의 평면 외곽선으로부터 연결 비아 홀(157)의 평면 외곽선까지의 거리가 균일하지 않게 형성될 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 실시예들에 따른 패키지 온 패키지에 관하여 설명한다. 도 6은 본 발명의 일 실시예에 따른 반도체 패키지 상에 상부 반도체 패키지를 적층하는 과정을 설명하기 위한 도면이다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지 상에 상부 반도체 패키지가 적층된 패키지 온 패키지의 단면도이다. 여기서, 도 6 및 도 7에 도시된 제1 반도체 패키지(100)는 상술한 본 발명의 실시예들에 따른 반도체 패키지와 실질적으로 동일한 구성을 가지므로, 이에 대한 구체적인 설명은 생략한다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 패키지 온 패키지는 제1 반도체 패키지(100)와 제2 반도체 패키지(200)를 포함한다. 이 때, 제1 반도체 패키지(100)를 하부 반도체 패키지로, 제2 반도체 패키지(200)를 상부 반도체 패키지로 지칭할 수 있다.
더욱 구체적으로, 제1 반도체 패키지(100)는 제1 기판(110)과, 제1 기판(110) 상면에 부착된 제1 반도체 칩(140)과, 제1 기판(110)의 상면에 배치된 복수의 연결 도전체(135)와, 제1 기판(110) 상에 형성되어 복수의 연결 도전체(135) 및 제1 반도체 칩(140)을 매립하는 몰딩재(150)와, 몰딩재(150)를 관통하여 복수의 연결 도전체(135)를 각각 노출시키는 복수의 연결 비아 홀(152, 157)을 포함하고, 제2 반도체 패키지(200)는 제2 기판(210)과, 제2 기판(210)의 상면에 부착된 제2 반도체 칩(240)을 포함하고, 제2 반도체 패키지(200)는 제1 반도체 패키지(100)의 상부에 적층된다.
이 때, 제1 반도체 패키지(100)의 복수의 연결 비아 홀(152, 157) 중 적어도 하나의 제1 연결 비아 홀(157)은, 제1 연결 비아 홀(157)에 의해 노출되는 제1 연결 도전체(135)로부터 제1 연결 비아 홀(157)의 입구까지의 평면 거리가 균일하지 않다.
나아가, 도 6 및 도 7에 도시된 패키지 온 패키지의 하부 반도체 패키지(100)에 대하여, 상술한 본 발명의 실시예들에 따른 반도체 패키지(100)를 적용할 수 있다. 예를 들어, 하부 반도체 패키지(100)의 복수의 연결 비아 홀(152, 157) 중 적어도 하나에 도 2a 내지 도 2c 및 도 3a 내지 도 3c에 도시된 연결 비아 홀(157)을 적용할 수 있다.
이에 따라, 하부 반도체 패키지(100)의 연결 도전체(135)를 노출시키는 연결 비아 홀(152, 157) 중 적어도 일부인 제1 연결 비아 홀(157)은 상부 반도체 패키지(200)의 연결 도전체(225)에 대한 버퍼 공간을 포함할 수 있다. 따라서, 하부 반도체 패키지(100)의 연결 도전체(135)와 상부 반도체 패키지(200)의 연결 도전체(225)가 접속하더라도, 제1 연결 비아 홀(157)의 외부로 범람하는 것을 방지할 수 있다.
즉, 하부 반도체 패키지(100)상에 상부 반도체 패키지(200)를 적층하는 과정에서, 인접하는 연결 도전체(135) 간의 쇼트 현상이 발생하는 것을 방지할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 패키지 온 패키지의 신뢰성을 더욱 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 패키지 110: 제1 기판
120, 130, 220, 230: 절연층 122, 132, 222, 232: 패드
125: 솔더 볼 135, 225: 연결 도전체
140: 제1 반도체 칩 145: 칩 범프
150, 250: 몰딩재 152, 157: 연결 비아 홀
200: 제2 반도체 패키지 210: 제2 기판
240, 242: 제2 반도체 칩
255: 본딩 와이어

Claims (9)

  1. 기판;
    상기 기판 상면에 부착된 반도체 칩;
    상기 기판의 상면에 배치된 복수의 연결 도전체;
    상기 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 반도체 칩을 매립하는 몰딩재; 및
    상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하되,
    상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀에 대하여, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체로부터 상기 제1 연결 비아 홀의 입구까지의 평면 거리가 균일하지 않은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 기판에 대하여, 상기 제1 연결 비아 홀의 중심은 상기 제1 연결 도전체의 중심과 서로 다른 위치에 배치되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 기판에 대하여, 상기 제1 연결 비아 홀의 중심은 상기 제1 연결 도전체의 중심과 동일한 위치에 배치되는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 복수의 연결 도전체는 상기 제1 연결 도전체와 인접하여 배치된 제2 연결 도전체를 포함하고,
    상기 복수의 연결 비아 홀은 상기 제2 연결 도전체를 노출시키는 제2 연결 비아 홀을 포함하되,
    상기 제1 연결 도전체의 중심과 상기 제2 연결 도전체의 중심 간의 제1 거리보다 상기 제1 연결 비아 홀의 중심과 상기 제2 연결 비아 홀의 중심 간의 제2 거리가 더 큰 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 연결 비아 홀은 제1 측벽과 제2 측벽을 포함하되,
    상기 몰딩재 표면에 대한 상기 제1 측벽의 제1 경사도와 상기 제2 측벽의 경사도는 서로 다른 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 연결 비아 홀은 제1 측벽과 제2 측벽을 포함하되,
    상기 제1 측벽과 상기 제2 측벽 중 적어도 하나는 계단형인 반도체 패키지.
  7. 기판;
    상기 기판 상면에 부착된 반도체 칩;
    상기 기판의 상면에 배치된 복수의 연결 도전체;
    상기 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 반도체 칩을 매립하는 몰딩재; 및
    상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하되,
    상기 기판에 대하여 상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀의 중심은, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체의 중심과 서로 다른 위치에 배치되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 연결 비아 홀은 제1 측벽과 제2 측벽을 포함하되,
    상기 몰딩재 표면에 대한 상기 제1 측벽의 제1 경사도와 상기 제2 측벽의 경사도는 서로 다른 반도체 패키지.
  9. 제1 기판과, 상기 제1 기판 상면에 부착된 제1 반도체 칩과, 상기 제1 기판의 상면에 배치된 복수의 연결 도전체와, 상기 제1 기판 상에 형성되어 상기 복수의 연결 도전체 및 상기 제1 반도체 칩을 매립하는 몰딩재와, 상기 몰딩재를 관통하여 상기 복수의 연결 도전체를 각각 노출시키는 복수의 연결 비아 홀을 포함하는 제1 반도체 패키지; 및
    제2 기판과, 상기 제2 기판의 상면에 부착된 제2 반도체 칩을 포함하고, 상기 제1 반도체 패키지 상부에 적층된 제2 반도체 패키지를 포함하되,
    상기 제1 반도체 패키지의 상기 복수의 연결 비아 홀 중 적어도 하나의 제1 연결 비아 홀은, 상기 제1 연결 비아 홀에 의해 노출되는 제1 연결 도전체로부터 상기 제1 연결 비아 홀의 입구까지의 평면 거리가 균일하지 않은 패키지 온 패키지.
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