KR20190008723A - 반도체 패키지 - Google Patents

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KR20190008723A
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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 제 1 기판; 상기 제 1 기판 상에 실장된 제 1 반도체 칩; 상기 제 1 반도체 칩의 옆에서 상기 제 1 기판을 덮는 몰드막; 상기 몰드막과 상기 제 1 반도체 칩 상에 배치되는 제 2 기판; 및 상기 제 1 기판과 상기 제 2 기판 사이에 배치되어 상기 제 1 기판과 상기 제 2 기판을 전기적으로 연결하는 복수개의 연결 부재들을 포함하되, 상기 몰드막은 상기 제 1 기판을 덮으며 상기 연결 부재가 배치되는 홀들이 형성되는 주요부와 상기 주요부로부터 돌출되어 상기 제 2 기판과 접하는 제 1 돌출부를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 패키지 위에 패키지를 적층하는 구조를 패키지 온 패키지(Package on package, PoP)라 한다. 또한 인터포저를 패키지 위에 실장하는 인터포저 PoP 구조도 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 패키지는, 제 1 기판; 상기 제 1 기판 상에 실장된 제 1 반도체 칩; 상기 제 1 반도체 칩의 옆에서 상기 제 1 기판을 덮는 몰드막; 상기 몰드막과 상기 제 1 반도체 칩 상에 배치되는 제 2 기판; 및 상기 제 1 기판과 상기 제 2 기판 사이에 배치되어 상기 제 1 기판과 상기 제 2 기판을 전기적으로 연결하는 복수개의 연결 부재들을 포함하되, 상기 몰드막은 상기 제 1 기판을 덮으며 상기 연결 부재가 배치되는 홀들이 형성되는 주요부와 상기 주요부로부터 돌출되어 상기 제 2 기판과 접하는 제 1 돌출부를 포함한다.
본 발명의 실시예들에 따르면 언더필 수지막 내에 보이드의 발생이 낮고 이웃하는 연결 부재들 간의 접촉이 방지되어 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3은 도 1을 II-II'선으로 자른 단면도이다.
도 4는 도 1 내지 도 3의 반도체 패키지의 사시도이다.
도 5는 도 4의 부분 사시도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 7 및 도 8은 각각 도 6의 'P1'과 'P2' 부분을 확대한 도면들이다.
도 9 내지 도 12, 도 13a, 도 13b, 도 14 및 도 15는 도 1 내지 도 5의 반도체 패키지의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 17은 도 16의 평면을 가지는 반도체 패키지의 사시도이다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 19는 도 18을 III-III'선으로 자른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 22는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다. 도 3은 도 1을 II-II'선으로 자른 단면도이다. 도 4는 도 1 내지 도 3의 반도체 패키지의 사시도이다. 도 5는 도 4의 부분 사시도이다. 특히 도 5는 몰드막(18)의 입체 구조를 보여준다.
도 1 내지 도 5를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지(100)는 하부 패키지(LP) 상에 인터포저(IP)가 적층된 구조를 가질 수 있다. 상기 하부 패키지(LP)는 제 1 기판(10)과 상기 제 1 기판(10) 상에 실장된 반도체 칩(30)을 포함할 수 있다. 상기 제 1 기판(10)은 예를 들면, 에폭시 수지나 폴리이미드와 같은 절연물질을 포함할 수 있다. 상기 제 1 기판(10)의 하부면에는 제 1 하부 도전 패드들(12)이 배치될 수 있다. 상기 제 1 기판(10)의 하부면은 제 1 하부 절연막(11a)으로 덮일 수 있다. 상기 제 1 기판(10)의 상부면에는 서로 이격된 제 1 상부 도전 패드들(14a)과 제 2 상부 도전 패드들(14b)이 배치될 수 있다. 상기 제 1 기판(10)의 상부면은 제 1 상부 절연막(11b)으로 덮일 수 있다. 도시하지는 않았지만, 상기 제 1 기판(10) 내에는 상기 제 1 하부 도전 패드들(12), 상기 제 1 상부 도전 패드들(14a)과 상기 제 2 상부 도전 패드들(14b)을 서로 전기적으로 연결하기 위한 회로 배선들과 비아들이 배치될 수 있다. 상기 제 1 하부 도전 패드들(12)에는 솔더볼과 같은 외부 단자들(22)이 부착될 수 있다. 상기 외부 단자들(22)은 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상기 반도체 칩(30)은 상기 제 1 상부 도전 패드들(14a)에 솔더볼과 같은 내부 단자들(53)을 이용하여 플립칩 본딩 방식으로 실장될 수 있다. 상기 내부 단자들(53)은 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 제 1 기판(10)은 몰드막(18)으로 덮인다. 상기 몰드막(18)은 예를 들면 에폭시계 물질로 형성될 수 있다. 상기 몰드막(18)은 상기 내부 단자들(53) 사이 그리고 상기 반도체 칩(30)과 상기 제 1 상부 절연막(11b) 사이의 공간을 채울 수 있다. 상기 몰드막(18)은 상기 제 1 기판(10)을 덮는 주요부(18m), 상기 주요부(18m)으로부터 돌출된 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)을 포함할 수 있다. 적어도 상기 제 2 및 제 3 돌출부들(18p2, 18p3)은 상기 인터포저(IP)와 접할 수 있다. 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들은 서로 같은 높이를 가질 수 있다. 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들은 상기 반도체 칩(30)의 상부면과 같은 높이를 가질 수 있다. 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들은 상기 주요부(18m)의 상부면보다 돌출될 수 있다. 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 측면들과 상기 주요부(18m)의 상부면은 리세스된 영역의 내면을 이룰 수 있다. 즉, 상기 몰드막(18)은 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들, 측면들과 상기 주요부(18m)의 상부면에 의해 단차진 표면을 가질 수 있다.
상기 제 1 돌출부(18p1)는 상기 반도체 칩(30)의 상부 측면과 접하며 상기 반도체 칩(30)을 둘러쌀 수 있다. 상기 제 2 돌출부들(18p2)은 평면적으로 'L'자 형태를 가질 수 있다. 상기 제 2 돌출부들(18p2)은 각각 상기 제 1 기판(10)의 모서리에 인접하도록 배치될 수 있다. 상기 제 3 돌출부(18p3)는 기둥 형태일 수 있다. 상기 제 3 돌출부(18p3)은 상기 제 1 기판(10) 측벽의 중심 부분에 인접하도록 배치될 수 있다.
상기 주요부(18m)에는 복수개의 홀들(18h)이 형성될 수 있다. 상기 홀들(18h)은 상기 제 2 상부 도전 패드들(14b)을 노출시킬 수 있다. 상기 홀들(18h) 사이에는 상기 주요부(18m)의 일부인 홀 분리부(18f)가 배치될 수 있다. 상기 홀 분리부(18f)는 상기 몰드막(18)에 포함될 수 있다. 상기 홀들(18h) 안에는 각각 상기 제 1 기판(10)과 상기 인터포저(IP)를 전기적으로 연결시키는 연결 부재(59)가 배치될 수 있다. 상기 연결 부재(59)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상기 인터포저(IP)는 제 2 기판(50)을 포함할 수 있다. 상기 제 2 기판(50)은 예를 들면 에폭시 수지나 폴리이미드와 같은 절연물질을 포함할 수 있다. 상기 제 2 기판(50)의 하부면에는 상기 연결 부재(59)와 접하는 제 2 하부 도전 패드들(52)이 배치될 수 있다. 상기 제 2 기판(50)의 상부면에는 제 3 상부 도전 패드들(54)이 배치될 수 있다. 상기 제 2 기판(50)의 하부면은 제 2 하부 절연막(51a)으로 덮일 수 있다. 상기 제 2 기판(50)의 상부면은 제 2 상부 절연막(51b)으로 덮일 수 있다. 도시하지는 않았지만, 상기 제 2 기판(50)의 내부에는 상기 제 2 하부 도전 패드들(52)과 상기 제 3 상부 도전 패드들(54)을 전기적으로 연결시키는 회로 배선들 및 비아들이 배치될 수 있다. 상기 절연막들(11a, 11b, 51a, 51b)은 예를 들면 폴리이미드로 형성될 수 있다.
상기 몰드막(18)의 상기 주요부(18m)의 상부면과 상기 제 2 하부 절연막(51a) 사이의 공간은 언더필 수지막(20)으로 채워질 수 있다. 상기 언더필 수지막(20)은 에폭시계 물질로 형성될 수 있다. 상기 언더필 수지막(20)은 상기 홀(18h)의 내측벽과 상기 연결 부재(59) 사이의 공간도 채울 수 있다. 상기 언더필 수지막(20)은 상기 연결 부재들(59) 간의 공간도 채울 수 있다. 상기 언더필 수지막(20)은 상기 연결 부재(59)와 상기 제 2 및 제 3 돌출부들(18p2, 18p3) 간의 공간도 채울 수 있다.
상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)은 상기 인터포저(IP)를 지지하는 지지대 역할을 할 수 있다. 상기 제 1 돌출부(18p1)는 상기 반도체 칩(30)의 측면을 둘러싸 상기 반도체 패키지(100)의 제조 공정 중에 상기 반도체 칩(30)의 측면을 보호하는 역할을 할 수 있다. 상기 제 2 돌출부(18p2)은 상기 제 1 기판(10)의 모서리에 인접하도록 배치되는 연결 부재(59)에 인접하여, 상기 반도체 패키지(100)의 제조 공정 중에 상기 인터포저(IP)가 제 1 방향(D1)과 상기 제 1 방향(D1)에 직교하는 제 2 방향(D2)로의 미끄러짐을 방지하여 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다. 상기 제 3 돌출부(18p3)은 상기 제 2 방향(D2)로 대향되는 상기 제 1 기판(10)의 측벽들에 인접하도록 배치되어 상기 반도체 패키지(100)의 제조 공정 중에 상기 인터포저(IP)가 상기 제 2 방향(D2)로 미끄러짐을 방지하여 상기 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 7 및 도 8은 각각 도 6의 'P1'과 'P2' 부분을 확대한 도면들이다.
도 2와 도 3에서 상기 인터포저(IP)는 휨(warpage) 현상이 없이 상기 반도체 칩(30) 및 상기 제 1 돌출부(18p1)와 접할 수 있다. 그러나 상기 인터포저(IP)는 도 6내지 도 8에 도시된 바와 같이 미세하게 휠 수 있다. 이로써 상기 언더필 수지막(20)은 상기 제 1 돌출부(18p1)와 상기 인터포저(IP) 사이 그리고 상기 반도체 칩(30)과 상기 인터포저(IP) 사이로 개재될 수 있다. 이때 상기 반도체 칩(30)과 상기 인터포저(IP) 사이에서 상기 언더필 수지막(20)의 제 1 두께(T1)는 바람직하게는 약 10㎛ 이하일 수 있다. 상기 제 1 두께(T1)는 약 5~10㎛일 수 있다.
상기 몰드막(18)은 위치에 따라 서로 다른 표면 거칠기를 가질 수 있다. 구체적으로, 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들(18p1u, 18p2u, 18p3u)은 상기 몰드막(18)의 다른 부분들 보다 작은 표면 거칠기를 가질 수 있다. 즉, 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들(18p1u, 18p2u, 18p3u)은 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 측벽들(18p1s, 18p2s, 18p3s)보다 작은 표면 거칠기를 가질 수 있다. 또한 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들(18p1u, 18p2u, 18p3u)은 상기 주요부(18m)의 상부면(18mu)과 측벽(18ms), 상기 홀 분리부(18f)의 상부면(18fu) 및 상기 홀 분리부(18f)의 측벽(18fs)보다 작은 표면 거칠기를 가질 수 있다. 반면에 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면들(18p1u, 18p2u, 18p3u)을 제외한 상기 몰드막(18)의 다른 부분들은 서로 동일/유사한 표면 거칠기를 가질 수 있다. 즉, 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 측벽들(18p1s, 18p2s, 18p3s), 상기 주요부(18m)의 상부면(18mu)과 측벽(18ms), 상기 홀 분리부(18f)의 상부면(18fu) 및 상기 홀 분리부(18f)의 측벽(18fs)은 서로 동일/유사한 표면 거칠기를 가질 수 있다.
이와는 다르게, 상기 몰드막(18)은 위치에 따라 서로 동일/유사한 표면 거칠기를 가질 수 있다.
상기 홀(18h)의 내측벽은 상기 홀 분리부(18f)의 측벽들(18fs)로 이루어지거나, 상기 홀 분리부(18f)의 측벽(18fs)과 상기 주요부(18m)의 측벽(18ms)으로 이루어질 수 있다. 상기 주요부(18m)의 측벽(18ms)과 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 측벽들(18p1s, 18p2s, 18p3s) 중 적어도 하나는 공면을 이룰 수 있다.
도시하지는 않았지만, 상기 반도체 패키지(100)에서 상기 반도체 칩(30)과 상기 인터포저(IP) 사이에 열 경계 물질막(Thermal Interface material)이 개재될 수도 있다. 이때에는 제 1 돌출부(18p1)의 상부면이 상기 열 경계 물질막의 상부면과 동일한 높이를 가질 수 있다. 또는 상기 열 경계 물질막은 상기 제 1 돌출부(18p1)와 상기 인터포저(IP) 사이에도 개재될 수 있다. 이때 언더필 수지막(20)의 상부면이 상기 열 경계 물질막의 상부면과 동일한 높이를 가질 수 있다. 상기 열 경계 물질막은 예를 들면, 실리콘 계열
다음은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 대해 설명하기로 한다.
도 9 내지 도 12, 도 13a, 도 13b, 도 14 및 도 15는 도 1 내지 도 5의 반도체 패키지의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 9를 참조하면, 복수개의 칩 영역들을 포함하는 제 1 기판(10)을 준비한다. 상기 제 1 기판(10)의 제 1 상부 도전 패드들(14a) 상에 솔더볼과 같은 내부 단자들(53)을 이용하여 반도체 칩들(30)을 플립 칩 본딩 방식으로 실장시킬 수 있다. 상기 제 1 기판(10)의 제 2 상부 도전 패드들(14b) 상에 솔더볼과 같은 제 1 서브 연결 부재(17)를 본딩할 수 있다. 상기 제 1 서브 연결 부재(17)의 상단 높이는 상기 반도체 칩들(30)의 상부면 보다 낮게 형성할 수 있다. 상기 내부 단자들(53)과 상기 제 1 서브 연결 부재들(17)은 모두 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속을 포함하도록 형성될 수 있다. 금형틀(미도시) 안에 상기 반도체 칩들(30)과 상기 제 1 서브 연결 부재(17)가 본딩된 상기 제 1 기판(10)을 로딩할 수 있다. 그리고 상기 금형틀(미도시) 안에 몰드막 형성용 수지액을 공급한 후 경화시켜 몰드막(18)을 형성할 수 있다. 이때 상기 반도체 칩(30)의 상부면이 상기 금형틀과 접하도록 하여 상기 몰드막(18)이 상기 제 1 기판(10)과 상기 반도체 칩(30)의 측면을 덮되 상기 반도체 칩(30)의 상부면은 노출시키도록 형성할 수 있다.
도 10을 참조하면, 상기 금형틀로부터 상기 제 1 기판(10)을 언로딩할 수 있다. 레이저를 이용하여 상기 몰드막(18)을 일부 제거하여 상부에 복수개의 제 1 및 제 2 리세스된 영역들(18r1, 18r2)을 형성하는 동시에 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)과 칩 분리부(18i)을 형성할 수 있다. 상기 제 1 리세스된 영역들(18r1)은 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 도 5의 18p3) 사이에 형성될 수 있다. 상기 제 2 리세스된 영역(18r2)은 이웃하는 제 2 돌출부들(18p2) 사이에 형성될 수 있다. 이로써 상기 몰드막(18)의 상기 제 1 및 제 2 리세스된 영역들(18r1, 18r2)의 표면들은 상기 몰드막(18)의 상부면 보다 표면 거칠기가 커질 수 있다. 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)은 도 1 내지 도 5를 참조하여 설명한 바와 동일하게 형성될 수 있다. 이때 상기 제 1 돌출부(18p1)는 상기 반도체 칩(30)의 측면을 보호할 수 있다. 즉, 레이저로 상기 몰드막(18)의 일부를 제거할 때 만약 상기 반도체 칩(30)의 측면이 노출된다면, 상기 레이저에 의해 상기 반도체 칩(30)의 측면도 손상될 수 있다. 그러나 상기 반도체 칩(30)의 측면으로부터 상기 제 1 돌출부(18p1) 만큼 이격되어 제거 공정이 진행되므로 상기 반도체 칩(30)의 측면의 손상을 방지할 수 있다.
도 11을 참조하면, 레이저를 이용하여 상기 제 1 리세스된 영역들(18r1)의 바닥에 존재하는 상기 몰드막(18)을 일부 제거하여 상기 제 1 서브 연결 부재들(17)을 각각 노출시키는 복수개의 홀들(18h)을 형성할 수 있다. 상기 홀들(18h)도 상기 레이저를 이용하여 형성되므로 상기 제 1 및 제 2 리세스된 영역들(18r1, 18r2)의 표면들과 동일/유사한 표면 거칠기를 가지도록 형성될 수 있다.
만약, 도 1 내지 도 5에 개시된 몰드막(18)의 구조가 레이저를 이용하여 형성되지 않고, 금형틀에 의해 형성된다면, 상기 몰드막(18)의 모든 표면의 거칠기는 위치에 상관없이 동일/유사할 수 있다.
도 12, 도 13a, 도 13b 및 도 14를 참조하면, 인터포저들(IP)을 준비할 수 있다. 상기 인터포저들(IP)의 제 2 하부 도전 패드들(52)에는 각각 제 2 서브 연결 부재들(57)이 본딩될 수 있다. 각각의 인터포저들(IP)은 각각의 반도체 칩(30)과 중첩되는 위치에서 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)과 접하도록 위치시킬 수 있다. 이때 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)은 상기 인터포저(IP)를 지지하는 지지대 역할을 할 수 있다. 각각의 제 2 서브 연결 부재들(57)은 각각의 제 1 서브 연결 부재들(17)과 접할 수 있다. 그리고 열을 가하여 리플로우 공정을 진행하여 상기 제 1 서브 연결 부재(17)와 상기 제 2 서브 연결 부재(57)을 결합시켜 연결 부재(59)를 형성할 수 있다. 이때 상기 인터포저(IP)의 휨을 방지하기 위해 지그(jig, 70)를 이용하여 상기 인터포저들(IP)을 누른 상태에서 리플로우 공정을 진행할 수 있다. 상기 리플로우 공정을 진행하기 전에, 상기 제 1 및 제 2 서브 연결 부재들(17, 57)의 표면이 둥글어서 상기 지그(70)의 힘에 의해, 도 13b처럼 상기 인터포저들(IP)이 옆으로(예를 들면 제 1 방향(D1))으로 미끄러질 수 있다. 만약 상기 제 2 및 제 3 돌출부들(18p2, 18p3)이 없다면, 상기 인터포저들(IP)이 정해진 위치에 벗어나, 상기 제 1 서브 연결 부재들(17)이 원하지 않는 제 2 서브 연결 부재들(57)과 접하게 되어 불량이 발생할 수 있다. 상기 제 2 및 제 3 돌출부들(18p2, 18p3)은 상기 인터포저들(IP)의 앞뒤좌우 4방향의 미끄러짐을 방지하여 반도체 패키지의 불량률을 줄이고 수율을 향상시킬 수 있다. 상기 제 2 돌출부들(18p2)은 평면적으로 'L' 자 형태를 가지며 상기 제 1 기판(10)의 네 모서리 부분에 인접하도록 배치되어 상기 인터포저들(IP)의 제 1 방향(D1)과 제 2 방향(D2)으로 미끄러짐을 방지할 수 있다. 상기 제 3 돌출부들(18p3)은 상기 제 1 기판(10)의 상기 제 2 방향(D2)으로 서로 대향되는 측벽들 상에 배치되어 상기 인터포저들(IP)의 상기 제 2 방향(D2)으로 미끄러짐을 방지할 수 있다.
도 14를 참조하면, 상기 몰드막(18)의 주요부(18m)와 상기 인터포저(IP) 사이의 공간에 언더필 수지막(20) 용 수지액을 공급하여 채우고 경화하여 언더필 수지막(20)을 형성한다. 상기 언더필 수지막(20)용 수지액은 모세관 현상에 의해 상기 몰드막(18)의 주요부(18m)와 상기 인터포저(IP) 사이의 공간 그리고 상기 홀들(18h) 내로 침투할 수 있다. 만약 상기 몰드막(18)의 주요부(18m)의 상부면과 홀 분리부(18f)의 상부면의 높이가 상기 제 1 내지 제 3 돌출부들(18p1, 18p2, 18p3)의 상부면과 높이가 같아, 상기 몰드막(18)의 주요부(18m)와 상기 인터포저(IP) 사이의 공간이 없다면, 상기 언더필 수지막(20)용 수지액의 흐름이 어려워 상기 수지액이 상기 홀들(18h)을 채우기 어려울 수 있다. 이로써 상기 홀들(18h) 내에 그리고 상기 반도체 패키지(100)내에 보이드가 발생할 확률이 증가할 수 있다. 이렇게 보이드가 발생하게 되면 이곳에 습기나 공정 부산물들이 남을 수 있어 반도체 패키지의 신뢰성을 저하시킬 수 있다. 그러나 본 발명에서는 상기 몰드막(18)의 주요부(18m)와 상기 인터포저(IP) 사이의 공간(또는 상기 제 1 리세스된 영역(18r1))에 의해 상기 언더필 수지막(20)용 수지액의 흐름이 원할하여 보이드의 발생할 확률을 현저히 낮출 수 있다. 이로써 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
후속으로 도 15 및 도 2를 참조하여, 상기 제 1 하부 도전 패드(12)에 솔더볼과 같은 외부 단자들(22)을 본딩시킬 수 있다. 그리고 싱귤레이션 공정을 진행하여 칩 영역(A)을 제외한 가장자리 영역(B)을 레이저 등으로 제거하여 개별 반도체 패키지(100)를 형성할 수 있다. 이때 상기 칩 분리부(18i)도 제거될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 17은 도 16의 평면을 가지는 반도체 패키지의 사시도이다.
도 16 및 도 17을 참조하면, 본 예에 따른 반도체 패키지(101)에서는 제 2 돌출부(18p2)가 서로 이격된 제 1 서브 돌출부(18p2a), 제 2 서브 돌출부들(18p2b) 및 제 3 서브 돌출부들(18p2c)을 포함할 수 있다. 상기 제 1 서브 돌출부(18p2a)는 제 1 기판(10)의 각 모서리 부분에 인접하도록 배치될 수 있다. 상기 제 2 서브 돌출부들(18p2b)은 각각 상기 제 1 서브 돌출부(18p2a)의 양 옆에 인접하도록 배치될 수 있다. 상기 제 3 서브 돌출부들(18p2c)은 각각 상기 제 2 서브 돌출부들(18p2b)에 인접하도록 배치될 수 있다. 상기 제 1 내지 제 3 서브 돌출부들(18p2a, 18p2b, 18p2c)을 연결하면 평면적으로 'L'자 형태를 가질 수 있다. 상기 제 1 서브 돌출부(18p2a)와 상기 제 2 서브 돌출부(18p2b) 사이의 공간은 제 1 벤트(vent) 영역(18v1)에 대응될 수 있다. 상기 제 2 서브 돌출부(18p2b)와 상기 제 3 서브 돌출부(18p2c) 사이의 공간은 제 2 벤트 영역(18v2)에 대응될 수 있다. 이러한 상기 제 1 및 제 2 벤트 영역들(18v1, 18v2)은 도 14의 언더필 수지막(20)을 형성하는 공정에서 상기 언더필 수지막(20)용 수지액의 흐름을 보다 원할하게 하여 상기 제 2 돌출부(18p2)에 인접한 영역에 보이드가 형성되는 것을 방지할 수 있다. 이로써 반도체 패키지의 신뢰성을 향상시킬 수 있다. 상기 언더필 수지막(20)용 수지액의 원할한 흐름을 위해 상기 제 1 및 제 2 벤트 영역들(18v1, 18v2)의 제 1 폭(W1)은 바람직하게는 약 15㎛ 이상일 수 있다. 상기 제 1 폭(W1)은 약 15㎛~80㎛일 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 19는 도 18을 III-III'선으로 자른 단면도이다.
도 18 및 도 19를 참조하면, 본 예에 따른 반도체 패키지(102)에서는 네 개의 연결 부재(59)가 각각 제 1 기판(10)의 네 측벽들의 중심 부분에 인접하도록 배치될 수 있다. 몰드막(18)은 주요부(18m), 홀들(18h) 및 제 2 돌출부(18p2)를 포함할 수 있다. 본 예에서 상기 제 2 돌출부(18p2)는 평면적으로 'C' 형태를 가질 수 있다. 상기 제 2 돌출부(18p2)는 상기 연결 부재(59)에 인접하여 상기 반도체 패키지(102)의 제조 공정에서 인터포저(IP)의 제 1 방향(D1)과 제 2 방향(D2)로의 미끄러짐을 방지할 수 있다. 또한 반도체 칩(30)의 상부면은 상기 인터포저(IP)와 접하지 않고 이격될 수 있다. 상기 반도체 칩(30)의 상부면의 높이는 상기 주요부(18m)의 상부면의 높이와 동일할 수 있다. 상기 주요부(18m)은 상기 반도체 칩(30)의 측면을 보호할 수 있다. 언더필 수지막(20)은 상기 반도체 칩(30)과 상기 인터포저(IP) 사이에 개재될 수 있다. 그 외의 구조 및 제조 방법은 도 1 내지 도 15를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 20을 참조하면, 본 예에 따른 반도체 패키지(103)에서는 네 개의 연결 부재(59)가 각각 제 1 기판(10)의 네 모서리에 인접하도록 배치될 수 있다. 몰드막(18)은 주요부(18m), 홀들(18h) 및 제 2 돌출부(18p2)을 포함할 수 있다. 본 예에서 상기 제 2 돌출부(18p2)는 평면적으로 'L' 형태를 가질 수 있다. 상기 제 2 돌출부(18p2)는 상기 연결 부재(59)에 인접하여 상기 반도체 패키지(102)의 제조 공정에서 인터포저(IP)의 제 1 방향(D1)과 제 2 방향(D2)로의 미끄러짐을 방지할 수 있다. 그 외의 구조는 도 18 및 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 21을 참조하면, 본 예에 따른 반도체 패키지(104)에서는 SiP(System in Package) 구조처럼, 하나의 제 1 기판(10) 상에 복수개의 반도체 칩들(30a, 30b)이 동시에 실장될 수 있다. 상기 반도체 칩들(30a, 30b)은 서로 다른 종류일 수 있다. 상기 제 1 기판(10)의 네 측벽을 따라 복수개의 연결 부재들(59)이 일렬로 배치될 수 있다. 제 2 돌출부(18p2)는 상기 제 1 기판(10)의 네 모서리에 각각 인접하게 배치되는 연결 부재에 인접하게 배치될 수 있다. 상기 제 2 돌출부(18p2)는 평면적으로 'L' 자 형태를 가질 수 있다. 본 예에 따른 몰드막(18)은 주요부(18m), 홀들(18h), 제 1 돌출부(18p1) 및 상기 제 2 돌출부(18p2)를 포함할 수 있다. 본 예에서 상기 제 1 기판(10) 상에 두 개의 반도체 칩들(30a, 30b)이 실장되었으나 상기 반도체 칩들(30a, 30b)의 실장 개수는 이에 한정되지 않고, 3개 이상일 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 22를 참조하면, 본 예에 따른 반도체 패키지(105)는 하부 패키지(LP) 상에 상부 패키지(UP)가 실장된 패키지 온 패키지(Package on Package) 구조를 가질 수 있다. 상부 패키지(UP)에서는 제 2 기판(50)의 제 3 상부 도전 패드(54) 상에 상부 반도체 칩(80)이 플립 칩 본딩 방식으로 실장될 수 있다. 상기 제 2 기판(50)은 상부 몰드막(82)으로 덮일 수 있다. 그 외의 구조는 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.

Claims (20)

  1. 패키지 기판;
    상기 제 1 기판 상에 실장된 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 배치되는 인터포저;
    상기 패키지 기판과 상기 인터포저 사이에 배치되어 상기 패키지 기판과 상기 인터포저를 전기적으로 연결하는 복수개의 연결 부재들; 및
    상기 패키지 기판과 상기 인터포저 사이에 개재되며 상기 연결 부재들이 배치되는 홀들을 포함하는 몰드막을 포함하되,
    상기 몰드막은 상기 제 1 기판을 덮으며 상기 홀들이 형성되는 주요부와 상기 주요부로부터 돌출되어 상기 제 2 기판과 접하는 제 1 돌출부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 돌출부는 상기 연결 부재들 중 적어도 하나와 인접하도록 배치되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 돌출부의 상부면은 상기 제 1 돌출부의 측면의 표면 거칠기 보다 작은 표면 거칠기를 가지는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 돌출부의 상부면은 상기 주요부의 상부면의 표면 거칠기 보다 작은 표면 거칠기를 가지는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 돌출부는 평면적으로 'L'자 또는 'C'자 형태를 가지는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 돌출부는 상기 제 1 반도체 칩의 측면과 접하며 상기 반도체 칩을 둘러싸는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 돌출부의 상부면은 상기 제 1 반도체 칩의 상부면과 같은 높이를 가지는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 돌출부의 측면은 상기 홀의 내 측벽과 공면을 이루는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 돌출부의 측면과 접하며 상기 주요부의 상부면과 상기 인터포저 사이의 공간을 채우는 언더필 수지막을 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 언더필 수지막은 연장되어 상기 제 1 반도체 칩과 상기 인터포저 사이에 개재되는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 몰드막은 상기 제 1 돌출부와 이격되며 상기 주요부로부터 돌출된 제 2 돌출부를 더 포함하되,
    상기 제 1 돌출부와 상기 제 2 돌출부 사이의 간격은 15㎛ 이상인 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 몰드막은 상기 홀들을 분리하는 홀 분리부를 더 포함하며,
    상기 제 1 돌출부의 상부면은 상기 홀 분리부의 상부면의 표면 거칠기보다 작은 표면 거칠기를 가지는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제 1 돌출부는 복수개의 서로 이격된 서브 돌출부들을 포함하며,
    상기 서브 돌출부들을 연결하면 평면적으로 'L'자 형태를 가지는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 인터포저 상에 실장된 제 2 반도체 칩을 더 포함하는 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 패키지 기판에 실장되며, 상기 제 1 반도체 칩과 이격된 제 2 반도체 칩을 더 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 돌출부는 복수개이고, 상기 패키지 기판의 모서리들과 측면들 중 적어도 하나에 인접하도록 배치되는 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 몰드막은 상기 주요부로부터 돌출되며 상기 제 1 돌출부와 이격된 제 2 돌출부를 더 포함하되,
    상기 제 1 돌출부의 상부면은 상기 제 2 돌출부의 상부면의 표면 거칠기와 동일한 표면 거칠기를 가지되, 상기 제 2 돌출부의 측면의 표면 거칠기보다 작은 표면 거칠기를 가지는 반도체 패키지.
  18. 하부 패키지;
    상기 하부 패키지 상에 배치되는 인터포저; 및
    상기 하부 패키지와 상기 인터포저를 연결하는 연결 부재를 포함하되,
    상기 하부 패키지는:
    패키지 기판;
    상기 패키지 기판 상에 실장된 제 1 반도체 칩; 및
    상기 패키지 기판을 덮으며 단차진 표면을 가지는 몰드막을 포함하는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 몰드막은 위치에 따라 다른 표면 거칠기를 가지는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 몰드막의 단차진 표면과 상기 인터포저 사이의 공간을 채우는 언더필 수지막을 더 포함하는 반도체 패키지.
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