TWI466262B - 電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造 - Google Patents

電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造 Download PDF

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Description

電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造
本發明係有關於半導體封裝構造，特別係有關於一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造。
電磁干擾(Electromagnetic Disturbance，EMI)會影響各式電子產品的電性表現，甚至於造成內部元件的損害。目前在半導體封裝構造中已建置各種可能的電磁干擾遮蔽結構，用以隔絕外來的電磁干擾，但先決條件是電磁干擾遮蔽結構必須妥善接地。一旦電磁干擾遮蔽結構未能妥善接地，不僅無法隔絕外在的電磁干擾，可能引發更嚴重的電磁干擾雜訊。
電磁干擾遮蔽結構可區分為內置型與外加型，單一結構非可適用於所有的封裝型態，特別是導線架型半導體封裝構造同時具有排列在同一側邊之訊號引腳與接地引腳，這將造成電磁干擾遮蔽結構的接地連接困難度。
本國專利公開編號200818422號「積體電路封裝體及其裝配方法」揭示以內置於封膠體內之上下兩封帽作為內置型電磁干擾遮蔽結構。上下封帽內部形成空腔。導線架包括設於中心位置的晶粒托盤、多個引線、及連接晶粒託盤與引線的多個連接杆。IC晶粒安裝在晶粒托盤上。包圍空腔的兩封帽的平坦邊緣部分與導線架相連。兩封帽和導線架一起構成密圍結構，將IC晶粒包圍住， 從而遮罩了向IC晶粒輻射的EMI以及IC晶粒向外輻射的EMI。該密圍結構還向外散發IC晶粒在工作過程中產生的熱量。此種結構會干涉到封膠體的模封形成，且晶粒尺寸與導線架配置受到相當的限制。
美國專利5,294,826號「Integrated circuit package and assembly thereof for thermal and EMI management」揭示以外置於封膠體上之散熱片作為外加型電磁干擾遮蔽結構。所使用之散熱片稱之為組合式電磁遮蔽與散熱裝置之度外combined electromagnetic shielding and heat dissipation means)，其貼設於封膠體之上表面，利用打線銲線連接接地引腳與晶片承座以及散熱片黏貼於晶片承座，使得該散熱片能對外接地連接，但會有封膠體的上下模流失衡與導線架型態受限的問題。當晶片承座尺寸過小或是導線架無法在有限的模封空間內設計出可供連接接地引腳與晶片承座之打線空間時，散熱片便無電磁干擾遮蔽的效果。
為了解決上述之問題，本發明之主要目的係在於一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，達到電磁干擾遮蔽層在封膠體內部接地連接與晶片承座經封膠體外部連接為接地電位之功效。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，包含一導線架、一 晶片、一封膠體以及一電磁干擾遮蔽層。該導線架係具有複數個訊號引腳、至少一接地引腳與一晶片承座，該晶片承座係連接有至少一第一金屬支撐條。該晶片係設置於該晶片承座並電性連接至該些訊號引腳。該封膠體係密封該晶片，該封膠體係具有一第一表面、一第二表面、兩相對向之引腳外露側面以及兩相對向之無引腳側面。該電磁干擾遮蔽層係包覆該封膠體之該第一表面以及該些無引腳側面。其中，該些訊號引腳係具有複數個延伸至該些引腳外露側面之第一外腳部，該第一金屬支撐條係具有一外露於該些無引腳側面之第一端面，該接地引腳係具有一延伸至該些引腳外露側面之第二外腳部以及一外露於該些無引腳側面之第二端面，藉由該電磁干擾遮蔽層覆蓋連接該第一端面與該第二端面，使得該晶片承座經由該封膠體之外部連接為接地電位。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之導線架型半導體封裝構造中，該第一端面與該第二端面係可分別位於該封膠體之不同無引腳側面。
在前述之導線架型半導體封裝構造中，該些訊號引腳係可更具有複數個第一內接指，該接地引腳係可更具有一第二內接指，該些第一內接指與該第二內接指係可排列在靠近該晶片之複數個銲墊之同一側邊。
在前述之導線架型半導體封裝構造中，可另包含複數個第一銲線與一第二銲線，其中該些第一銲線係電性連 接該些第一內接指與該晶片之對應銲墊，該第二銲線係電性連接該第二內接指與該晶片之對應銲墊。
在前述之導線架型半導體封裝構造中，該接地引腳係可連接有一第二金屬支撐條，該第二端面係構成於該第二金屬支撐條之端部，並且該第二金屬支撐條與該第二內接指係為U形連接。
在前述之導線架型半導體封裝構造中，該晶片承座之尺寸係可小於該晶片之尺寸。
在前述之導線架型半導體封裝構造中，該電磁干擾遮蔽層係可更包覆該封膠體之該第二表面。
在前述之導線架型半導體封裝構造中，可另包含一間隔片，係設置於該晶片承座與該晶片之間。
在前述之導線架型半導體封裝構造中，該導線架係可另具有至少一角隅晶片承座，係對準於該晶片之角隅，該角隅晶片承座係具有一延伸至對應引腳外露側面之第三外腳部。
在前述之導線架型半導體封裝構造中，該導線架係可另具有至少一空引腳，係具有一延伸至對應引腳外露側面之第四外腳部。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際 實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一較佳實施例，一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造舉例說明於第1圖透視其封膠體之平面示意圖。該導線架型半導體封裝構造100係包含一導線架110、一晶片120、一封膠體130以及一電磁干擾遮蔽層140。第2圖為該導線架110在半導體封裝作業之前對應於一封裝元件區之局部平面示意圖，該導線架110係為一金屬框架，用以承載與電性連接該晶片120，該導線架110所屬包含之元件如引腳與晶片承座皆可為相同金屬材質，例如鐵合金或銅合金。此外，再如第1圖所示，該封膠體130係具有兩相對向之引腳外露側面133以及兩相對向之無引腳側面134，該引腳外露側面133係為供導線架之外引腳排列之側邊，該無引腳側面134則為未排列有導線架之外引腳之側邊或角隅。第3圖為剖切該封膠體130之引腳外露側面133之截面示意圖，而第4圖為剖切該封膠體130之無引腳側面134之截面示意圖，第5圖為沿其中一接地引腳220(可對照第1圖5-5剖線)剖切該封膠體130之截面示意圖。
如第1、2圖所示，該導線架110係具有複數個訊號引腳210、至少一接地引腳220與一晶片承座230。該晶 片承座230係連接有至少一第一金屬支撐條231，使得在半導體封裝過程中，該晶片承座230可一體連接至該導線架110之框體，以承載該晶片120。該些訊號引腳210係用以傳導該晶片120之輸入/輸出電信訊號(I/O signal)，該接地引腳220係供接地連接該晶片120之接地訊號(ground signal)至外部接合的印刷電路板。由於該接地引腳220的連接關係為本發明之主要結構特徵之一，故在第1、2圖中以特殊陰線區表示之，以方便於辨認與理解，在實際結構中，該接地引腳220與該些訊號引腳210可具有相同之金屬光澤。其中，該些訊號引腳210係具有複數個延伸至該些引腳外露側面133之第一外腳部211，該接地引腳220係具有一延伸至該些引腳外露側面133之第二外腳部221，即表示該些訊號引腳210與該接地引腳220之外腳部211、221皆為在該些引腳外露側面133的同一側排列關係。對該導線架110執行單體化切割以形成單顆導線架型半導體封裝構造之後，連接該晶片承座230之該第一金屬支撐條231係具有一外露於該些無引腳側面134之第一端面232(如第1及4圖所示)，該接地引腳220係更具有一外露於該些無引腳側面134之第二端面222(如第1及5圖所示)，即該第一金屬支撐條231與該接地引腳220皆具有外露於該些無引腳側面134之端面232、222，此為本發明中重要的導線架元件配置關係。在本實施例中，該第一端面232與該第二端面222係可分別位於該封膠體130之不同無 引腳側面134。此外，在該兩側引腳外露側面133之該些訊號引腳210與該接地引腳220係往內彎折至朝向其中一無引腳側面134。在一具體導線架結構中，該導線架110係可另具有至少一空引腳250，係具有一延伸至對應引腳外露側面133之第四外腳部251。所稱的空引腳指為不作為輸入/輸出訊號傳輸以及接地連接之虛置引腳，即表示即使該空引腳250之第四外腳部251的銲點斷裂亦不會造成封裝產品電性功能的失效，故該空引腳250係應用於增加封裝產品在表面接合後的耐用度。該空引腳250之內端係可為L形或是具有通孔，以增加與該封膠體130之結合強度。
該晶片120係設置於該晶片承座230並電性連接至該些訊號引腳210。該晶片120之尺寸係可大於該晶片承座230之尺寸，該晶片承座230之形狀可為三角形或其它不影響引腳配置之形狀。該晶片120係可局部覆蓋至該些訊號引腳210與該接地引腳220。此外，該導線架110係可另具有至少一角隅晶片承座240，係對準於該晶片120之角隅，該角隅晶片承座230係具有一延伸至對應引腳外露側面133之第三外腳部241，用以增加對該晶片120之承載能力。在本實施例中，該導線架型半導體封裝構造100係可另包含一間隔片160，例如膠帶或是虛晶片，其係設置於該晶片承座230與該晶片120之間，用以增加該晶片120的支撐效果以及確保該晶片120至該些訊號引腳210與該接地引腳220之間的電性絕緣 性。
該晶片120一般為半導體材質(如矽)之基板，其主動面設有所欲積體電路(如記憶體或/與邏輯元件)並配置有複數個銲墊121，作為積體電路的對外端點。在本實施例中，利用該些訊號引腳210係可更具有複數個第一內接指213，該接地引腳220係可更具有一第二內接指223，該些第一內接指213與該第二內接指223係可排列在靠近該晶片120之該些銲墊121之同一側邊。同時該導線架型半導體封裝構造100係可另包含複數個第一銲線151與一第二銲線152，其中該些第一銲線151係電性連接該些第一內接指213與該晶片120之對應銲墊121，該第二銲線152係電性連接該第二內接指223與該晶片120之對應銲墊121。在本實施例中，該晶片120可不需要以銲線打線連接至該晶片承座230，且該接地引腳220可不需要以導線架封裝區內部結構直接連接至該晶片承座230，便能使得該晶片承座230具有接地電位，即具有經外部連接達到內部電磁干擾遮蔽之效果，大幅增加導線架之引腳與晶片承座配置設計的彈性。
該封膠體130係密封該晶片120，該封膠體130並具有一第一表面131與一第二表面132。該封膠體130係為具電絕緣性與熱固化性用以密封晶片之複合材料，一般具體稱之為環氧模封化合物(Epoxy Molding Compound,EMC)。在一具體結構中，該封膠體130除了密封該晶片120，更將該導線架110在單體化分離後應 電性隔離的元件以電絕緣的方式結合為單一封裝構造，例如該些訊號引腳210彼此之間以及該些訊號引腳210與該接地引腳220之間。其中，該第一表面131相對遠離該晶片承座230而使該晶片120位於該第一表面131與該晶片承座230之間。在本實施例中，該第一表面131係為該封裝構造在表面接合後之底面，該第二表面132係為該封裝構造在表面接合後之頂面。
該電磁干擾遮蔽層140係可為一金屬膜或一導電塗層，其係位於該封膠體130之外部。該電磁干擾遮蔽層140係包覆該封膠體130之該第一表面131以及該些無引腳側面134，該電磁干擾遮蔽層140不會連接到在該些引腳外露側面133之該些訊號引腳210。較佳地該電磁干擾遮蔽層140係可更包覆該封膠體130之該第二表面132。藉由該電磁干擾遮蔽層140覆蓋連接該第一金屬支撐條231之該第一端面232與該接地引腳220之該第二端面222，故該晶片承座230及其連接之該第一金屬支撐條231經該第一端面232通過在該封膠體130外部之該電磁干擾遮蔽層140電性連接至該接地引腳220之該第二端面222。因此，位在該封膠體130之內部之該晶片承座230與可經由在該封膠體130之外部的該電磁干擾遮蔽層140電性連接至在該封膠體130之內部之該接地引腳220而對外接地連接。故本發明之結構中該電磁干擾遮蔽層140在該封膠體130內部的接地連接以及該晶片承座230經外部至內部的接地連接達到對該晶 片120最佳的電磁干擾遮蔽之功效。
在一較佳的具體結構中，該接地引腳220係可連接有一第二金屬支撐條224，該第二端面222係構成於該第二金屬支撐條224之端部，並且該第二金屬支撐條224與該第二內接指223係為U形連接，故不會影響對該接地引腳220之打線連接。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。
100‧‧‧導線架型半導體封裝構造
110‧‧‧導線架
120‧‧‧晶片
121‧‧‧銲墊
130‧‧‧封膠體
131‧‧‧第一表面
132‧‧‧第二表面
133‧‧‧引腳外露側面
134‧‧‧無引腳側面
140‧‧‧電磁干擾遮蔽層
151‧‧‧第一銲線
152‧‧‧第二銲線
160‧‧‧間隔片
210‧‧‧訊號引腳
211‧‧‧第一外腳部
213‧‧‧第一內接指
220‧‧‧接地引腳
221‧‧‧第二外腳部
222‧‧‧第二端面
223‧‧‧第二內接指
224‧‧‧第二金屬支撐條
230‧‧‧晶片承座
231‧‧‧第一金屬支撐條
232‧‧‧第一端面
240‧‧‧角隅晶片承座
241‧‧‧第二外腳部
250‧‧‧空引腳
251‧‧‧第四外腳部
第1圖：依據本發明之一較佳實施例，一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造透視其封膠體之平面示意圖。
第2圖：依據本發明之一較佳實施例，該導線架型半導體封裝構造所使用之導線架在半導體封裝作業之前對應於一封裝元件區之局部平面示意圖。
第3圖：依據本發明之一較佳實施例，該導線架型半導體封裝構造剖切封膠體之引腳外露側面之截面示意圖。
第4圖：依據本發明之一較佳實施例，該導線架型半導體封裝構造橫向剖切封膠體之無引腳側面之截 面示意圖。
第5圖：依據本發明之一較佳實施例，該導線架型半導體封裝構造沿接地引腳剖切封膠體之截面示意圖。
100‧‧‧導線架型半導體封裝構造
110‧‧‧導線架
120‧‧‧晶片
121‧‧‧銲墊
130‧‧‧封膠體
133‧‧‧引腳外露側面
134‧‧‧無引腳側面
140‧‧‧電磁干擾遮蔽層
151‧‧‧第一銲線
152‧‧‧第二銲線
210‧‧‧訊號引腳
211‧‧‧第一外腳部
213‧‧‧第一內接指
220‧‧‧接地引腳
221‧‧‧第二外腳部
222‧‧‧第二端面
223‧‧‧第二內接指
224‧‧‧第二金屬支撐條
230‧‧‧晶片承座
231‧‧‧第一金屬支撐條
232‧‧‧第一端面
240‧‧‧角隅晶片承座
241‧‧‧第二外腳部
250‧‧‧空引腳
251‧‧‧第四外腳部

Claims (10)

  1. 一種電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，包含：一導線架，係具有複數個訊號引腳、至少一接地引腳與一晶片承座，該晶片承座係連接有至少一第一金屬支撐條；一晶片，係設置於該晶片承座並電性連接至該些訊號引腳；一封膠體，係密封該晶片，該封膠體係具有一第一表面、一第二表面、兩相對向之引腳外露側面以及兩相對向之無引腳側面；以及一電磁干擾遮蔽層，係包覆該封膠體之該第一表面以及該些無引腳側面；其中，該些訊號引腳係具有複數個延伸至該些引腳外露側面之第一外腳部，該第一金屬支撐條係具有一外露於該些無引腳側面之第一端面，該接地引腳係具有一延伸至該些引腳外露側面之第二外腳部以及一外露於該些無引腳側面之第二端面，藉由該電磁干擾遮蔽層覆蓋連接該第一端面與該第二端面，使得該晶片承座經由該封膠體之外部連接為接地電位。
  2. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該第一端面與該第二端面係分別位於該封膠體之不同無引 腳側面。
  3. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該些訊號引腳係更具有複數個第一內接指，該接地引腳係更具有一第二內接指，該些第一內接指與該第二內接指係排列在靠近該晶片之複數個銲墊之同一側邊。
  4. 依據申請專利範圍第3項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，另包含複數個第一銲線與一第二銲線，其中該些第一銲線係電性連接該些第一內接指與該晶片之對應銲墊，該第二銲線係電性連接該第二內接指與該晶片之對應銲墊。
  5. 依據申請專利範圍第4項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該接地引腳係連接有一第二金屬支撐條，該第二端面係構成於該第二金屬支撐條之端部，並且該第二金屬支撐條與該第二內接指係為U形連接。
  6. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該晶片承座之尺寸係小於該晶片之尺寸。
  7. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該電磁干擾遮蔽層係更包覆該封膠體之該第二表面。
  8. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，另包含一間隔片，係設置於該晶片承座與該晶片之間。
  9. 依據申請專利範圍第1項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該導線架係另具有至少一角隅晶片承座，係對準於該晶片之角隅，該角隅晶片承座係具有一延伸至對應引腳外露側面之第三外腳部。
  10. 依據申請專利範圍第9項之電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造，其中該導線架係另具有至少一空引腳，係具有一延伸至對應引腳外露側面之第四外腳部。
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