TWI495068B - 結合有導腳及基板之半導體封裝件及其製法 - Google Patents

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Description

結合有導腳及基板之半導體封裝件及其製法
本發明係關於一種半導體封裝件，尤係指一種以導腳作為半導體晶片與外部裝置(External Device)電性連接之輸入/輸出連接端的半導體封裝件。
導線架(leadframe)為一導電金屬製之晶片框架，其一般為銅製，且包括一位於中央之置晶墊(die pad)和複數個位於周邊之導腳(leads)；其中置晶墊的正面係用以安置一半導體晶片，並藉由銲線(bonding wires)將置晶墊上的晶片電性連接至導腳。於銲線製程完成之後，一般係再接著形成一電絕緣性之封裝膠體(epoxy－molded compound，EMC；或稱為encapsulation body)，用以包覆半導體晶片，但曝露出導腳之外端來作為晶片的外部電性連接點。
露墊型(exposed－pad)半導體封裝結構則為一種將導線架之置晶墊的背面外露於封裝膠體之底部的半導體封裝結構。於表面黏著技術(Surface Mount Technology，SMT)中，即可將此外露之置晶墊背面藉由銲錫而銲結至外部之印刷電路板的接地面上，藉此而使得所封裝之晶片的接地點可經由外露之置晶墊而直接電性連接至印刷電路板的接地面，使得所封裝之晶片具有更佳之接地效果。
請參閱第6圖，本發明專利申請案之申請人所擁有之公告號第472375號發明專利係揭示一種露墊型 (exposed－pad)半導體封裝件，如第6圖所示，其包括有由多數導腳(leads)61及晶片座(die pad)62構成之導線架(lead frame)60，黏設於該晶片座62之頂面62a上之半導體晶片70，用以電性連接該半導體晶片70至各導腳61與晶片座62之多數銲線(bonding wires)80，以及用以包覆該部分導腳61、部分晶片座62、半導體晶片70與銲線80之封裝膠體90。由於該導腳61之外導腳(outer leads)及晶片座62之底面62b係外露出該封裝膠體90，使該半導體晶片70能利用導腳61及晶片座62電性連接至供該半導體封裝件設置之如印刷電路板(Printed Circuit Board，PCB)的外部裝置；但由於該晶片座62為一片體(sheet body)，僅能作為單一之輸入/輸出連接端，以與印刷電路板上一個對應之電性連接墊電性連接，故相較於習知之非露墊式半導體封裝件，第6圖所示之半導體封裝件相當於僅增加一個輸入/輸出連接端。因而，對積體化程度提高之半導體晶片而言，仍嫌不足，且其所能達成之訊號傳輸效率或接地穩定性也相對受到限制，導致產品信賴性的降低。
有鑑於此，第6,876,068及6,927,483號美國專利乃提出類似之將晶片座分離成複數個間隔開之部分(spaced portions)，以使各分隔開之部分作為輸入/輸出連接端的結構，如第7圖所示。雖然是種使晶片座分割成複數部分之設計，能增加輸入/輸出連接端的數量，但晶片座分離後為數個部分後，其與封裝膠體間之結合介面會增加，而 易因兩者間存在之熱膨脹係數(Coefficient of Thermal Expansion，CTE)的差異，在後續之溫度循環中導致封裝膠體與晶片座間之結合介面發生裂痕(Crack)，而致產生產品信賴性的問題；再者，該種將晶片座分離為複數個間隔開之部分的設計，所能增加之輸入/輸出連接端的數量甚為有限，仍無法滿足高度積體化之半導體晶片對輸入/輸出連接端在數量上的需求。此外，慮及熱應力之影響，晶片座分割為複數間隔開之部分往往須對稱分佈，如此，即會限制到間隔開部分的位置配置，遂進而影響到與外部裝置電性連接時，在設計上的彈性需求。因此，前述之兩美國專利仍存在亟待改良之問題。
綜上所述，如何提供一種具有複數輸入/輸出連接端(I/O connections)之半導體封裝件，以提昇傳輸效率及接電效果，並能避免前述習知半導體封裝件之輸入/輸出連接端數量增加有限、位置無法靈活調整及線路佈局複雜凌亂等缺失，實為此產業亟需待解之問題。
有鑑於習知設計上之問題，本發明遂提出一種結合有導腳與基板之半導體封裝件，能有效滿足半導體晶片對輸入/輸出連接端在數量上的需求，提升半導體封裝件之電性與信賴性，並令輸入/輸出連接端具有足夠之靈活佈局性，以符合與外部裝置電性連接時之位置需求(positional requirement)。
本發明所提供之結合有導腳與基板之半導體封裝件 係包括：具有第一表面及相對之第二表面之基板，且該第一表面上具有多數銲墊，在該第二表面上具有多數之電性連接墊；多數之導腳，各該導腳為由內導腳與外導腳所構成者，以令各該導腳係藉其內導腳接設於基板之第一表面上之外緣部分，而使各該導腳之外導腳外伸出基板的邊緣；接置於基板之晶片接置區之至少一半導體晶片；多數電性連接該半導體晶片至該基板及基板上之內導腳的銲線；以及，包覆該半導體晶片、銲線、內導腳及部分基板之封裝膠體，並令該基板之第二表面外露出該封裝膠體，且各該導腳之外導腳外伸出該封裝膠體。
由於該基板第二表面上形成之多數電性連接墊係外露出封裝膠體，故能與導腳之外導腳共同作為該半導體晶片與外部裝置電性連接用之輸入/輸出連接端，使本發明之半導體封裝件具有較前述習知技術為多之輸入/輸出連接端，而能符合高度積體化半導體封裝件，對輸入/輸出連接端之數量上的需求；且該基板之使用能使形成於其第二表面上電性連接墊具有佈局之靈活性(flexible routability)，能有效滿足外部裝置上對應電性連接端的佈局需求以及半導體晶片在電性上之需求。此外，基板與封裝膠體間之黏結性比習用之金屬晶片座與封裝膠體間之黏結性為佳，且基板與封裝膠體間之結合介面少於前述第6,876,068及6,927,483號美國專利等所揭示之結構中之分離式晶片座與封裝膠體間之結合介面，故本發明之半導體封裝件較不易在基板與封裝膠體間之結合介面發生 剝離現象，而具有較佳之產品信賴性。
本發明並提供一種結合有導腳及基板之半導體封裝件之製法。該製法係包括下列步驟：將多數導腳藉各導腳之內導腳結合至一基板之第一表面上，並使各該導腳之外導腳外伸出該基板之邊緣，且該基板相對於第一表面之第二表面上形成有多數電性連接墊；接置至少一晶片至該基板之晶片接置區上；電性連接該半導體晶片至該基板及導腳；以及形成一封裝膠體，用以包覆該半導體晶片、各該導腳之一部分及部分之基板，但使各該導腳之外導腳外伸出該封裝膠體，並使該基板之第二表面外露出該封裝膠體。
相較於習知技術，本發明之基板的第一表面設有多數銲墊，該第二表面設有多數電性連接墊，且該基板之周圍並結合有多數導腳，藉由該基板之多數銲墊及電性連接墊之位置的靈活配置及數量的增減變化，使該至少一半導體晶片接置於該基板上時，即可透過多數銲線與多數銲墊及電性連接墊形成電性連接，進而提升半導體封裝件之傳輸效率、接地性能等電氣特性及整體之信賴性。
以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
以下參照圖式說明本發明之實施例，應注意的是，本發明係應用於結合有導腳及基板之半導體封裝件上，尤其 適用於LQFP，以下圖式係為簡化之示意圖式，而僅以示意方式說明本發明之基本構想，遂圖式中僅例示與本發明有關之元件而非按照實際實施時之元件數目、形狀及尺寸繪製，其實際實施時各元件之型態、數量及比例並非以圖示為限，可依實際設計需要作變化，合先敘明。
第一實施例
請參閱第1圖，係為本發明之結合有導腳及基板之半導體封裝件第一實施例之剖面示意圖，如圖所示，本實施例之結合有導腳及基板之半導體封裝件100係包括：多數導腳110、基板120、半導體晶片130、多數銲線140及封裝膠體150。各該導腳110具有內導腳111與外導腳112；而該基板120具有第一表面121及相對於該第一表面121之第二表面122，且在該第一表面121上具有晶片接置區125及多數銲墊123，在該第二表面122上則形成有多數電性連接墊124，並供各導腳110以其內導腳111結合至該基板120之第一表面121上，以使各該導腳110與基板120結合後，各該導腳110之外導腳112係向外伸出該基板120邊緣；該半導體晶片130係接置於該基板120第一表面121之晶片接置區125，而使該第一表面121上之多數銲墊123位於該半導體晶片130與該多數導腳110之內導腳111間；該多數銲線140係分別銲接於該半導體晶片130與各該內導腳111及多數銲墊123，以電性連接該半導體晶片130至該多數導腳110與基板120；該封裝膠體150用以包覆該至少一半導體晶片130、銲線 140、各該導腳110之內導腳111及部份之基板120，而使各該導腳110之外導腳112外伸出該封裝膠體150，並使該基板120之第二表面122外露出該封裝膠體150，且該第二表面122係與該封裝膠體150之底面齊平。
在本實施例中，該基板120係選自單層印刷電路板及多層印刷電路板所組成群組之其中一者，所以該基板120之第一表面121及第二表面122上所設置之銲墊123及電性連接墊124皆可視不同之情形而做不同之佈局或配置，以因應不同之情況做調整，並能有效增進輸入/輸出連接端之數量，並且可設置高密度之銲墊123及電性連接墊124，以縮短該等銲線140之距離，而避免線路佈局混亂，進而簡化打線製程，提高產品良率。再者，可透過該基板120直接將晶片130所產生之熱能傳輸至外界，因為該基板120之面積又較該習知之置晶墊面積大，所以，所達成之散熱效率會更好。
第二實施例
請參閱第2圖，係為本發明之結合有導腳及基板之半導體封裝件第二實施例之剖面示意圖，如圖所示，本發明之結合有導腳及基板之半導體封裝件200與前一實施例包括：多數導腳210、基板220、半導體晶片230、多數銲線240及封裝膠體250。與前一實施例不同的是，各該導腳210之內導腳211又進一步向上彎折形成一折彎部213，以增加該外導腳212之高度，使該導腳210的下方形成一空間，而可作為其他電子元件的電路佈局使用；而 該基板220與前一實施例一樣具有第一表面221及相對於該第一表面221之第二表面222，且在該第一表面221上具有晶片接置區225及多數銲墊223，在該第二表面222上則形成有多數電性連接墊224，並供各導腳210以其內導腳211結合至該基板220之第一表面221上，以使各該導腳210與基板220結合後，各該導腳210之外導腳212係向外伸出該基板220邊緣；該半導體晶片230係接置於該基板220第一表面221之晶片接置區225，而使該第一表面221上之多數銲墊223位於該半導體晶片230與該多數導腳210之內導腳211間；該多數銲線240係分別銲接於該半導體晶片230與各該內導腳211及多數銲墊223，以電性連接該半導體晶片230至該多數導腳210與基板220；該封裝膠體250用以包覆該至少一半導體晶片230、銲線240、各該導腳210之內導腳211及部份之基板220，而使各該導腳210之外導腳212外伸出該封裝膠體250，並使該基板220之第二表面222外露出該封裝膠體250，且該第二表面222係與該封裝膠體250之底面齊平。
所以該基板220之第一表面221及第二表面222上所設置之銲墊223及電性連接墊224皆可視不同之情形而做不同之佈局或配置，以因應不同之情況做調整，並能有效增進輸入/輸出連接端之數量，並且可設置高密度之銲墊223及電性連接墊224，以縮短該等銲線240之距離，而避免線路佈局混亂，進而簡化打線製程，提高產品良率。並可藉由導腳210下方所形成之空間，以增加電路佈局之 空間。
第三實施例
請參閱第3圖，係為本發明之結合有導腳及基板之半導體封裝件第三實施例之剖面示意圖，如圖所示，本發明之結合有導腳及基板之半導體封裝件300與前二個實施例一樣包括：多數導腳310、基板320、半導體晶片330、多數銲線340及封裝膠體350。各該導腳310具有內導腳311與外導腳312；而該基板320具有第一表面321及相對於該第一表面321之第二表面322，且在該第一表面321上具有晶片接置區326及多數銲墊323，在該第二表面322上則形成有多數電性連接墊324，並供各導腳310以其內導腳311結合至該基板320之第一表面321上，以使各該導腳310與基板320結合後，各該導腳310之外導腳312係向外伸出該基板320邊緣；該半導體晶片330係接置於該基板320第一表面321之晶片接置區326，而使該第一表面321上之多數銲墊323位於該半導體晶片330與該多數導腳310之內導腳311間；該多數銲線340係分別銲接於該半導體晶片330與各該內導腳311及多數銲墊323，以電性連接該半導體晶片330至該多數導腳310與基板320；該封裝膠體350用以包覆該至少一半導體晶片330、銲線340、各該導腳310之內導腳311及部份之基板320，而使各該導腳310之外導腳312外伸出該封裝膠體350，並使該基板320之第二表面322外露出該封裝膠體350，且該第二表面322係與該封裝膠體350之底面齊平。
該基板320係選自單層印刷電路板及多層印刷電路板所組成群組之其中一者，所以該基板320之第一表面321及第二表面322上所設置之銲墊323及電性連接墊324皆可視不同之情形而做不同之佈局或配置。
與前兩個實施例不同的是，本實施例中的基板320之晶片接置區326係形成一凹部(recess)325，該凹部325係用來接置該至少一半導體晶片330，藉以降低本發明之半導體封裝件300的整體高度。
第四實施例
請參閱第4圖，係為本發明之結合有導腳及基板之半導體封裝件第四實施例之剖面示意圖，如圖所示，本發明之結合有導腳及基板之半導體封裝件400與前三個實施例一樣包括：多數導腳410、基板420、半導體晶片430、多數銲線440及封裝膠體450。各該導腳410具有內導腳411與外導腳412；而該基板420具有第一表面421及相對於該第一表面421之第二表面422，且在該第一表面421上具有晶片接置區426及多數銲墊423，在該第二表面422上則形成有多數電性連接墊424，並供各導腳410以其內導腳411結合至該基板420之第一表面421上，以使各該導腳410與基板420結合後，各該導腳410之外導腳412係向外伸出該基板420邊緣；該第一表面421上之多數銲墊423位於該半導體晶片430與該多數導腳410之內導腳411間；該多數銲線440係分別銲接於該半導體晶片430與各該內導腳411及多數銲墊423，以電性連接該半導體 晶片430至該多數導腳410與基板420；該封裝膠體450用以包覆該至少一半導體晶片430、銲線440、各該導腳410之內導腳411及部份之基板420，而使各該導腳410之外導腳412外伸出該封裝膠體450，並使該基板420之第二表面422外露出該封裝膠體450，且該第二表面422係與該封裝膠體450之底面齊平。
該基板420係選自單層印刷電路板及多層印刷電路板所組成群組之其中一者，所以該基板420之第一表面421及第二表面422上所設置之銲墊423及電性連接墊424皆可視不同之情形而做不同之佈局或配置。
與前三個實施例不同的是，本實施例中的基板420之晶片接置區426形成一凹槽(hole)425，該凹槽425係貫穿第一表面421及第二表面422，以用來接置該至少一半導體晶片430，藉以更加降低本發明之半導體封裝件400之整體高度，並使該半導體晶片430的底部直接接觸於外部電子裝置(未予以圖示)，以直接進行散熱，進而可增進散熱效果。
請參閱第5A圖及第5B圖，係為本發明之結合有導腳及基板之半導體封裝件之製法之流程圖及結構示意圖，如圖所示，係至少包括如下步驟。
於步驟S11中：將多數導腳藉各導腳之內導腳結合至一基板之第一表面上，並使各該導腳之外導腳外伸出該基板之邊緣，且該基板相對於第一表面之第二表面上形成有多數電性連接墊。接著進至步驟S12。
於步驟S12中：接置至少一半導體晶片至該基板之晶片接置區上。接著進至步驟S13。
於步驟S13中：電性連接該半導體晶片至該基板及導腳。接著進至步驟S14。
於步驟S14中：形成一封裝膠體，用以包覆該半導體晶片、各該導腳之一部分及部分之基板，但使各該導腳之外導腳外伸出該封裝膠體，並使該基板之第二表面外露出該封裝膠體。
在本實施例中，使各該外導腳伸出該封裝膠體外之步驟後，又進一步包含將各該外導腳彎折成所需形狀之步驟。另外，該基板係為選自單層印刷電路板及多層印刷電路板所組成群組之其中一者，係將導線架直接結合於該基板之周圍，並利用電路板上之電路佈局使該等位於第一表面及第二表面之銲墊及電性連接墊之位置可依需求作適當之調整或配置。並且，該等外露於封裝膠體之第二表面的電性連接墊係可提供訊號輸出或輸入、電磁波或干擾之輸出及其他電流之輸出或輸入使用，藉此，以提升本發明之結合有導腳及基板之半導體封裝件之電性。再者，利用電路板本身之線路佈局可令各銲墊及電性連接墊之位置配置更富彈性，得以更佳靈活的配置，並可增加各銲墊及電性連接墊間的密度，進而有效增進提升輸入/輸出連接端之數量。
相較於習知技術，本發明之結合有導腳及基板之半導體封裝件是將導腳直接接合於該基板之周圍，而晶片係接 置於該基板第一表面之晶片接置區，該基板係具有複數外露於該基板第一表面之銲墊及外露於該第二表面之電性連接墊，並利用該基板上之電路佈局以自由調整該等銲墊及電性連接墊之位置及密度，而能增加該基板之輸入/輸出連接端之數量，以符合高積體化半導體晶片之需求。並且，本發明之結合有導腳及基板之半導體封裝件之製法，係直接將基板與導線架連接，即可利用基板本身之結構特性，輕易達到預期之功效，因此，製程簡單並可降低製作成本及提升產品良率，進而能確實改善習知技術中以晶片座作為輸出/輸入連接端時，無法增加數量的缺失，並能避免製程中因晶片座與封裝膠體之結合介面產生裂縫而影響至信賴性之問題發生。
上述之具體實施例，僅係用以例釋本發明之特點及功效，而非用以限定本發明。任何所屬技術領域中具有通常知識者均可在不違背本發明之精神及範疇下，對於上述之實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
100、200、300、400‧‧‧半導體封裝件
110、210、310、410‧‧‧導腳
111、211、311、411‧‧‧內導腳
112、212、312、412‧‧‧外導腳
120、220、320、420‧‧‧基板
121、221、321、421‧‧‧第一表面
122、222、322、422‧‧‧第二表面
123、223、323、423‧‧‧銲墊
124、224、324、424‧‧‧電性連接墊
125、225、326、426‧‧‧晶片接置區
130、230、330、430‧‧‧半導體晶片
140、240、340、440‧‧‧銲線
150、250、350、450‧‧‧封裝膠體
213‧‧‧折彎部
325‧‧‧凹部
425‧‧‧凹槽
S11~S14‧‧‧步驟
60‧‧‧導線架
61‧‧‧導腳
62‧‧‧晶片座
62a‧‧‧頂面
62b‧‧‧底面
70‧‧‧半導體晶片
80‧‧‧銲線
90‧‧‧封裝膠體
第1圖係為本發明之結合有導腳及基板之半導體封裝件第一實施例之剖面示意圖；第2圖係為本發明之結合有導腳及基板之半導體封裝件第二實施例之剖面示意圖；第3圖係為本發明之結合有導腳及基板之半導體封裝件第三實施例之剖面示意圖； 第4圖係為本發明之結合有導腳及基板之半導體封裝件第四實施例之剖面示意圖；第5A圖係為本發明具有導線架之半導體封裝件之製法之流程圖；第5B圖係為本發明具有導線架之半導體封裝件之製法之結構示意圖；第6圖係為我國第472375號專利申請案之側視剖面結構示意圖；以及第7圖係為美國第6,927,483號專利之側視剖面結構示意圖。
100‧‧‧半導體封裝件
110‧‧‧導腳
111‧‧‧內導腳
112‧‧‧外導腳
120‧‧‧基板
121‧‧‧第一表面
122‧‧‧第二表面
123‧‧‧銲墊
124‧‧‧電性連接墊
125‧‧‧晶片接置區
130‧‧‧半導體晶片
140‧‧‧銲線
150‧‧‧封裝膠體

Claims (11)

  1. 一種結合有導腳及基板之半導體封裝件，係包括：多數導腳，各該導腳具有內導腳與相對之外導腳，各該內導腳向上彎折形成一折彎部，使該外導腳的下方形成一空間；基板，具有第一表面及相對之第二表面，且在該第一表面上具有晶片接置區及多數銲墊，在該第二表面上則形成有多數電性連接墊，並使各該導腳以其內導腳結合至基板之第一表面上，各該導腳之外導腳外伸出該基板邊緣；至少一半導體晶片，係接置於該基板之晶片接置區，該基板之晶片接置區形成有一貫穿該第一表面及該第二表面之凹槽，以供該至少一半導體晶片收納於該凹槽內，而使該第一表面上之多數銲墊位於該至少一半導體晶片與該多數導腳之內導腳間；多數銲線，係分別銲接於該至少一半導體晶片與各該導腳之內導腳之間及該至少一半導體晶片與基板第一表面上之多數銲墊之間，以電性連接該半導體晶片至該多數導腳與基板；以及封裝膠體，用以包覆該至少一半導體晶片、銲線、各該導腳之內導腳及部分之基板，而使各該導腳之外導腳外伸出該封裝膠體，並使該基板之第二表面外露出該封裝膠體。
  2. 如申請專利範圍第1項之結合有導腳及基板之半導體 封裝件，其中，該基板之第二表面係與封裝膠體之底面齊平。
  3. 如申請專利範圍第1項之結合有導腳及基板之半導體封裝件，其中，該基板之晶片接置區形成有一凹部(recess)，以供該至少一半導體晶片部分收納於該凹部內。
  4. 如申請專利範圍第1項之結合有導腳及基板之半導體封裝件，其中，該銲墊及電性連接墊係相互導接。
  5. 如申請專利範圍第1項之結合有導腳及基板之半導體封裝件，其中，該基板係選自單層印刷電路板及多層印刷電路板所組成群組之其中一者。
  6. 一種結合有導腳及基板之半導體封裝件之製法，係包括：將多數導腳藉各導腳之內導腳結合至一基板之第一表面上，並使各該導腳之外導腳外伸出該基板之邊緣，各該內導腳向上彎折形成一折彎部，使該外導腳的下方形成一空間，且該基板相對於第一表面之第二表面上形成有多數電性連接墊；接置至少一半導體晶片至該基板之晶片接置區，該基板之晶片接置區形成有一貫穿該第一表面及該第二表面之凹槽，以供該至少一半導體晶片收納於該凹槽內；電性連接該半導體晶片至該基板及導腳；以及形成一封裝膠體，用以包覆該半導體晶片、各該 導腳之一部分及部分之基板，但使各該導腳之外導腳外伸出該封裝膠體，並使該基板之第二表面外露出該封裝膠體。
  7. 如申請專利範圍第6項之結合有導腳及基板之半導體封裝件之製法，其中，該基板之第一表面上具有多數銲墊，該銲墊與電性連接墊係相互導接。
  8. 如申請專利範圍第6項之結合有導腳及基板之半導體封裝件之製法，其中，該基板之第二表面係與封裝膠體之底面齊平。
  9. 如申請專利範圍第6項之結合有導腳及基板之半導體封裝件之製法，其中，該基板之晶片接置區形成有一凹部，以供該至少一半導體晶片部分收納於該凹部內。
  10. 如申請專利範圍第6項之結合有導腳及基板之半導體封裝件之製法，其中，該基板係選自單層印刷電路板及多層印刷電路板所組成群組之其中一者。
  11. 如申請專利範圍第6項之結合有導腳及基板之半導體封裝件之製法，其中，使各該外導腳伸出該封裝膠體外之步驟後，又進一步包含將各該外導腳彎折成所需形狀之步驟。
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