JP3655181B2 - 半導体装置およびそのパッケージ - Google Patents
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48624—Aluminium (Al) as principal constituent
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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Description
【発明の属する技術分野】
本発明は、半導体装置の電極構造および半導体パッケージに関し、特に大電力素子の電極に使用されるものである。
【0002】
【従来の技術】
近年、電力用半導体装置は、バイポーラ型から、ドライブ回路を小型化できる高入カインピーダンスのMOS型に移行しつつある。これは、従来、MOS型半導体装置は概して小さな設計ルールを採用すると面積効率を上げることはできても物理的に加工できる寸法が限られていたが、近年の加工技術の進歩によりそれらの問題も解決されつつあるからである。スイッチング用途の大電力素子では許容損失効率が問題となるため、バイポーラ型に比べて原理的にスイッチング損失が少ない特性を有するMOS型が受け入れられてきたといえる。
【0003】
半導体装置の特性は主に半導体チップの設計に依存する。MOS型大電力用半導体装置は、一般的に微小な素子を並列に接続した形態で形成され、電流は、半導体チップの表面から裏面に(またはこれと逆に)垂直方向に取り出される。従って、半導体チップの表面に配置した多数の微小素子の面積効率を上げることと、全ての微小素子をバランス良く均一に動作させることが重要となる。
【0004】
以下、従来の技術によるMOS型半導体装置の一例について図7〜図9を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付してその説明を省略する。
【0005】
図7は、最大ドレイン電流〜100A/最大許容損失300Wクラスの代表的Nチャネル型パワーMOSFETを含む半導体チップの略示断面図である。
【0006】
図7に示す半導体チップ100は、N+半導体基板1と、このN+半導体基板1上に形成されたN型ドレイン層3と、N型ドレイン層3の表面部に形成されたP型ベース層5と、P型ベース層5の表面部に形成されたN型ソース層7とを備える。半導体チップ100はまた、トレンチ型のゲート配線層13と、外部取り出し電極としてのAL(アルミニウム)電極95,97と、N+型半導体基板1の裏面側に形成されたドレイン電極19とを備える。
【0007】
図7に示す半導体チップ100の一般的な製造方法として、N型ドレイン層3は気相成長法で形成し、P型ベース層5とN型ソース層7はイオン注入法および熱拡散法を用いて形成する。ゲート配線層13はN型ソース層7およびP型ベース層5を貫通して形成されたトレンチ型の溝9の内表面にゲート酸化膜11を形成し、その後、ゲート酸化膜11を埋め込むようにポリシリコンを堆積することにより形成する。AL電極95は半導体チップ100表面のゲート領域に、また、AL電極97はソース領域に形成する。ドレイン電極19はNi等の金属層でN+型半導体基板1の裏面にバリアメタル18を介して形成する。
【0008】
ゲート電極95に電位を与えると、P型ベース層5は、ゲート酸化膜11に接した部分が反転してN化し、N型ソース層7とN型ドレイン層3を電位的に繋ぐチャネルを作り、これによりトランジスタとして機能する。その微小な素子、即ちセルは連続して多数並べた構造をなし、トレンチ溝9は、メッシュ状に可能な限り微細化して配置される。現在、セルの配置は、平方インチ当たり約3000万セルの密度が実現されており、さらに微細化した製品の開発が進められている。
【0009】
図8は、図7に示す半導体チップ100の表面でのソース電極およびゲート電極の配置を示す平面図である。集積形成されたセルのゲート部は、ゲート配線層13によりゲート電極95に接続される。また、同図に示すように、ソース電極97は、電流特性を配慮してチップの表面に可能な限り大きな面積を有するように配置される。
【0010】
このように、半導体チップ100ではトレンチ型のゲート電極を用いることにより、素子の微細化を進めてオン抵抗の低減を図っていた。
【0011】
図9(a)は、図7に示す半導体装置チップ100を組み込んだ半導体パッケージの従来例を示す側面図であり、(b)は(a)に示す半導体パッケージの斜視図である。フレーム51のうちフレーム放熱部51aは、半導体チップ100の裏面のドレイン電極に、はんだまたは導電性樹脂などで固着されてドレイン端子となる。一方、半導体チップ100の上面におけるゲート電極95およびソース電極97は、ALまたはAu(金)などで形成されたワイヤ103,104で外部リード端子53,54へそれぞれ引き出される。半導体チップ100は、フレーム放熱部51a、ワイヤ103,104および外部リード端子53,54の各ワイヤとの接続部の全体が封止樹脂56で覆われた後、フレーム51、リード端子53,54の曲げ成形および接続部の切断等の工程を経て個々の半導体装置となる。
【0012】
前述したように、近年の半導体加工技術の進歩により、図7に示す半導体チップについても、チップの面積効率が向上し、比較的小さなサイズのチップで大電流が扱えるようになり、従って、小さなパッケージに搭載することも可能になった。
【0013】
【発明が解決しようとする課題】
しかしながら、小型化したパッケージでは、外部リード端子との間で十分な接続面積を取ることができず、この結果、接続ワイヤの本数が制限されてしまうという問題が明らかになってきた。また、ワイヤの本数を増やすことにより電流容量を満足させても、多数のワイヤでの接続ではソース電極の一部にしか接続されず、ソース電極自体の横方向抵抗の大きさが問題になることが判ってきた。即ち、特性改善の余地が未だ残されているといえる。
【0014】
現状での解決策としては、AL電極の厚さを従来の2〜3μmから例えば〜10μmにし、横方向の断面積を大きくして抵抗値を下げたり、接続ワイヤの本数を増やすことにより対処している。しかし、半導体装置の製品としては、いずれの方法によっても材料費が増大してコストアップになるという問題がある。
【0015】
また、比較的安価に形成できる湿式メッキ法により、例えばNiやCuなどのメッキ金属をソース電極の材料に選べば、図10に示す半導体パッケージ300のように、例えば電流容量が大きいCu材で作られた接続板55とのはんだ付けが可能となり、この接続板55を介して外部リード端子53,54との間で大面積での接続が可能となり、組立て構造に起因する電流ロスを軽減できることが予想される。
【0016】
しかし、NiやCuなどのメッキ金属を直接Si(シリコン)上に形成した場合、このSiの熱膨張率とNiやCuなどの重金属の熱膨張率とが相違するため、境界面、即ち、Si−メッキ金属間で剥離現象が発生するおそれがある。また、このようなメッキ金属でなる電極をSiに接して配置する場合の影響として、Si結晶の歪により例えば半導体装置の特性を変化させたり、PN接合のリーク電流を増大させるなどの不具合が生じることがある。この原因の1つは、Siと金属の物性である線膨張率(α)の違いと考えられる(Si:α=2.6×10−6/at20℃に対してNi:α=13.4、Cu:α=16.5)。この線膨張率(α)の相違による影響を解消するため、バリアメタルとしてSi(α=2.6×10−6/at20℃)に近いαを有する金属であるW(タングステン:α=4.5)やMo(モリブデン:α=4)などの金属層を、金属とSiとの合金層を介してそれぞれ設けるのが普通であり、やはり工程が複雑になりコストアップとなるという問題があった。
【0017】
本発明は上記事情に鑑みてなされたものであり、その目的は、膨張率の相違による影響を受けることなく、低抵抗を実現する半導体装置の電極構造および半導体パッケージを提供することにある。
【0018】
【課題を解決するための手段】
異種物質同士の膨張係数の相違に起因する歪みを除去する1つの方法として、これら異種物質同士を金属を介して固着させる方法が考えられる。このとき、仲介金属の柔らかさ(硬度)と延び(伸性)特性が歪みに影響するものと想像できる。
【0019】
本願発明者は、この点に着目し、メッキ金属を外部リードとSiとの仲介金属とするのでなく、電極を構成する比較的柔らかなAL層を仲介金属としたままで実験を繰り返した結果、このAL層を、所定以上の厚さで形成し、このようなAL層と外部リードとをはんだ付け可能なメッキ金属を介して固着させることが解決策として有効であることを確認した。
即ち、本発明は、以下の手段により上記課題の解決を図る。
【0020】
まず、本発明の第1の態様によれば、
内部に形成された半導体回路と、
第1の表面に形成された電極構造と、
前記第1の表面にPI(ポリイミド樹脂)で形成された保護膜と、を備える半導体装置であって、
前記電極構造は、
AL(アルミニウム)で0.5μm以上の層厚を有するように形成され、前記半導体回路に接続された第1の電極層と、
前記第1の電極層の上にNi(ニッケル)およびCu(銅)の少なくともいずれかを含む第2の金属で湿式無電解メッキにより形成された金属メッキ層と、
を含み、
前記金属メッキ層は、前記保護膜をマスクとして前記第1の電極層の一部の領域に選択的に形成され、
前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能である、
半導体装置が提供される。
【0021】
上記半導体装置によれば、上記電極構造が上記第1の電極層の上に第2の金属で形成された金属メッキ層を含むので、上記第1の電極層の抵抗値を簡単に減少させることができる。
【0022】
これにより、ウェーハ状態で上記第1の電極層の表面上だけに上記金属メッキ層を形成することができる。この結果、電極抵抗が小さい半導体装置を安価に製造することができる。
【0023】
上記第1の金属は、AL(アルミニウム)であり、上記第1の電極層は、0.5μm以上の層厚を有することが望ましい。
【0024】
また、上記金属メッキ層は、湿式無電解メッキにより形成されると良い。
上記第2の金属は、Ni(ニッケル)とCu(銅)を含む。
【0025】
また、上記半導体装置は、上記第1の表面に形成された保護膜をさらに備え、上記金属メッキ層は、上記保護膜をマスクとして上記第1の電極層の一部の領域に選択的に形成されると好適である。
【0026】
NiやCuに対してマスクエッチングを実行しようとすると、強酸でのエッチングが必要であるために困難な処理を伴う場合が多い。保護膜をマスクとして用いることにより、極めて単純な工程で金属メッキ層を形成できる。これにより、電極抵抗の小さい半導体装置を安価に製造することができる。
上記保護膜は、PI(ポリイミド樹脂)で形成されると良い。
【0027】
また、本発明の第2の態様によれば、
内部に形成された半導体回路と第1の表面に形成された電極構造とを含む半導体装置と、
前記半導体装置を支持する支持基板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第1の電極層と金属メッキ層とを有し、
前記第1の電極層は、第1の金属で形成され前記半導体回路に接続され、
前記金属メッキ層は、前記第1の電極層の上に第2の金属で形成され、
前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、
前記リード端子は、第3の金属で形成され、前記第1の電極層に電気的に接続され、
前記金属板は、第4の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第1の電極層に前記金属メッキ層を介して接続する、
パッケージが提供される。
【0028】
上記半導体パッケージによれば、上述した本発明にかかる電極構造を有する半導体装置を組み込むので、上記金属メッキ層を介して上記外部リード端子と上記第1の電極層とを接続することが可能になる。これにより、金属線のワイヤに依存することなく、上記金属板を用いて上記第1の電極層の全体を容易に上記外部リード端子に接続することができる。この結果、電極抵抗が小さい半導体パッケージを提供することができる。
【0029】
また、本発明の第3の態様によれば、
内部に形成された半導体回路と第1の表面に形成された電極構造とを含むMOS型大電力用半導体装置と、
フレーム板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第1の金属で形成され前記半導体回路に接続された第1の電極層と、前記第1の電極層の上に第2の金属で形成された金属メッキ層と、前記第1の表面とは反対の面である第2の表面に第3の金属で形成された第2の電極層と、を有し、前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、前記第1の電極層と前記金属メッキ層は、ゲート電極およびソース電極のうち少なくとも1つの電極をなし、前記第2の電極層は、ドレイン電極をなし、
前記フレーム板は、第4の金属で形成され、前記半導体装置を前記第2の表面側で支持するとともに前記第2の電極層に接続され、
前記リード端子は、第5の金属で形成され、前記第1の電極層に電気的に接続され、
前記金属板は、第6の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第1の電極層に前記金属メッキ層を介して接続する、
パッケージが提供される。
【0031】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【0032】
(1)半導体装置の電極構造の実施形態
図1は、本発明にかかる、半導体装置の電極構造の実施の一形態を含む半導体チップを示す略示断面図である。図7との対比において明らかなように、図1に示す半導体チップ10の特徴は、AL層15,17が0.5μm以上の約4μmの膜厚を有するように形成されている点と、これらAL層15,17の上にそれぞれ形成された金属メッキ層35,37をさらに備え、AL層15および金属メッキ層35でゲート電極を構成し、AL層17および金属メッキ層37でソース電極を構成する点にある。半導体チップ10のその他の構成は、図7に示す半導体チップと実質的に同一である。
【0033】
本実施形態において、金属メッキ層35,37は、Ni(ニッケル)またはCu(銅)などのはんだ付け可能な金属のメッキ処理により形成する。このメッキ処理は無電解メッキにより行う。従って、半導体装置の製造プロセスにおいてウェーハ状態での処理が可能であり、金属であるAL電極の表面上にのみ、これらの金属メッキ層35,37を形成することができる。このように、本実施形態によれば、まず、ゲート電極およびソース電極が従来と同様の材料でなるAL層15,17を含むので、ALの柔らかさ(硬度)により、Siとの界面で剥離が発生するおそれが解消する。次に、AL層15,17と外部電極との仲介金属としてはんだ付け可能な金属で形成される金属メッキ層をゲート電極およびソース電極が含むので、単純な製造方法で電極抵抗が小さい電極構造を提供することができる。
【0034】
図2は、半導体チップ10のオン抵抗を従来技術との対比でシミュレーションにより示すグラフである。同図において、Aは、図1に示す半導体チップ10のオン抵抗を表わす。また、Bは、半導体チップ10においてAL層15,17の厚さを約0.5μmで形成した場合のオン抵抗を表わす。さらに、Cは、半導体チップ10と同様に約4μmの厚さのAL層を有するが、トレンチを有しないプレーナ型のMOSFETのオン抵抗を表わす。AとBの対比から、AL層15,17の厚みを0.5μmから約4μmに増大させることにより、オン抵抗が約15mΩから約6mΩへと大幅に低減することが分かる。また、AとCの対比からAL層の厚さが同じであっても、トレンチを有することにより一層の微細化が実現できるので、オン抵抗が大幅に低減することが分かる。
【0035】
また、金属メッキ層35,37の形成はメッキのプロセスを用いるため、保護膜としてのPI(ポリイミド)層21をメッキのマスクとして用いることができる。即ち、PI層21でAL層の表面を部分的にマスクした後にメッキ処理を実行することにより、PI層に覆われた領域以外の領域におけるAL層の上にのみ選択的に金属メッキ層35,37を形成できる。一般的に、NiやCuのマスクエッチングでは、強酸でのエッチングが必要であるために、エッチングレートの制御等、困難な処理を伴う場合が多い。本実施形態においては、PI層をマスクとして用いることにより、極めて単純な工程で金属メッキ層35,37を形成できる。この結果、電極抵抗の小さい半導体装置を安価に製造することができる。
【0036】
湿式メッキ、いわゆる無電解メッキの方法は、例えば置換メッキ法や化学還元メッキ法を用いることができる。置換メッキ法は、電気化学順位の違い、即ち、溶液中の異種金属の電位差を利用する方法であり、また、化学還元メッキ法は、硫酸銅溶液中におけるFe(鉄)表面上にCu(銅)メッキができる例と還元剤、例えば次亜リン酸ソーダの力による金属イオン還元の活性化エネルギを利用する方法である。一般的に、大気中ではアルミニウム金属の特性上、表面にAL2O3(アルミナ)が形成されている。従って、本実施形態では金属メッキ層が簡単に剥がれることを防止するために、メッキ前処理によりAL2O3を除去した後にAL層15,17の表面へメッキ処理を実行する。この前処理としては、いわゆるジンケート処理が望ましい。これは、強固なメッキ付着層を形成するため、AL層15,17の表面に置換メッキにより薄いZn(亜鉛)層を形成する処理である。
【0037】
(2)半導体パッケージの実施形態
本発明にかかる半導体パッケージの実施の一形態を図3に示す。図3(a)は、本実施形態の半導体パッケージ20を示す側面図であり、同図(b)はその斜視図である。
【0038】
半導体パッケージ20は、上述した半導体チップ10を組み込んだものであり、図3(b)に示すように、外部リード端子53とソース電極17(図1参照)とを接続する接続板55を備える。接続板55は、Cu板の打ち抜き材で形成される。半導体チップ10のソース電極17の表面には、上述したように、金属メッキ層37(図1参照)が形成されているので、接続板55は、はんだまたは導電性樹脂材により金属メッキ層37に固着される。従って、半導体チップ10のソース電極17は、金属メッキ層37、接続板55を介して外部リード端子53に接続される。また、半導体チップ10のゲート電極15の表面にも金属メッキ層35(図1参照)が形成されており、ゲート電極15は、この金属メッキ層35、ゲートワイヤ104を介して外部リード端子54に接続される。半導体パッケージ20のその他の構成は、図10に示した半導体パッケージ300と実質的に同一である。
【0039】
このように、本実施形態によれば、前述した本発明にかかる電極構造を有する半導体チップを組み込むので、パッケージのリード端子とチップのソース電極との接続においてALやAuで形成されたワイヤに依存する必要がなく、Cu等で形成した接続板を用いることができる。これにより、ソース電極の表面全体を外部リードに接続できるので、電極抵抗を大幅に低減することができる。
【0040】
本実施形態の半導体パッケージ20と図9に示す従来の半導体パッケージ200のチップオン抵抗をシミュレーションにより算出したところ、半導体パッケージ200のチップオン抵抗が平均で8.3mΩであるのに対し、半導体パッケージ20のチップオン抵抗は平均で6.0mΩであった。このことから、本実施形態により2.3mΩだけチップオン抵抗が改善されることが分かる。この抵抗値の改善は、前述した半導体装置の電極構造に起因するものである。この点を図4〜図7を参照しながら説明する。
【0041】
図4は、図9に示す半導体パッケージ200の要部を示す平面図である。半導体パッケージ200において並列に配置された11本の接続ワイヤ103は、それぞれ60μmφ、長さ2mmの金線であり、11.5mΩの抵抗値を有する。従って、ワイヤ103全体の抵抗値RAuワイヤAllは図5のグラフに示すとおり、
RAuワイヤAll=1.05mΩ・・・・・・(1)
である。
【0042】
次に、半導体パッケージ200のAL配線の抵抗値を算出する。図4に示すように、半導体チップ100のサイズは幅3.79mm、長さ2.65であり、このうちAL電極15,17のサイズは、全体として幅3.79mm、長さ2.05であり、また、その厚さは4μmである。ALの抵抗率をρAl=2.65E−6(結晶AL)とすると、AL電極15,17の長さ方向の全抵抗値RAlは、
RAl=1.748×2.05(mm)=3.58(mΩ)
である。
【0043】
実際のチップのワイヤ接続位置とソース電極17端部の中央までは約0.73mmであるため、ソース電極17の横方向における平均の抵抗値RAlAVは、図6にも示すように、
RAlAV=1.748×0.73(mm)=1.28(mΩ)・・・(2)
となる。
【0044】
従って、Auワイヤ抵抗とAL電極抵抗の合計は、(1)と(2)から、
RAuワイヤAll+RAlAV=1.05mΩ+1.28mΩ=2.33mΩ
となり、前述したチップオン抵抗の改善分とほぼ一致する。この値は、半導体パッケージ200の平均チップオン抵抗8.3mΩの約28%を占める。このことは、本実施形態により、チップオン抵抗の値が28%改善されることを表わす。
【0045】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上述した半導体パッケージの実施形態では、外部リード端子とゲート電極およびソース電極との各接続において、AL層(ソース電極)17と外部リード端子53とは、接続板55を介して接続する一方、ゲート電極の電流容量が少ないことから、AL層(ゲート電)15と外部リード54とはワイヤ104を介して接続することとした。しかしながら、ワイヤ104に代えて、例えばストライプ状の接続板を用いてゲート電極15と外部リード54とを接続しても良い。この場合は、接触面積が広がるので、電極抵抗をより一層節減することができる。
【0046】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
即ち、本発明によれば、Siとゲート電極およびソース電極との間で剥離を発生させるおそれもなく、抵抗値の減少を実現する半導体装置の電極構造が提供される。
【0047】
また、本発明によれば、上述した効果を奏する半導体装置を搭載するので、チップオン抵抗を減少できる半導体パッケージが提供される。
【図面の簡単な説明】
【図1】本発明にかかる、半導体装置の電極構造の実施の一形態を含む半導体チップを示す略示断面図である。
【図2】図1に示す半導体チップのオン抵抗を従来技術との対比で示すグラフである。
【図3】(a)は、本発明にかかる半導体パッケージの実施の一形態を示す側面図であり、(b)は(a)に示す半導体パッケージの斜視図である。
【図4】本発明の効果を説明するための従来の技術による半導体チップの平面図である。
【図5】図4に示す半導体チップに接続されるAuワイヤの抵抗値のグラフである。
【図6】図4に示す半導体チップ表面のAL配線の抵抗値のグラフである。
【図7】従来の技術によるNチャネル型パワーMOSFETを含む半導体チップの略示断面図である。
【図8】図7に示すチップの表面におけるソース電極およびゲート電極の配置を示す平面図である。
【図9】(a)は、従来の技術により図7に示す半導体装置チップを組み込んだ半導体パッケージの一例を示す側面図であり、(b)は(a)に示す半導体パッケージの斜視図である。
【図10】(a)は、本願発明が解決しようとする課題を説明するための半導体パッケージを示す側面図であり、(b)は(a)に示す半導体パッケージの斜視図である。
【符号の説明】
1 N+半導体基板
3 N型ドレイン層
5 P型ベース層
7 N型ソース層
9 トレンチ溝
10 半導体チップ
11 ゲート酸化膜
13 ゲート配線層
15,17 AL層
19 ドレイン電極
20 半導体パッケージ
21 PI(ポリイミド)層
35,37 金属メッキ層
51 フレーム
51a フレーム放熱部
53,54 外部リード端子
55 接続板
56 封止樹脂
103,104 ワイヤ
Claims (10)
- 内部に形成された半導体回路と、
第1の表面に形成された電極構造と、
前記第1の表面にPI(ポリイミド樹脂)で形成された保護膜と、を備える半導体装置であって、
前記電極構造は、
AL(アルミニウム)で0.5μm以上の層厚を有するように形成され、前記半導体回路に接続された第1の電極層と、
前記第1の電極層の上にNi(ニッケル)およびCu(銅)の少なくともいずれかを含む第2の金属で湿式無電解メッキにより形成された金属メッキ層と、
を含み、
前記金属メッキ層は、前記保護膜をマスクとして前記第1の電極層の一部の領域に選択的に形成され、
前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能である、
半導体装置。 - 前記半導体装置は、前記第1の表面とは反対の面である第2の表面に第3の金属で形成された第2の電極層をさらに備えるMOS型大電力用半導体装置であり、
前記第1の電極層は、ゲート電極およびソース電極のうち少なくとも1つの電極をなし、
前記第2の電極層は、ドレイン電極をなす、
ことを特徴とする請求項1に記載の半導体装置。 - 内部に形成された半導体回路と第1の表面に形成された電極構造とを含む半導体装置と、
前記半導体装置を支持する支持基板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第1の電極層と金属メッキ層とを有し、
前記第1の電極層は、第1の金属で形成され前記半導体回路に接続され、
前記金属メッキ層は、前記第1の電極層の上に第2の金属で形成され、
前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、
前記リード端子は、第3の金属で形成され、前記第1の電極層に電気的に接続され、
前記金属板は、第4の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第1の電極層に前記金属メッキ層を介して接続する、
パッケージ。 - 前記半導体装置は、前記第1の表面とは反対の面である第2の表面に第3の金属で形成された第2の電極層をさらに備えるMOS型大電力用半導体装置であり、
前記第1の電極層は、ゲート電極およびソース電極のうち少なくとも1つの電極をなし、
前記第2の電極層は、ドレイン電極をなす、
請求項3に記載のパッケージ。 - 内部に形成された半導体回路と第1の表面に形成された電極構造とを含むMOS型大電力用半導体装置と、
フレーム板と、
リード端子と、
金属板と、
を備える半導体装置のパッケージであって、
前記電極構造は、第1の金属で形成され前記半導体回路に接続された第1の電極層と、前記第1の電極層の上に第2の金属で形成された金属メッキ層と、前記第1の表面とは反対の面である第2の表面に第3の金属で形成された第2の電極層と、を有し、前記第2の金属は、半導体装置の外部における取り出し電極とはんだ付け可能であり、前記第1の電極層と前記金属メッキ層は、ゲート電極およびソース電極のうち少なくとも1つの電極をなし、前記第2の電極層は、ドレイン電極をなし、
前記フレーム板は、第4の金属で形成され、前記半導体装置を前記第2の表面側で支持するとともに前記第2の電極層に接続され、
前記リード端子は、第5の金属で形成され、前記第1の電極層に電気的に接続され、
前記金属板は、第6の金属で形成され、前記取り出し電極をなす金属板であって、前記リード端子を前記第1の電極層に前記金属メッキ層を介して接続する、
パッケージ。 - 前記半導体装置は、前記第1の表面に形成された保護膜をさらに備え、
前記金属メッキ層は、前記保護膜をマスクとして前記第1の電極層の一部の領域に選択的に形成される、請求項3乃至5のいずれかに記載のパッケージ。 - 前記第1の金属は、AL(アルミニウム)であり、前記第1の電極層は、0.5μm以上の層厚を有する、請求項3乃至6のいずれかに記載のパッケージ。
- 前記金属メッキ層は、湿式無電解メッキにより形成される、請求項3乃至7のいずれかに記載のパッケージ。
- 前記第2の金属は、少なくともNi(ニッケル)とCu(銅)のいずれかを含む、請求項3乃至8のいずれかに記載のパッケージ。
- 前記保護膜は、PI(ポリイミド樹脂)で形成される、請求項6乃至9のいずれかに記載のパッケージ。
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