KR100924560B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 부착되는 반도체 칩; 상기 기판과 상기 반도체 칩 사이에 개재되어 상기 기판 및 반도체 칩의 휨을 방지하는 경질 부재; 및 상기 기판과 반도체 칩 간을 전기적으로 연결하는 금속와이어를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 휨 및 상기 휨에 의한 파손과 전기적인 쇼트의 발생을 방지할 수 있는 반도체 패키지에 관한 것이다.
전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 또한, 컴퓨터의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.
이러한 패키지의 크기를 줄이기 위해 제안된 방법들은 복수개의 칩 또는 패키지가 실장된 멀티 칩 패키지(Multi Chip Package) 또는 멀티 칩 모듈 패키지(Multi Chip Module Package)등이 제안되었으며, 주로 반도체 칩 및 반도체 패키지가 기판 상에 평면적인 배열 방법으로 실장되기 때문에 제작에 한계가 있었다.
이러한 한계를 극복하기 위하여 다수의 반도체 칩 또는 반도체 패키지를 일 체적으로 복수개 수직적으로 스택한 스택 패키지와 같은 다단 멀티 패키지 기술이 제안되었으며, 최근에는 상기 스택 패키지 형태의 반도체 패키지 수요가 급증하고 있다.
상기 스택 패키지는 기판 상에 하부에 라미네이트 테이프가 부착되고 상면에 다수의 본딩 패드가 구비된 반도체 칩들이 상기 반도체 칩들 간의 공간을 확보해주는 스페이서 테이프를 매개로 스택되고, 상기 기판과 각 반도체 칩은 금속 와이어에 의해 전기적으로 연결된다.
상기 스택 패키지의 반도체 칩 사이 간격은 상기 금속 와이어의 루프(Loop) 높이에 의한 반도체 칩 간의 전기적인 쇼트(Short)를 고려하여 상기 스페이서 테이프와 각 반도체 칩에 부착되는 라미네이트 테이프의 높이를 고려하여 정해진다.
그러나, 금속와이어를 이용한 상기 스택 패키지의 형성시, 기판 상에 상기 반도체 칩을 스택하는 과정에서 하부 반도체 칩과 연결된 금속와이어의 높이가 상부에 배치되는 반도체 칩의 라미네이트 테이프의 높이보다 높을 경우 반도체 칩들간에 전기적인 쇼트가 발생한다. 또한, 상부에 배치되는 반도체 칩 하부의 라미네이트 테이프에 의해 하부 반도체 칩과 기판 간의 연결하는 금속와이어에 눌림이 발생하고, 이에 의해, 반도체 칩들 간에 전기적인 쇼트가 발생할 수 있다.
즉, 상기 반도체 패키지의 제조 공정 중 각 반도체 칩의 하면에 부착되는 라미네이트 테이프는 일반적으로 에폭시 수지와 고무 등의 화합물로 구성되어 열이 가해지는 경우 매우 소프트(Soft)해지는 특성을 갖는다.
따라서, 상기 반도체 칩들을 스택하는 과정에서 하부 반도체 칩의 금속와이 어 높이가 높거나 상기 금속 와이어의 눌림이 과도하게 발생하는 경우, 반도체 패키지의 제조 과정 중 또는 구동 중 발생하는 열에 의해 하부 반도체 칩에 연결된 금속와이어가 상부에 배치되는 반도체 칩의 소프트한 특성을 갖는 라미네이트 테이프를 뚫고 상부에 배치되는 반도체 칩과 접촉하게 되어 전기적인 쇼트를 유발하게 된다.
아울러, 반도체 패키지가 소형화됨에 따라 상기 반도체 패키지를 구성하는 반도체 칩의 두께는 줄어들고 있으며, 이에, 반도체 칩의 두께는 줄어들고 있다.
따라서, 반도체 패키지의 제조 과정 중 또는 구동 중에 반도체 패키지에 작용하는 스트레스에 의해 상기 반도체 칩의 하면에 부착되는 소프트한 물성의 라미네이트 테이프가 상기 스트레스에 대응하지 못하여 반도체 패키지에 휨(Warpage)이 발생하고, 반도체 패키지에 크랙과 같은 파손이 발생하게 된다.
본 발명은 휨 및 상기 휨에 의한 파손과 전기적인 쇼트의 발생을 방지할 수 있는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 기판; 상기 기판 상에 부착되는 반도체 칩; 상기 기판과 상기 반도체 칩 사이에 개재되어 상기 기판 및 반도체 칩의 휨을 방지하는 경질 부재; 및 상기 기판과 반도체 칩 간을 전기적으로 연결하는 금속와이어를 포함한다.
상기 경질 부재는 유기막으로 이루어진다.
상기 경질 부재는 폴리이미드(Polyimide) 필름으로 이루어진다.
상기 경질 부재는 자외선 경화성 필름으로 이루어진다.
상기 경질 부재는 무기막으로 이루어진다.
상기 경질 부재는 세라믹막으로 이루어진다.
또한, 본 발명에 따른, 기판; 상기 기판 상에 스택되는 다수의 반도체 칩; 상기 기판과 각 반도체 칩 간을 전기적으로 연결하는 금속와이어; 및 상기 각 반도체 칩들의 하면에 부착되어 상기 반도체 칩들의 휨을 방지하고 상기 금속와이어에 의한 전기적인 쇼트를 방지하는 절연성 경질 부재를 포함한다.
상기 스택된 반도체 칩들 간에 개재되고 상하면에 접착제가 형성된 스페이서 테이프를 더 포함한다.
상기 경질 부재는 유기막으로 이루어진다.
상기 경질 부재는 폴리이미드(Polyimide) 필름으로 이루어진다.
상기 경질 부재는 자외선 경화성 필름으로 이루어진다.
상기 경질 부재는 무기막으로 이루어진다.
상기 경질 부재는 세라믹막으로 이루어진다.
상기 스택된 최하부 반도체 칩과 상기 기판 간에 개재된 경질 부재를 더 포함한다.
본 발명은 기판 상에 배치되는 반도체 칩의 하면에 유기물 또는 무기물로 이 루어진 경질 부재를 배치시킴으로써 반도체 패키지의 제조 공정 중 또는 구동 중 발생하는 열에 의한 휨으로 반도체 패키지가 파손되는 것을 방지할 수 있다.
또한, 스택된 구조의 반도체 패키지를 형성할 경우, 하부에 배치되는 반도체 칩과 연결된 금속와이어가 상부에 배치되는 반도체 칩 하면의 경질 부재를 뚫지 못함으로써 반도체 칩 간의 전기적인 쇼트를 방지할 수 있다.
아울러, 상기 반도체 칩의 하면에 부착된 경질 부재는 웨이퍼의 쏘잉 공정 시 상기 웨이퍼의 하면에 부착되기 때문에 상기 웨이퍼의 쏘잉 공정 시, 상기 경질 부재가 상기 웨이퍼를 단단히 고정함으로써 쏘잉 공정의 효율을 증대시킬 수 있다.
그리고, 상기 경질 부재가 상하면에 접착제를 포함하고 있지 않기 때문에 상기 쏘잉 공정 후, 상기 반도체 칩을 기판 상에 어태치 하는 과정에서 베이스 필름으로부터 상기 반도체 칩을 용이하게 탈착할 수 있어 반도체 칩이 받는 스트레스를 감소시켜 반도체 칩의 파손을 방지할 수 있다.
또한, 종래 소프트한 물성을 갖는 라미네이트 테이프에 비하여 제조 방법이 간단함에 따라 비용을 감소시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 반도체 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 도면이고, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 반도체 패키지(100)는 기판(110)과 상기 기판(110) 상에 부착된 반도체 칩(120)과 상기 기판(110)과 반도체 칩(120) 사이에 개재된 경질 부재(130) 및 상기 기판(110)과 반도체 칩(120) 간을 전기적으로 연결하는 금속와이어(150)를 포함하여 이루어진다.
상기 경질 부재(130)는 하드(Hard)한 물성을 갖는 폴리이미드(Polyimide) 필름과 같은 유기막이나 세라믹막과 같은 무기막으로 이루어지며, 접착제(170)를 매개로 상기 반도체 칩(120)의 하면에 부착된다.
상기 경질 부재(130)는 자외선 경화성 필름을 사용할 수 있다. 즉, 상기 자외선 경화성 필름은 상기 반도체 칩(120, 160)의 하면에 부착된 후, 자외선을 조사받아 경화됨으로써 상기 폴리이미드 필름와 동일한 하드한 물성을 갖는다.
상기 경질 부재(130)는 반도체 패키지(100)의 제조 공정 및 반도체 패키지(100)의 구동 중에 발생하는 열에 의해 상기 기판(110)과 반도체 칩(120)에 발생하는 휨으로 상기 반도체 패키지(100)가 파손되는 것을 방지하기 위해 개재된다.
상기 하드한 물성을 갖는 경질 부재(130)는 상기 반도체 패키지(100)의 제조 공정 및 구동 중에 발생하는 열에 대하여 상기 기판(120) 및 반도체 칩(120)에 휨을 방지할 수 있는 정도의 경도를 갖는다.
상기 경질 부재(130)는 웨이퍼의 용이한 쏘잉 공정을 위하여 종래 베이스 필름 상에 부착되는 라미네이트 테이프를 대신하는 것으로서, 상기 베이스 필름과의 접착면에 접착제가 형성되지 않으며, 반도체 칩으로 이루어진 웨이퍼의 쏘잉 공정 전에 상기 반도체 칩으로 이루어진 웨이퍼의 하면에 부착된다.
한편, 상기 반도체 패키지를 스택하여 형성된 반도체 패키지는 도 2에 도시 된 바와 같다.
도 2를 참조하면, 기판(210)상에 하면에 하드한 물성을 갖는 절연성 경질 부재(230a, 230b)가 부착된 적어도 둘 이상의 반도체 칩(220, 260)들이 스택되며, 상기 기판(210)과 각 반도체 칩(220, 260)은 각각 금속와이어(250a, 250b)에 의해 전기적으로 연결된다. 상기 스택된 반도체 칩(220, 260)들 사이에는 상기 반도체 칩(220, 260)들 간의 공간을 확보하기 위한 스페이서 테이프(240)가 개재된다.
상기 경질 부재(230a, 230b)는 하드(Hard)한 물성을 갖는 폴리이미드(Polyimide) 필름 및 자외선 경화성 필름과 같은 유기막이나 세라믹막과 같은 무기막으로 이루어진다. 상기 경질 부재(230a, 230b)는 제1접착제(270a)를 매개로 상기 각 반도체 칩(220, 260)의 하면에 부착된다.
상기 경질 부재(230a, 230b)는 반도체 패키지(200)의 제조 공정 및 반도체 패키지(200)의 구동 중에 발생하는 열에 의해 상기 기판(210)과 각 반도체 칩(220)의 휨을 방지하고, 하부에 배치되는 반도체 칩(220)에 연결된 금속와이어(250a)가 상부에 배치되는 반도체 칩(260)과 접촉되어 전기적인 쇼트가 발생하는 것을 방지하기 위하여 개재된다.
상기 경질 부재(230a, 230b)는 반도체 패키지(200)의 제조 공정 및 반도체 패키지(200)의 구동 중에 발생하는 열에 의해 상기 기판(210)과 각 반도체 칩(220)에 발생하는 휨이 발생하지 않고, 하부에 배치되는 반도체 칩(220)에 연결된 금속와이어(250a)가 상부에 배치되는 반도체 칩(260) 하면의 경질 부재(230b)를 뚫을 수 없을 정도로 하드한 물성을 갖는다.
상기 스페이서 테이프(240)의 상면 및 하면에는 각각 접착제(270)가 형성되며 상기 접착제(270)를 통해 상기 반도체 칩(220, 260)을 물리적으로 부착된다.
이상에서와 같이, 본 발명은 기판 상에 배치되는 반도체 칩의 하면에 하드한 물성을 갖는 경질 부재를 배치시켜 반도체 패키지의 휨에 의한 파손 및 전기적인 쇼트를 방지할 수 있다.
즉, 상기 반도체 칩의 하면에 유기물 또는 무기물로 이루어진 경질 부재를 형성함으로써 제조 공정 중 또는 구동 중 발생하는 열에 의해 두께가 얇은 반도체 칩에 발생하는 휨을 방지함으로써 반도체 칩의 크랙과 같은 파손을 방지할 수 있다.
또한, 상기 반도체 칩의 하면에 경질 부재를 형성하여 스택된 구조의 반도체 패키지를 형성할 경우, 하부에 배치되는 반도체 칩과 연결된 금속와이어가 상부에 배치되는 반도체 칩 하면의 경질 부재를 뚫지 못함으로써 반도체 칩 간에 전기적인 쇼트가 발생하는 것을 방지할 수 있다.
아울러, 상기 반도체 칩의 하면에 부착된 경질 부재는 웨이퍼의 쏘잉 공정 시 상기 웨이퍼의 하면에 부착되기 때문에 상기 웨이퍼의 쏘잉 공정 시, 상기 경질 부재가 상기 웨이퍼를 단단히 고정함으로써 쏘잉 공정의 효율을 증대시킬 수 있다.
그리고, 상기 경질 부재가 상하면에 접착제를 포함하고 있지 않기 때문에 상기 쏘잉 공정 후, 상기 반도체 칩을 기판 상에 어태치 하는 과정에서 베이스 필름으로부터 상기 반도체 칩을 용이하게 탈착할 수 있어 반도체 칩이 받는 스트레스를 감소시켜 반도체 칩의 파손을 방지할 수 있다.
또한, 종래 소프트한 물성을 갖는 라미네이트 테이프에 비하여 제조 방법이 간단함에 따라 비용을 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 도면.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 도면.

Claims (14)

  1. 삭제
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  6. 기판;
    상기 기판 상에 부착되는 반도체 칩;
    상기 기판과 상기 반도체 칩 사이에 개재되어 상기 기판 및 반도체 칩의 휨을 방지하는 세라믹막으로 이루어진 경질 부재; 및
    상기 기판과 반도체 칩 간을 전기적으로 연결하는 금속와이어;
    를 포함하는 반도체 패키지.
  7. 기판;
    상기 기판 상에 스택되는 다수의 반도체 칩;
    상기 기판과 각 반도체 칩 간을 전기적으로 연결하는 금속와이어; 및
    상기 각 반도체 칩들의 하면에 부착되어 상기 반도체 칩들의 휨을 방지하고 상기 금속와이어에 의한 전기적인 쇼트를 방지하는 세라믹막으로 이루어진 절연성 경질 부재;
    를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 스택된 반도체 칩들 간에 개재되고, 상하면에 접착제가 형성된 스페이서 테이프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 기판;
    상기 기판 상에 스택되는 다수의 반도체 칩;
    상기 기판과 각 반도체 칩 간을 전기적으로 연결하는 금속와이어; 및
    상기 각 반도체 칩들의 하면에 부착되어 상기 반도체 칩들의 휨을 방지하고 상기 금속와이어에 의한 전기적인 쇼트를 방지하는 무기막으로 이루어진 절연성 경질 부재;
    를 포함하는 반도체 패키지.
  13. 삭제
  14. 제 7 항에 있어서,
    상기 스택된 최하부 반도체 칩과 상기 기판 간에 개재된 경질 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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