TWI605528B - 包封晶粒、含有包封晶粒之微電子封裝體以及用於製造該微電子封裝體之方法（二） - Google Patents

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Description

包封晶粒、含有包封晶粒之微電子封裝體以及用於製造該微電子封裝體之方法(二)
發明領域
所揭露之本發明的數個實施例大體上係有關微電子封裝技術，更特別係有關嵌入式晶粒封裝體。
發明背景
嵌入式晶粒封裝體是一種封裝架構，其可使得具有高度可縮放晶粒互連的非常薄可堆疊封裝體(例如，層疊封裝(Package-on-Package)和類似構念)成為可能。然而，進入此等封裝體的本身非常薄的微電子晶粒特別容易受翹曲和不穩定性以及晶粒破裂、剝離和其他晶粒層級故障模式的傷害。
發明概要
依據本發明之一實施例，係特地提出一種包封晶粒，其包含：一個基體，其具有一第一表面、一相對第二表面、 和數個中介側表面；位於該基體之該第一表面處的數個主動裝置，該等主動裝置與多個導電層相鄰，該等多個導電層由多個電絕緣層彼此分開；以及在該基體之該第一表面之上的一個保護帽體，該保護帽體含有在其表面處暴露出來的一個互連結構。
依據本發明之另一實施例，係特地提出一種微電子封裝體，其包含：一個封裝體基體；以及嵌入在該封裝體基體內的一個包封晶粒，該包封晶粒包含：一個基體，其具有一第一表面、一相對第二表面、和數個中介側表面；位於該基體之該第一表面處的數個主動裝置，該等主動裝置係由多個導電層連接，該等多個導電層由多個電絕緣層彼此分開；以及在該基體之該第一表面之上並在該等中介側表面之至少一部分之上的一個保護帽體，該保護帽體含有在其表面處暴露出來的一個互連結構。
依據本發明之又一實施例，係特地提出一種用於製造微電子封裝體之方法，該方法包含下列步驟：置備一個包封晶粒，該包封晶粒包含：一個基體，其具有一第一表面、一相對第二表面、和數個中介側表面；位於該基體之該第一表面處的數個主動裝置，該等主動裝置係由多個導電層連接，該等多個導電層由多個電絕緣層彼此分開；及在該基體之該第一表面之上並在該等中介側表面之至少一部分之上的一個保護帽體，該保護帽體含有在其表面處暴露出來的一個互連結構；將該包封晶粒附接至一個載體；以及在該包封晶粒周圍形成多個增建層。
100、401‧‧‧晶粒
110、510‧‧‧基體
111~113、131‧‧‧表面
120、520‧‧‧導電層
125、525‧‧‧電絕緣層
130、530‧‧‧保護帽體
140‧‧‧互連結構
200‧‧‧微電子封裝體
201‧‧‧封裝體區域
202‧‧‧封裝體部份
215‧‧‧晶粒背側薄膜
250‧‧‧封裝體基體
251、271‧‧‧傳導軌跡
252‧‧‧通孔/通孔結構
255‧‧‧層
260‧‧‧互連結構
272‧‧‧通孔
277‧‧‧表面光製堆疊
300‧‧‧方法
310~330‧‧‧步驟
400‧‧‧晶圓
575‧‧‧雷射劃線
577‧‧‧鋸線
於本文中所揭露的數個實施例將從配合隨附圖式而閱讀後面的詳細說明當中而可被較佳地瞭解，在這些隨附圖式中：第1圖是依據本發明之一實施例的一個包封晶粒的剖面圖；第2A和2B圖是依據本發明之數個實施例的含有一個包封晶粒的微電子封裝體之剖面圖；第3圖是一個流程圖，其例示出依據本發明之一實施例的一種用於製造微電子封裝體的方法；並且第4和5圖分別為用於依據本發明之數個實施例而製造包封晶粒的一個晶圓的平面和剖面圖。
為求例示簡單明確，這些圖式的圖係例示出一般建構方式，並且可能會省略對於已廣為人知的特徵和技術之說明和細節，以避免不必要地混淆對於所說明的本發明之實施例之論述。此外，在這些圖式的圖中之元件並不必然係依比例繪製。例如，在這些圖當中的一些元件的規模可能會相對於其他元件而被誇大，以有助於增進對本發明之數個實施例的瞭解。在不同圖中的相同參考號碼係標示相同元件，而類似參考號碼可能(但不必然)是標示類似元件。
在本說明書和申請專利範圍中若有出現「第一」、「第二」、「第三」、「第四」及其他諸如此類的 詞語，則其係用來區別類似元件，而不必然係用於描述特定排列或時間順序。應瞭解，如此使用的這些詞語在適當情況下係可互換的，以使於本文中所說明的本發明之數個實施例，例如，能夠照和所例示不同的或是以其他方式於本文中說明的順序操作。同樣地，若於本文中係將一個方法描述為包含有一連串的步驟，那麼這些步驟的在本文中所出現的順序並不必然是這些步驟的唯一可執行順序，並且所陳述的某些步驟是可能可以被省略的，且/或未於本文中說明的某些其他步驟是可能可以被加入到此方法中的。此外，「包含」、「包括」、「具有」等詞語和這些詞語的任何變化係意欲要涵蓋非排他性的含納內容，以使包含一串元件的一個處理程序、方法、物品或設備並不必然係受限於那些元件，而係可包括未明顯列於或內存於這些處理程序、方法、物品或設備中的其他元件。
在本說明書和申請專利範圍中若有出現「左」、「右」、「前」、「後」、「頂」、「底」、「上」、「下」及其他諸如此類的詞語，則其係用於描述性目的，而不必然係說明永遠的相對位置，除非有特別地或由上下文指出其他情況。應瞭解，如此使用的這些詞語在適當情況下係可互換的，以使於本文中所說明的本發明之數個實施例，例如，能夠就和所例示不同的或是以其他方式於本文中說明的方向操作。於本文中所使用的「耦接」一詞係定義為直接或間接地以一種電氣式或非電氣式方式連接。於本文中描述為彼此「相鄰」的物件，如適於使用此詞語 的上下文之情境而定，其可係緊鄰彼此地與彼此有實際接觸，或者是位在與彼此相同的一個一般區域或地區中。於本文中，「在一個實施例中」一詞的出現並不必然全係指同一個實施例。
較佳實施例之詳細說明
在本發明的一個實施例中，一個包封晶粒包含一個基體，此基體具有一第一表面、一相對第二表面、和數個中介側表面，且有數個主動裝置位於此基體之第一表面處。這些主動裝置係藉由藉著多個電絕緣層而彼此分開的多個導電層連接。有一個保護帽體位在此基體的第一表面上，其含有在其中一個表面上暴露出來的一個互連結構。在另一個實施例中，一個微電子封裝體係包含有如於上文中所述之包封晶粒嵌入在內的一個封裝體基體。
本發明的數個實施例具有使晶粒嵌入處理程序更簡單、以及改良在運輸至嵌入設施期間和末端應用期間的微電子裝置之可靠度的潛力。舉例來說，本發明的一或多個實施例可減少單離(singulate)後之晶粒(在嵌入之前)所出現之翹曲。由於在晶圓之表面上的金屬與介電層的熱膨脹係數(coefficient of thermal expansion,CTE)以及晶粒本身之CTE間之相對較大的差異，晶粒傾向於在很低的晶粒厚度上翹曲。藉由將低CTE模化合物置於晶粒的表面上應可減少翹曲，因而改良晶粒可靠度，並且這進而可使得嵌入處理程序更為容易。此外，也可降低在運輸期間的晶粒損傷之風險，因為晶粒的經包封表面和 邊緣會提供可抵抗機械傷害的較大的保護。將於下文中更詳細論述這些和其他的優點。
現在請參考圖式，第1圖是依據本發明之一實施例的一個包封晶粒100之剖面圖。如於第1圖中所例示的，包封晶粒100包含一個基體，其具有一個表面111、一個相對表面112和數個中介側表面113。數個主動裝置(以第1圖的規模來講小到看不見)位在基體110的表面111處，並且這些主動裝置相鄰於藉由多個電絕緣層125而彼此分開的多個導電層120。舉例而言，這些導電層120和電絕緣層125可分別為形成嵌入式晶粒或倒裝晶片封裝體之增建層的一般金屬和層間介電質(interlayer dielectric,ILD)材料，如於此技藝中所熟知的。
包封晶粒100更包含有在基體110之表面111上的一個保護帽體130。正是這個保護帽體使包封晶粒100獲得這個名字：此保護帽體係採取被施加至晶粒(以作包封)的模製包封材料或其他諸如此類者之形式。被施加至晶粒的這個保護帽體可有效地使此晶粒成為一個晶圓層級封裝體。
保護帽體130有一個表面131，並含有在那個表面上暴露出來的一個互連結構140。在一個實施例中，此保護帽體係在已經形成這些互連結構(例如，控制倒塌晶片連接(controlled collapse chip connection,C4)凸塊)之後直接被施加在金屬和ILD層上。在那個實施例中，保護帽體覆蓋金屬和ILD層，並至少部份環繞一些或所有 的互連結構。在某些實施例中，一個鈍化層(未示於圖式中)會被置於這些金屬和ILD層上，並且保護帽體會被直接施加在那頂上。覆蓋這些互連結構的保護帽體材料必須被移除，以使這些互連結構能夠正常地發揮功能。
保護帽體固化且鞏固晶粒100，並且能有助於保護互連結構。在一個實施例中，保護帽體130包含一種聚合物模化合物。舉例而言，此聚合物模化合物可係含有二氧化矽或其他填充粒子。係可使用二氧化矽粒子來增加模化合物的剛性，以及降低其CTE以使其更接近矽的CTE。較接近的CTE匹配的一個潛在影響是減少晶粒翹曲，導致晶粒較為平坦(較為平坦的晶粒較容易處置和使用)。在其他數個實施例中，保護帽體130可包含，例如，各種環氧樹脂系統、聚亞醯胺系統、氰酸酯(特別是在需要較高玻璃轉化溫度時)、例如液晶聚合物的熱塑性塑膠、和其他(適於用於注射模製的)諸如此類者。
係可以各種方式將聚合物施加至表面，且係可使用這些方法(例如，模製、液體分配、利用包封材料之乾膜的積層)中的任何一種來將保護帽體130施加至包封晶粒100。模製可能常常會是一個很適當的選擇，因為模製並不昂貴，其與高容量製造環境相容，並且可用於各種模製處理程序(例如，壓縮模製、轉移模製、注射模製)的材料在其機械特性方面提供大量的彈性。
於所例示之實施例中，保護帽體130不只覆蓋基體110的表面111(如圖所示，在帽體和表面之間有導 電層120和電絕緣層125)，其亦沿著側表面113延伸某段距離。由於運用雷射預切來切開已形成於晶圓上的一些上面層(例如在使用較大和較不精確鋸片時可能會受損的敏感介電和金屬層)的晶粒準備處理程序，即使是在模化合物或其他包封材料係在晶圓層級被施加(即，在晶粒單離之前施加)的情況中，這也會發生。在保護帽體130係在完全鋸斷之前但雷射劃線之後被施加的數個實施例中，保護帽體130的模化合物或其他保護材料會被施加在側表面113上向下到由雷射劃線所暴露出來的水平面。接下來的單離處理程序(例如，完全鋸斷)會接著首先切開在由雷射劃線所創造之溝槽中的保護帽體，並接著切開此晶圓之雷射沒有移除的剩餘部份(典型上只有大塊矽(bulk silicon))。藉由以此方式保護晶粒，特別是金屬和介電層，可以減少由於在封裝體組合期間和之後的壓力提高所造成的損傷，如可減少由於沿著晶粒邊緣的濕氣陷入所造成的效能問題。
在一個實施例中，聚合物模化合物具有約在5和12之間的CTE。於此範圍中的CTE是具有較強機械穩定性的模化合物所特有的，這在使用於薄形且因而脆弱的晶粒時特別有益。如先前所提的，可藉由將二氧化矽加到模化合物中，來使聚合物模化合物的CTE進入此給定範圍。亦可使用其他增添物和其他方法來調整CTE。
在另一個實施例中，此聚合物模化合物含有小於10 GPA的楊氏模量(Young’s modulus)。相反於 在前段中所描述的較為剛硬之化合物，給定範圍中之楊氏模量是具有經增進彈性的較柔軟模化合物所特有的，以產生可作用為一個壓力緩衝器的緩衝效果。有關是否要使用較為剛硬之材料或較柔軟之材料的決定會有至少一些程度係取決於特定應用的需求。如於上文中所提的，模製處理程序係與足夠寬廣以涵蓋各式各樣可能應用需求的材料選集相容。
如於第1圖中所例示的，多個互連結構140於保護帽體130之表面131處暴露出來，且這些互連結構中之各者實質上與這些互連結構中之其他各者共平面。此等平面化互連結構(其可，例如，包含銅墊或其他諸如此類者)在增建處理程序期間會有益地呈現一種非常一致的結構。藉由消除否則本來會需要加以考量的凸塊高度容忍度，此一致表面將會簡化增建處理程序。
若有需要，保護帽體130之表面131可被機械式地粗糙化，以提供在保護帽體與增建介電層間之更強的附著性。例如，可使用電漿或化學蝕刻來授予在0.2百萬分之一公尺(後文中書為「微米」或「μm」)至約1.0μm之量級上的粗糙度。提供具有二氧化矽的保護帽體130很可能會亦增加在帽體與介電層間之附著性，因為二氧化矽可優異地與聚合物結合，而且介電層是聚合物材料。此外，二氧化矽會增加粗糙度，以供機械互鎖之用。二氧化矽粒子可被暴露出來，例如，在晶粒往後接地(ground back)以使其薄化時。
第2A圖是依據本發明之一實施例的一個微電子封裝體200的剖面圖，當中，晶粒100係完全嵌入在此封裝體中。舉例來說，一個嵌入式晶粒封裝體，像是例示在第2A圖中的，可係由將晶粒附接至一個未蝕刻銅箔所致。
如於第2A圖中所例示的，微電子封裝體200包含一個封裝體基體250，此封裝體基體250具有嵌入在內的一個包封晶粒100。如由參考號碼所指出的，這是與配合第1圖所介紹和說明的相同的包封晶粒，並且此包封晶粒含有所有的相同特徵(即使並沒有在第2A圖中把它們再次標示出來)。第2A圖中的包封晶粒100含有未示於第1圖中的一個額外特徵：一個晶粒背側薄膜215。這是一個可選擇特徵，如果想要獲得對包封晶粒100之側112的額外保護，係可將其置入。
封裝體基體250包括增建在晶粒上和周圍的電絕緣層和電氣傳導軌跡，如典型的嵌入式晶粒封裝體。係於第2A圖中將數個傳導軌跡251和數個通孔結構252例示為將包封晶粒100上的一個互連結構140連接至將微電子封裝體200連接至一個板子或其他下一層級部件的一個突起或其他互連結構260(像是，例如，一個球柵陣列(ball grid array,BGA)球)。為求簡明，在第2A圖中只有示出少數幾個傳導軌跡；也很有可能會有其他這樣的軌跡(雖然沒有將他們例示出來)，以使得能作額外電氣式連接。在第2A圖中的一個層255代表一個阻焊層，其作用來界定 在微電子封裝體200之底側(即，互連結構260所位在的那側)上的數個墊(未示於圖中)。
第2B圖是依據本發明之一實施例的一個微電子封裝體200的剖面圖，當中，含有晶粒100的一個封裝體區域201在並不含有晶粒100的一個封裝體部份202上突伸。此封裝體型態係可用於當有額外封裝體或其他部件要被堆疊在微電子封裝體200之頂上時。
如上文中於論述第2A時所提出的，具有「完全嵌入式」型態的一個封裝體是跨包圍此晶粒之背側的整個側而實質上平坦的。如您可見的，第2B圖型態確實具有那個「完全嵌入式」型態，然而，其仍可被稱為是「嵌入式」，因為此晶粒係由增建層所包圍或環繞。在於本文中有所必要的程度上，這兩種型態會由稱之為「完全嵌入式」(針對第2A圖之型態)和簡單地稱之為「嵌入式」(針對第2B圖之型態)來作區別。舉例來說，一個嵌入式晶粒封裝體，例如例示於第2B圖中的，可係由於當中係將晶粒附接至在銅箔或其他載體的腔室內的作業流程所致。
除了傳導軌跡251和通孔252以外(這兩者皆在第2A圖中有所介紹)，例示於第2B圖中的微電子封裝體200亦包含數個傳導軌跡271和通孔272，此等傳導軌跡271和通孔272形成在互連結構260與封裝體部份202之間的一條電氣過道，在這之中係可有用於封裝體堆疊的層疊封裝(package-on-package,POP)墊或其他諸如此類者(未示於圖中)位在。於所例示的實施例中，通孔272包 括一個表面光製堆疊277。舉例來說，此表面光製堆疊可包含一或多層(圖中係例示三層)的鎳、金、鈀和/或其他類似材料。
可以看出，微電子封裝體200是一個嵌入式晶粒無核心封裝體。(應注意，本發明的此等實施例可亦含括具有核心的嵌入式晶粒封裝體。)除了其他優點以外，嵌入式晶粒無核心封裝體提供一種途徑來有效地限制封裝體高度，而容許非常精緻的可進而致能矽縮放和降低晶粒成本的基體設計規則。微電子封裝體200及其嵌入在內的包封晶粒同時改善嵌入處理程序和最終封裝體的可靠度，如於本說明書中之他處所述的。
第3圖是一個流程圖，其依據本發明的一個實施例，例示出一種用於製造一個微電子封裝體的方法300。舉例而言，方法300可致使類似示於第2A或2B圖中之微電子封裝體200的一個微電子封裝體形成。
方法300的一個步驟310係要置備一個包封晶粒，此包封晶粒含有一個基體，此基體具有一第一表面、一相對第二表面、和數個中介側表面，其進一步含有位於基體之第一表面處且由多個導電層連接的數個主動裝置，此等多個導電層藉由多個電絕緣層而彼此分開，此包封晶粒亦含有在基體之第一表面上且在中介側表面之至少一部分上的一個保護帽體，且其含有在其一表面處暴露出來的一個互連結構。保護帽體的存在表示在最終封裝體型態中的晶粒可靠度會被增進：如於上文中所提的，在矽和周圍 封裝體介電層之間的CTE不匹配會致令在矽中的壓力；在晶粒表面上的低下或中間CTE包封材料會引入有益的「壓力緩衝」效果。
舉例而言，此包封晶粒可係類似示於第1圖中的包封晶粒100。因此，第一表面、相對第二表面和中介側表面可係分別類似示於第1圖中的表面111、表面112和表面113。此外，導電層和電絕緣層可係分別類似於示於第1圖中的導電層120和電絕緣層125。保護帽體可係類似示於第1圖中的保護帽體130，而互連結構可係類似亦示於第1圖中的互連結構140。
在一個實施例中，保護帽體係黏附至晶粒最外面的層，亦即，其係被施加在金屬和ILD層之上、在鈍化層之上、並在互連結構之上。在保護帽體被形成之後，它必需被往後接地，以暴露出所有的互連結構。
在一個實施例中，此包封晶粒係與多個其他晶粒一起形成在一個晶圓上，如於第4和5圖中所例示的。在為依據本發明之一實施例的一個晶圓400之平面圖的第4圖中，係例示出多個晶粒，包括晶粒401。第4圖中的垂直和水平線指出各個個別晶粒區域的邊界，且晶粒可係大略沿著這些線而被彼此分開(被單離)。
第5圖是晶圓400的一個剖面圖(沿著第4圖中的5-5線作成)，其示出一個保護帽體530係如何跨整個晶圓400而在創造出雷射劃線575之後但在晶粒單離之前被施加。在所例示的實施例中，雷射劃線延伸穿過形成於 晶圓400之最上層上的保護帽體530和電絕緣層525並進入基體510的大塊矽(或其他材料)。這代表，保護帽體530不僅係被施加在導電層520和保護帽體530之頂上，其亦沿著導電層520和保護帽體530之側邊被施加。當這些晶粒接下來被單離，例如，藉由執行沿著第5圖中之鋸線577的鋸開動作時，時，保護帽體530能夠減少或避免對這些晶粒的損害，如已於本文中他處詳述的。在單離之後，此封裝體組合處理程序如下文中所論述地繼續。
方法300的一個步驟320係要將包封晶粒附接至一個載體。舉例來說，此載體可為一個銅箔或其他適於支撐一個晶粒的其他諸如此類者。步驟320的一個可能作業流程可係如下進行：(1)將用於握持包封晶粒的一個腔室蝕刻在一個開始銅箔中；(2)利用標準黏著劑或薄膜晶粒附接處理程序來將晶粒附接至銅箔中的腔室。如上文所提，此作業流程可導致例如示於第2B圖中的一個微電子封裝體。亦如於上文中所提，一種替代作業流程會涉及將晶粒附接至一個未蝕刻銅箔，並且會，舉例來說，有可能導致例如示於第2A圖中的一個微電子封裝體。
方法300的一個步驟320係要在包封晶粒周圍形成多個增建層。對於涉及經堆疊封裝體的數個實施例而言，步驟330可係以使包封晶粒的第二表面在封裝體的一個表面處暴露出來的方式執行。(這麼做會有助於維持最低可能封裝體高度(z高度)，因為晶粒厚度會佔據部份的頂部封裝體BGA互連空間。)另一方面，若並不考慮 封裝體堆疊，則步驟330可係以使晶粒被完全嵌入的方式來執行，亦即，使晶粒的兩側都被增建層材料覆蓋。
步驟330的一個可能作業流程可係如下進行：(1)將一個介電薄膜積層，並於其中在晶粒區部外的區域形成數個通孔；(2)在晶粒區部中形成數個通孔，在晶粒上暴露出銅墊；(3)利用半加成處理程序(semi-additive process,SAP)來板製(plate)通孔和基體的第一金屬層；(4)利用標準基體SAP增建程序來形成接下來的數個層；(5)當完成增建時，將銅箔(在步驟320中有介紹)蝕刻掉。(應注意，SAP只是多種可能板製處理程序中的一種，依應用而定，亦可使用其他處理程序，例如完全加成(fully-additive)、減成(subtractive)或波紋型(damascene-type)處理程序。)在一個實施例中，方法300進一步包含將保護帽體的表面粗糙化。如上文所提，這可係為了增進在帽體與增建層之間的附著性所做。舉例來說，係可藉由電漿或化學蝕刻或是其他(可導入為0.2~1.0μm之量級的粗糙度的)諸如此類者來完成粗糙化。
雖然業已參考數個具體實施例而說明本發明，但熟於此技者會可瞭解，係可在不悖離本發明之精神或範疇的情況下做出許多變化。因此，本發明之數個實施例的揭露內容係意欲作為例示本發明之範疇所用，而非意欲要做限制用途。係意欲要使本發明之範疇僅應受限於後附申請專利範圍所要求的程度。例如，對於熟於此技者而 言，會可輕易地明顯看出，於本文中所論述的包封晶粒和有關結構與方法係可以各式各樣的實施例來實施，並且前文中對這些實施例當中某者之論述並不必然係代表對於所有可能實施例的完整描述。
此外，業已針對數個具體實施例而說明一些優點、其他益處和解決問題之道。然而，這些優點、益處、解決問題之道和任何元素或是可致使任何優點、益處或解決問題之道出現或更凸顯的元素並不是要被解讀成對於後附任何或所有請求項而言為關鍵性的、必要的或基本的特徵或元素。
此外，在下列情況下，於本文中所揭露的實施例和限制並非係要在奉獻原則下貢獻於大眾：當這些實施例和/或限制(1)沒有在申請專利範圍中明白請求時；以及(2)在均等論下與申請專利範圍中的明白元件和/或限制均等或可能均等時。
100‧‧‧晶粒
110‧‧‧基體
111~113、131‧‧‧表面
120‧‧‧導電層
125‧‧‧電絕緣層
130‧‧‧保護帽體
140‧‧‧互連結構

Claims (13)

  1. 一種包封晶粒，其包含：一個基體，其具有一第一表面、相對的一第二表面、和數個中介側表面；位於該基體之該第一表面處的數個主動裝置；在該基體之該第一表面上的一個保護帽體，該保護帽體在該等中介側表面之至少一部分上在單一個模中從該第一表面連續地延伸，該保護帽體含有在該保護帽體之一表面處暴露出來的一個互連結構；以及形成於該包封晶粒上方及該包封晶粒之一側邊之至少一部份上的多個增建層；其中，該互連結構耦接至該等主動裝置中之一或多者。
  2. 如請求項第1項之包封晶粒，其中：該保護帽體包含聚合物模化合物。
  3. 如請求項第1項之包封晶粒，其中：該聚合物模化合物含有包含二氧化矽的數個填充粒子。
  4. 如請求項第1項之包封晶粒，其中：該互連結構為實質上共平面的多個互連結構中之一者。
  5. 一種包封晶粒，其包含：一個基體，其具有一第一表面、相對的一第二表面、和數個中介側表面； 位於該基體之該第一表面處的數個主動裝置；在該基體之該第一表面上的一個保護帽體，該保護帽體在該等中介側表面之至少一部分上在單一個模中從該第一表面連續地延伸，該保護帽體含有在該保護帽體之一表面處暴露出來的一個互連結構，該互連結構耦接至該等主動裝置中之一或多者；以及形成於該包封晶粒上方及該包封晶粒之一側邊之至少一部份上的多個增建層；其中，該包封晶粒已透過該保護帽體之與該等中介側表面相鄰的一部分而被單離，遺留該等中介側表面之至少一部分被該保護帽體之剩餘部分覆蓋。
  6. 如請求項第5項之包封晶粒，其進一步包含：一個封裝體基體，其耦接至從該保護帽體暴露出來的該互連結構。
  7. 如請求項第6項之包封晶粒，其中：該包封晶粒被部分內嵌在該封裝體基體中。
  8. 如請求項第6項之包封晶粒，其中：該包封晶粒被完全內嵌在該封裝體基體中。
  9. 一種用於製造包封晶粒的方法，該方法包含下列步驟：形成在一個晶圓上的數個晶粒之一第一表面上的數個主動裝置，該等數個晶粒藉由數個部分側邊切開溝槽而彼此分開； 在該等晶粒之該第一表面上及該等部分側邊切開溝槽中形成連續的一個保護帽體；形成一個互連結構，其穿透該保護帽體以連接至該第一表面上之一或多個主動裝置；藉由切穿該保護帽體之在該等部分側邊切開溝槽中間的一部分而將該等數個晶粒從該晶圓單離出來，使得該保護帽體之一部分被遺留在該等部分側邊切開溝槽之剩餘側表面上；以及於該包封晶粒上方及該包封晶粒之一側邊之至少一部份上形成多個增建層。
  10. 如請求項第9項之方法，其進一步包含下列步驟：使得與該包封晶粒之該第一表面相對的一第二表面暴露出來。
  11. 如請求項第9項之方法，其中：將該等數個晶粒單離出來的步驟包含：鋸切開該等數個晶粒。
  12. 如請求項第9項之方法，其進一步包含下列步驟：雷射劃出該等部分側邊切開溝槽。
  13. 如請求項第9項之方法，其進一步包含下列步驟：將該包封晶粒附接至一個基體，其中，該互連結構耦接至該基體。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
KR101632249B1 (ko) 2011-10-31 2016-07-01 인텔 코포레이션 멀티 다이 패키지 구조들
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
DE112012006469B4 (de) 2012-06-08 2022-05-05 Intel Corporation Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US9795038B2 (en) * 2014-09-25 2017-10-17 Intel Corporation Electronic package design that facilitates shipping the electronic package
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
EP3483929B1 (en) 2017-11-08 2022-04-20 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with electrically conductive and insulating layers and a component embedded therein and manufacturing method thereof
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
CN109640521B (zh) 2018-11-20 2020-06-30 奥特斯科技(重庆)有限公司 制造具有嵌入式集群的部件承载件的方法以及部件承载件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
CN1146976C (zh) * 1997-10-30 2004-04-21 株式会社日产制作所 半导体装置及其制造方法
AU4726397A (en) * 1997-10-30 1999-05-24 Hitachi Limited Semiconductor device and method for manufacturing the same
US6190940B1 (en) * 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP4809957B2 (ja) * 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US7358618B2 (en) * 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7642649B2 (en) * 2003-12-01 2010-01-05 Texas Instruments Incorporated Support structure for low-k dielectrics
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7417305B2 (en) * 2004-08-26 2008-08-26 Micron Technology, Inc. Electronic devices at the wafer level having front side and edge protection material and systems including the devices
TWI341577B (en) * 2007-03-27 2011-05-01 Unimicron Technology Corp Semiconductor chip embedding structure
US20080308932A1 (en) * 2007-06-12 2008-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structures
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US8193610B2 (en) * 2010-08-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming B-stage conductive polymer over contact pads of semiconductor die in Fo-WLCSP
US9627281B2 (en) * 2010-08-20 2017-04-18 Advanced Micro Device, Inc. Semiconductor chip with thermal interface tape

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