JP2751501B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2751501B2 JP2751501B2 JP33758589A JP33758589A JP2751501B2 JP 2751501 B2 JP2751501 B2 JP 2751501B2 JP 33758589 A JP33758589 A JP 33758589A JP 33758589 A JP33758589 A JP 33758589A JP 2751501 B2 JP2751501 B2 JP 2751501B2
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Description
【発明の詳細な説明】 〔概 要〕 半導体チップの取付構造及び取付方法に関し、 接着強度の向上等を目的とし、 基板のチップ搭載部表面にセラミックペースト層また
はソルダーレジスト層を設け、その上に溶着材または接
着剤により半導体チップを固着する。
はソルダーレジスト層を設け、その上に溶着材または接
着剤により半導体チップを固着する。
本発明は半導体装置のうち、特に半導体チップの取付
構造及び取付方法に関する。
構造及び取付方法に関する。
半導体装置は高機能化，高集積化されて、パッケージ
に搭載する半導体チップも大形化されており、従って、
半導体チップの搭載について一層高度な技術的検討が必
要とされている。
に搭載する半導体チップも大形化されており、従って、
半導体チップの搭載について一層高度な技術的検討が必
要とされている。
第４図は従来の半導体チップを搭載したセラミックパ
ッケージの断面図を例示しており、図中の記号１はセラ
ミック基板,11は外部リード,12はインナーパターン，基
板のチップ搭載部表面（以下、ステージ面と記す）,2は
半導体チップ,3は金シリコン（Au−Si）,4はボンディン
グワイヤーで、本例はPGA（Pin Grid Array）タイプの
セラミックパッケージの例である。図のように、半導体
チップをパッケージに搭載するにはAu−Si3を用いて溶
着しており、Au−Siの共晶温度は370℃で、セラミック
基板１をその共晶温度以上に加熱してAu−Siを溶融させ
て、半導体チップ２をセラミック基板１のステージ面
（金メッキ面）に溶着している。
ッケージの断面図を例示しており、図中の記号１はセラ
ミック基板,11は外部リード,12はインナーパターン，基
板のチップ搭載部表面（以下、ステージ面と記す）,2は
半導体チップ,3は金シリコン（Au−Si）,4はボンディン
グワイヤーで、本例はPGA（Pin Grid Array）タイプの
セラミックパッケージの例である。図のように、半導体
チップをパッケージに搭載するにはAu−Si3を用いて溶
着しており、Au−Siの共晶温度は370℃で、セラミック
基板１をその共晶温度以上に加熱してAu−Siを溶融させ
て、半導体チップ２をセラミック基板１のステージ面
（金メッキ面）に溶着している。
しかし、半導体チップが高集積化されて大形化されて
くると、ステージの寸法も大きくなり、半導体チップの
反りも大きくなって、半導体チップとステージとの間の
Au−Siの付着性（濡れ）が悪くなる。そうすれば、ボイ
ド（空虚な箇所;void）が発生し易くなって、発生した
ボイドの周縁に応力が集中して、チップの残留応力や熱
ストレスが増加するようになる。且つ、最悪の場合には
チップ割れやパッケージクラックが起こる。
くると、ステージの寸法も大きくなり、半導体チップの
反りも大きくなって、半導体チップとステージとの間の
Au−Siの付着性（濡れ）が悪くなる。そうすれば、ボイ
ド（空虚な箇所;void）が発生し易くなって、発生した
ボイドの周縁に応力が集中して、チップの残留応力や熱
ストレスが増加するようになる。且つ、最悪の場合には
チップ割れやパッケージクラックが起こる。
このため、最近では半導体チップとステージの間に金
（Au）や金シリコン（Au−Si）からなるぺレット（薄
片）を介在させ、実質的にチップ付け蝋材量を増やす等
によって濡れ性を改善したり、また、ヤング率（引張り
応力と歪みとの比）の小さい銀（Ag）エポキシ樹脂，銀
ポリイミド樹脂，銀ガラス，アルミニウム（Al）ガラス
などを溶着材として用いて、ストレスの緩和を図ってい
る。
（Au）や金シリコン（Au−Si）からなるぺレット（薄
片）を介在させ、実質的にチップ付け蝋材量を増やす等
によって濡れ性を改善したり、また、ヤング率（引張り
応力と歪みとの比）の小さい銀（Ag）エポキシ樹脂，銀
ポリイミド樹脂，銀ガラス，アルミニウム（Al）ガラス
などを溶着材として用いて、ストレスの緩和を図ってい
る。
ところが、前者のAuやAu−Siのようなペレットを介在
させることは、それだけ高価なペレット材を消費してコ
ストアップになる欠点があり、また、後者の樹脂やガラ
スを溶着材とすることは、溶着時に流れ性が悪くなって
良好なメニスカス（meniscus;チップ付け周囲のテーパ
ー状の角度）が形成されず、接着強度が弱い問題があ
る。
させることは、それだけ高価なペレット材を消費してコ
ストアップになる欠点があり、また、後者の樹脂やガラ
スを溶着材とすることは、溶着時に流れ性が悪くなって
良好なメニスカス（meniscus;チップ付け周囲のテーパ
ー状の角度）が形成されず、接着強度が弱い問題があ
る。
本発明はこれらの問題を低減させて、接着強度が強く
て、且つ、半導体チップとパッケージ間のストレスを緩
和させることを目的とした半導体装置を提案するもので
ある。
て、且つ、半導体チップとパッケージ間のストレスを緩
和させることを目的とした半導体装置を提案するもので
ある。
その課題は、基板のチップ搭載部に半導体チップを搭
載し、該半導体チップを封止してなる半導体装置及びそ
の製造方法において、該チップ搭載部表面上に表面粗さ
が該表面より大である中間層若しくは表面粗さが該表面
より大であり且つ熱膨張係数が該基板より小で該半導体
チップより大である中間層を設け、該中間層上に溶着材
若しくは接着剤により半導体チップを固着することによ
り解決される。
載し、該半導体チップを封止してなる半導体装置及びそ
の製造方法において、該チップ搭載部表面上に表面粗さ
が該表面より大である中間層若しくは表面粗さが該表面
より大であり且つ熱膨張係数が該基板より小で該半導体
チップより大である中間層を設け、該中間層上に溶着材
若しくは接着剤により半導体チップを固着することによ
り解決される。
即ち、本発明は、ステージ面にセラミックペースト層
またはソルダーレジスト層を介在させる構造にするが、
このような材料は半導体チップとパッケージとの濡れ性
を良くして、また、半導体チップとパッケージの中間の
熱膨張係数をもっている材料のために、半導体チップと
パッケージとの溶着時にそのストレスの緩和に役立つ。
且つ、そのようなセラミックペースト層またはソルダー
レジスト層はその表面に凹凸ができてアンカー効果（固
着する効果）が大きくなり、毛細管減少によって濡れ性
が良くなって、接着強度が増加する。
またはソルダーレジスト層を介在させる構造にするが、
このような材料は半導体チップとパッケージとの濡れ性
を良くして、また、半導体チップとパッケージの中間の
熱膨張係数をもっている材料のために、半導体チップと
パッケージとの溶着時にそのストレスの緩和に役立つ。
且つ、そのようなセラミックペースト層またはソルダー
レジスト層はその表面に凹凸ができてアンカー効果（固
着する効果）が大きくなり、毛細管減少によって濡れ性
が良くなって、接着強度が増加する。
なお、セラミックペースト層は耐熱性があって500℃
程度の温度まで充分に耐えるために、高温に耐えるセラ
ミックパッケージに適用でき、他方、ソルダーレジスト
は200℃前後の温度までしか耐えない耐熱性の弱い材料
のために、エポキシ樹脂製のパッケージ（プリント板パ
ッケージ）やモールドパッケージに適している。
程度の温度まで充分に耐えるために、高温に耐えるセラ
ミックパッケージに適用でき、他方、ソルダーレジスト
は200℃前後の温度までしか耐えない耐熱性の弱い材料
のために、エポキシ樹脂製のパッケージ（プリント板パ
ッケージ）やモールドパッケージに適している。
以下に図面を参照して実施例によつて詳細に説明す
る。
る。
第１図は本発明にかかる半導体装置（Ｉ）の断面図を
示しており、本例はPGAタイプのセラミックパッケージ
の例である。図中の記号１はセラミック基板,11は外部
リード,12はインナーパターン,13はステージ面,2は半導
体チップ,4はボンディングワイヤー,5は銀ガラス（溶着
材）,6はセラミックペースト層,7はキャップ（セラミッ
ク製；ガラス材で封止する）である。チップ溶着材とし
ては銀ガラスの他、第４図に示す従来例のように、Au−
Si3を使用してもよいし、また、銀エポキシ樹脂，銀ポ
リイミド樹脂，アルミニウムガラスを使用してもよい。
なお、ステージ面13はAu−Si半田を使用する場合は金メ
ッキされるが、他の銀ガラスや銀エポキシ樹脂などでは
無メッキのステージ面に溶着される。
示しており、本例はPGAタイプのセラミックパッケージ
の例である。図中の記号１はセラミック基板,11は外部
リード,12はインナーパターン,13はステージ面,2は半導
体チップ,4はボンディングワイヤー,5は銀ガラス（溶着
材）,6はセラミックペースト層,7はキャップ（セラミッ
ク製；ガラス材で封止する）である。チップ溶着材とし
ては銀ガラスの他、第４図に示す従来例のように、Au−
Si3を使用してもよいし、また、銀エポキシ樹脂，銀ポ
リイミド樹脂，アルミニウムガラスを使用してもよい。
なお、ステージ面13はAu−Si半田を使用する場合は金メ
ッキされるが、他の銀ガラスや銀エポキシ樹脂などでは
無メッキのステージ面に溶着される。
セラミックペースト層６は例えば、アルミナ（Al
2O3）セラミックとガラス成分とを混合したペースト（p
aste;糊）状の材料、いわゆるセラミックペースト層を
スクリーン印刷して塗布し、それを1500〜1600℃で焼成
して厚み10〜30μｍのセラミックペースト層を形成して
おり、従って、温度500℃まで充分に耐える耐熱性があ
って、且つ、凹凸表面をもっている。凹凸状態は、従来
のステージ面上のRa（中心線平均粗さ）が0.3〜0.5であ
るのに対して、セラミックペースト層６面上のRaは0.5
〜0.7程度に向上する。且つ、その熱膨張係数をシリコ
ン（半導体チップ;3.5〜４×10-6）とAl2O3（セラミッ
ク;7×10-6）との中間の熱膨張係数を有するように調整
したセラミックペースト層６を半導体チップとセラミッ
クパッケージとの間に介在させて、その上に半導体チッ
プを搭載するとストレスは従来よりも著しく緩和され
る。
2O3）セラミックとガラス成分とを混合したペースト（p
aste;糊）状の材料、いわゆるセラミックペースト層を
スクリーン印刷して塗布し、それを1500〜1600℃で焼成
して厚み10〜30μｍのセラミックペースト層を形成して
おり、従って、温度500℃まで充分に耐える耐熱性があ
って、且つ、凹凸表面をもっている。凹凸状態は、従来
のステージ面上のRa（中心線平均粗さ）が0.3〜0.5であ
るのに対して、セラミックペースト層６面上のRaは0.5
〜0.7程度に向上する。且つ、その熱膨張係数をシリコ
ン（半導体チップ;3.5〜４×10-6）とAl2O3（セラミッ
ク;7×10-6）との中間の熱膨張係数を有するように調整
したセラミックペースト層６を半導体チップとセラミッ
クパッケージとの間に介在させて、その上に半導体チッ
プを搭載するとストレスは従来よりも著しく緩和され
る。
また、上記のように高温焼成が必要であるから、セラ
ミックペースト層６はパッケージ作製時に同時に焼き付
けて作製する。第２図は本発明にかかる半導体装置に使
用するセラミックパッケージの斜視図を示しており、図
中の記号は第１図と同一部位に同一記号が付けてある
が、セラミック基板１は例えば35mm角，厚み2mmの大き
さであり、本図はセラミックペースト層６を明示してい
る図である。このセラミックペースト層６はチップボン
ディング工程の位置決めのマークとしても役立つ。
ミックペースト層６はパッケージ作製時に同時に焼き付
けて作製する。第２図は本発明にかかる半導体装置に使
用するセラミックパッケージの斜視図を示しており、図
中の記号は第１図と同一部位に同一記号が付けてある
が、セラミック基板１は例えば35mm角，厚み2mmの大き
さであり、本図はセラミックペースト層６を明示してい
る図である。このセラミックペースト層６はチップボン
ディング工程の位置決めのマークとしても役立つ。
このようなセラミックパッケージに半導体チップを搭
載して第１図に示す半導体装置に完成すると、アンカー
効果が大きいから半導体チップの濡れ性が良く、パッケ
ージとの接着強度も強くて、しかも、ストレスが緩和さ
れるために、半導体装置は高信頼化される。
載して第１図に示す半導体装置に完成すると、アンカー
効果が大きいから半導体チップの濡れ性が良く、パッケ
ージとの接着強度も強くて、しかも、ストレスが緩和さ
れるために、半導体装置は高信頼化される。
次に、第３図は本発明にかかる半導体装置（II）を示
す図で、本例はPGAタイプの樹脂パッケージ（プリント
板パッケージ）の例である。図中の記号２は半導体チッ
プ,4はボンディングワイヤー,5は銀エポキシ樹脂（溶着
材）,8はプリント基板,81は外部リード,82はインナーパ
ターン,83はステージ面,9はソルダーレジスト層,10は封
止モールドである。
す図で、本例はPGAタイプの樹脂パッケージ（プリント
板パッケージ）の例である。図中の記号２は半導体チッ
プ,4はボンディングワイヤー,5は銀エポキシ樹脂（溶着
材）,8はプリント基板,81は外部リード,82はインナーパ
ターン,83はステージ面,9はソルダーレジスト層,10は封
止モールドである。
ソルダーレジスト層９は例えばエポキシ系ソルダーレ
ジストをスクリーン印刷して塗布し、150℃でキュアー
して形成しており、200℃程度の温度までしか耐熱性が
なく、従って、耐熱性の低い樹脂パッケージやモールド
パッケージに使用するものである。ソルダーレジスト層
９もセラミックペースト層と同様の凹凸表面をもってお
り、Raは1.0〜4.0程度に向上する。また、熱膨張係数も
シリコンとプリント基板との中間程度となるように調整
することによりソルダーレジスト層９もセラミックペー
スト層と同じ効果があり、半導体装置の信頼性向上に寄
与する。
ジストをスクリーン印刷して塗布し、150℃でキュアー
して形成しており、200℃程度の温度までしか耐熱性が
なく、従って、耐熱性の低い樹脂パッケージやモールド
パッケージに使用するものである。ソルダーレジスト層
９もセラミックペースト層と同様の凹凸表面をもってお
り、Raは1.0〜4.0程度に向上する。また、熱膨張係数も
シリコンとプリント基板との中間程度となるように調整
することによりソルダーレジスト層９もセラミックペー
スト層と同じ効果があり、半導体装置の信頼性向上に寄
与する。
なお、上記実施例はPGAタイプのパッケージ例で説明
しているが、セラミック型や樹脂型のDIP（Dual In−li
ne Package）,FP（Flat Package）タイプ,LCC（Leadles
s Chip Carrier）タイプなど他のタイプのパッケージを
有する半導体装置やモールドタイプの半導体装置にも適
用できることはいうまでもないことである。
しているが、セラミック型や樹脂型のDIP（Dual In−li
ne Package）,FP（Flat Package）タイプ,LCC（Leadles
s Chip Carrier）タイプなど他のタイプのパッケージを
有する半導体装置やモールドタイプの半導体装置にも適
用できることはいうまでもないことである。
以上の説明から明らかなように、本発明にかかる半導
体装置は接着強度が増加して、しかも、残留応力や環境
温度からのストレスが緩和され、破壊や特性変動が減少
して、LSIなどの半導体装置の高品質化に顕著な効果が
あるものである。
体装置は接着強度が増加して、しかも、残留応力や環境
温度からのストレスが緩和され、破壊や特性変動が減少
して、LSIなどの半導体装置の高品質化に顕著な効果が
あるものである。
第１図は本発明にかかる半導体装置（Ｉ）の断面図、 第２図は本発明にかかる半導体装置に使用するセラミッ
クパッケージの斜視図、 第３図は本発明にかかる半導体装置（II）の断面図、 第４図は従来の半導体チップを搭載したセラミックパッ
ケージの断面図である。 図において、 １はセラミック基板、 ２は半導体チップ、 ３はAu−Si、 ４はボンディングワイヤー、 ５は銀エポキシ樹脂、 ６はセラミックペースト層、 ７はキャップ、 ８はプリント板基板、 ９はソルダーレジスト層、 10は封止モールド、 11,81は外部リード、 12,82はインナーパターン、 13,83はステージ面 を示している。
クパッケージの斜視図、 第３図は本発明にかかる半導体装置（II）の断面図、 第４図は従来の半導体チップを搭載したセラミックパッ
ケージの断面図である。 図において、 １はセラミック基板、 ２は半導体チップ、 ３はAu−Si、 ４はボンディングワイヤー、 ５は銀エポキシ樹脂、 ６はセラミックペースト層、 ７はキャップ、 ８はプリント板基板、 ９はソルダーレジスト層、 10は封止モールド、 11,81は外部リード、 12,82はインナーパターン、 13,83はステージ面 を示している。
Claims (8)
- 【請求項１】基板のチップ搭載部に半導体チップを搭載
し、該半導体チップを封止してなる半導体装置におい
て、 該チップ搭載部表面上に該表面より表面粗さが大である
中間層を設け、該中間層上に溶着材若しくは接着剤によ
り半導体チップを固着してなることを特徴とする半導体
装置。 - 【請求項２】基板のチップ搭載部に半導体チップを搭載
し、該半導体チップを封止してなる半導体装置におい
て、 該チップ搭載部表面上に表面粗さが該表面より大であり
且つ熱膨張係数が該基板より小で該半導体チップより大
である中間層を設け、該中間層上に溶着材若しくは接着
剤により半導体チップを固着してなることを特徴とする
半導体装置。 - 【請求項３】前記中間層がセラミックペースト層である
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】前記基板がセラミック基板であり、前記中
間層がセラミックペースト層であることを特徴とする請
求項１または２記載の半導体装置。 - 【請求項５】前記中間層がソルダーレジスト層であるこ
とを特徴とする請求項１または２記載の半導体装置。 - 【請求項６】前記基板がプリント基板であり、前記中間
層がソルダーレジスト層であることを特徴とする請求項
１または２記載の半導体装置。 - 【請求項７】基板のチップ搭載部に半導体チップを搭載
し、該半導体チップを封止してなる半導体装置の製造方
法において、 該チップ搭載部表面上に表面粗さが該表面より大である
中間層を形成する工程と、該中間層上に溶着材若しくは
接着剤により半導体チップを固着する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項８】基板のチップ搭載部に半導体チップを搭載
し、該半導体チップを封止してなる半導体装置の製造方
法において、 該チップ搭載部表面上に表面粗さが該表面より大であり
且つ熱膨張係数が該基板より小で該半導体チップより大
である中間層を形成する工程と、該中間層上に溶着材若
しくは接着剤により半導体チップを固着する工程と、を
有することを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33758589A JP2751501B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体装置及びその製造方法 |
| EP90313915A EP0434392B1 (en) | 1989-12-19 | 1990-12-19 | Semiconductor device having improved adhesive structure and method of producing the same |
| KR1019900021094A KR940008331B1 (ko) | 1989-12-19 | 1990-12-19 | 개선된 접착구조를 갖춘 반도체 장치와 그 제조방법 |
| DE69009958T DE69009958T2 (de) | 1989-12-19 | 1990-12-19 | Adhäsionsstruktur für Halbleiterbauelement und Verfahren zu ihrer Herstellung. |
| US08/048,210 US5278429A (en) | 1989-12-19 | 1993-04-20 | Semiconductor device having improved adhesive structure and method of producing same |
| US08/121,902 US5407502A (en) | 1989-12-19 | 1993-09-16 | Method for producing a semiconductor device having an improved adhesive structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33758589A JP2751501B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196534A JPH03196534A (ja) | 1991-08-28 |
| JP2751501B2 true JP2751501B2 (ja) | 1998-05-18 |
Family
ID=18310037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33758589A Expired - Lifetime JP2751501B2 (ja) | 1989-12-19 | 1989-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751501B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924560B1 (ko) * | 2008-03-07 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416242A (en) * | 1992-09-25 | 1995-05-16 | Nippon Hypox Laboratories Incorporated | Hydroquinone derivative |
| FR3111471B1 (fr) * | 2020-06-15 | 2022-10-28 | St Microelectronics Grenoble 2 | Substrat de support pour circuit intégré, dispositif électronique, et procédés de production et de conditionnement correspondants. |
-
1989
- 1989-12-25 JP JP33758589A patent/JP2751501B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924560B1 (ko) * | 2008-03-07 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196534A (ja) | 1991-08-28 |
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