JPH03196534A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03196534A JPH03196534A JP1337585A JP33758589A JPH03196534A JP H03196534 A JPH03196534 A JP H03196534A JP 1337585 A JP1337585 A JP 1337585A JP 33758589 A JP33758589 A JP 33758589A JP H03196534 A JPH03196534 A JP H03196534A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体チップの取付構造に関し、
接着強度が強くて、且つ、半導体チップとパッケージ間
のストレスを緩和させることを目的とし、パッケージの
ステージ面にセラミックペースト層またはソルダーレジ
スト層を介在させて、半導体チップを搭載していること
を特徴とする。
のストレスを緩和させることを目的とし、パッケージの
ステージ面にセラミックペースト層またはソルダーレジ
スト層を介在させて、半導体チップを搭載していること
を特徴とする。
本発明は半導体装置のうち、特に半導体チップの取付構
造に関する。
造に関する。
半導体装置は高機能化、高集積化されて、パッケージに
搭載する半導体チップも大形化されており、従って、半
導体チップの搭載について一層高度な技術的検討が必要
とされている。
搭載する半導体チップも大形化されており、従って、半
導体チップの搭載について一層高度な技術的検討が必要
とされている。
第４図は従来の半導体チップを搭載したセラミックパッ
ケージの断面図を例示しており、図中の記号１はセラミ
ック基板、１１は外部リード、 １２はインナーパター
ン、１３はステージ面（半導体チップの接着面）、２は
半導体チップ、３は金シリコン（Ａｕ−Ｓｉ）、４はボ
ンディングワイヤーで、本例はＰ ＧＡ （Ｐｉｎ Ｇ
ｒｉｄ Ａｒｒａｙ）タイプのセラミ・ンクパッケージ
の例である。 図のように、半導体チップをパッケージ
に搭載するにはＡｕ−５ｉ３を用いて溶着しており、Ａ
ｕ−５ｉの共晶温度は３７０°Ｃで、セラミック基板１
をその共晶温度以上に加熱してＡｕ−５ｉを溶融させて
、半導体チップ２をセラミッり基板ｌのステージ面（金
メツキ面）に溶着している。
ケージの断面図を例示しており、図中の記号１はセラミ
ック基板、１１は外部リード、 １２はインナーパター
ン、１３はステージ面（半導体チップの接着面）、２は
半導体チップ、３は金シリコン（Ａｕ−Ｓｉ）、４はボ
ンディングワイヤーで、本例はＰ ＧＡ （Ｐｉｎ Ｇ
ｒｉｄ Ａｒｒａｙ）タイプのセラミ・ンクパッケージ
の例である。 図のように、半導体チップをパッケージ
に搭載するにはＡｕ−５ｉ３を用いて溶着しており、Ａ
ｕ−５ｉの共晶温度は３７０°Ｃで、セラミック基板１
をその共晶温度以上に加熱してＡｕ−５ｉを溶融させて
、半導体チップ２をセラミッり基板ｌのステージ面（金
メツキ面）に溶着している。
しかし、半導体チップが高集積化されて大形化されてく
ると、ステージの寸法も大きくなり、半導体チップの反
りも大きくなって、半導体チップとステージとの間のＡ
ｕ Ｓｉの付着性（濡れ）が悪くなる。そうすれば、
ボイド（空虚な箇所；νｏｉｄ）が発生し易くなって、
発生したボイドの周縁に応力が集中して、チップの残留
応力や熱ストレスが増加するようになる。且つ、最悪の
場合にはチップ割れやパッケージクラックが起こる。
ると、ステージの寸法も大きくなり、半導体チップの反
りも大きくなって、半導体チップとステージとの間のＡ
ｕ Ｓｉの付着性（濡れ）が悪くなる。そうすれば、
ボイド（空虚な箇所；νｏｉｄ）が発生し易くなって、
発生したボイドの周縁に応力が集中して、チップの残留
応力や熱ストレスが増加するようになる。且つ、最悪の
場合にはチップ割れやパッケージクラックが起こる。
このため、最近では半導体チップとステージの間に金（
Ａｕ）や金シリコン（Ａｕ Ｓｉ）からなるペレット
（薄片）を介在させ、実質的にチップ付は蝋材量を増や
す等によって濡れ性を改善し、たり、また、ヤング率（
引張り応力と歪みとの比）の小さい銀（Ａｇ）エポキシ
樹脂、銀ポリイミド樹脂。
Ａｕ）や金シリコン（Ａｕ Ｓｉ）からなるペレット
（薄片）を介在させ、実質的にチップ付は蝋材量を増や
す等によって濡れ性を改善し、たり、また、ヤング率（
引張り応力と歪みとの比）の小さい銀（Ａｇ）エポキシ
樹脂、銀ポリイミド樹脂。
銀ガラス、アルミニウム（八１）ガラスなどを溶着材と
して用いて、ストレスの緩和を図っている。
して用いて、ストレスの緩和を図っている。
〔発明が解決しようとする課題〕
ところが、前者のＡｕやＡｕ−５ｉのようなペレットを
介在させることは、それだけ高価なペレット材を消費し
てコストアップになる欠点があり、また、後者の樹脂や
ガラスを溶着材とすることは、′溶着時に流れ性が悪く
なって良好なメニスカス（ｍｅｎｉＳＣｕＳ ；チップ
付は周囲のテーパー状の角度）が形成されず、接着強度
が弱い問題がある。
介在させることは、それだけ高価なペレット材を消費し
てコストアップになる欠点があり、また、後者の樹脂や
ガラスを溶着材とすることは、′溶着時に流れ性が悪く
なって良好なメニスカス（ｍｅｎｉＳＣｕＳ ；チップ
付は周囲のテーパー状の角度）が形成されず、接着強度
が弱い問題がある。
本発明はこれらの問題を低減させて、接着強度が強（て
、且つ、半導体チップとパッケージ間のストレスを緩和
させることを目的とした半導体装置を掃案するものであ
る。
、且つ、半導体チップとパッケージ間のストレスを緩和
させることを目的とした半導体装置を掃案するものであ
る。
その課題は、パッケージのステージ面にセラミックペー
スト層またはソルダーレジスト層を介在させて、半導体
チップを搭載している半導体装置によって解決される。
スト層またはソルダーレジスト層を介在させて、半導体
チップを搭載している半導体装置によって解決される。
（作 用〕
即ち、本発明は、ステージ面にセラミックペースト層ま
たはソルダーレジスト層を介在させる構造にするが、こ
のような材料は半導体チップとパッケージとの濡れ性を
良くして、また、半導体チップとパッケージの中間の熱
膨張係数をもっている材料のために、半導体チップとパ
ッケージとの溶着時にそのストレスの緩和に役立つ。且
つ、そのようなセラミックペースト層またはソルダーレ
ジスト層はその表面に凹凸ができてアンカー効果（固着
する効果）が大きくなり、毛細管減少によって濡れ性が
良くなって、接着強度が増加する。
たはソルダーレジスト層を介在させる構造にするが、こ
のような材料は半導体チップとパッケージとの濡れ性を
良くして、また、半導体チップとパッケージの中間の熱
膨張係数をもっている材料のために、半導体チップとパ
ッケージとの溶着時にそのストレスの緩和に役立つ。且
つ、そのようなセラミックペースト層またはソルダーレ
ジスト層はその表面に凹凸ができてアンカー効果（固着
する効果）が大きくなり、毛細管減少によって濡れ性が
良くなって、接着強度が増加する。
なお、セラミックペースト層は耐熱性があって５００°
Ｃ程度の温度まで充分に耐えるために、高温に耐えるセ
ラミックパッケージに適用でき、他方、ソルダーレジス
トは２００°Ｃ前後の温度までしか耐えない耐熱性の弱
い材料のために、エポキシ樹脂製のパッケージ（プリン
ト板パッケージ）やモールドパッケージに適している。
Ｃ程度の温度まで充分に耐えるために、高温に耐えるセ
ラミックパッケージに適用でき、他方、ソルダーレジス
トは２００°Ｃ前後の温度までしか耐えない耐熱性の弱
い材料のために、エポキシ樹脂製のパッケージ（プリン
ト板パッケージ）やモールドパッケージに適している。
以下に図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる半導体装置（１）の断面図を示
しており、本例はＰＧＡタイプのセラミックパッケージ
の例である。図中の記号１はセラミック基板、１１は外
部リード、１２はインナーパターン、１３はステージ面
、２は半導体チップ、４はボンディングワイヤー、５は
銀ガラス（溶着材）。
しており、本例はＰＧＡタイプのセラミックパッケージ
の例である。図中の記号１はセラミック基板、１１は外
部リード、１２はインナーパターン、１３はステージ面
、２は半導体チップ、４はボンディングワイヤー、５は
銀ガラス（溶着材）。
６はセラミックペースト層、７はキャップ（セラミック
製；ガラス材で封止する）である。チップ溶着材として
は銀ガラスの他、第４図に示す従来例のように、Ａｕ−
５ｉ３を使用してもよいし、また、銀エポキシ樹脂、銀
ポリイミド樹脂、アルミニウムガラスを使用してもよい
。なお、ステージ面１３はＡｕ−３ｉ半田を使用する場
合は金メ・ンキされるが、他の銀ガラスや銀エポキシ樹
脂などでは無メ・ンキのステージ面に溶着される。
製；ガラス材で封止する）である。チップ溶着材として
は銀ガラスの他、第４図に示す従来例のように、Ａｕ−
５ｉ３を使用してもよいし、また、銀エポキシ樹脂、銀
ポリイミド樹脂、アルミニウムガラスを使用してもよい
。なお、ステージ面１３はＡｕ−３ｉ半田を使用する場
合は金メ・ンキされるが、他の銀ガラスや銀エポキシ樹
脂などでは無メ・ンキのステージ面に溶着される。
セラミックペースト層６は例えば、アルミナＣＡ１ｔ
Ｏｓ ）セラミックとガラス成分とを混合したペースト
（ｐａｓｔｅ ；糊）状の材料、いわゆるセラミンクペ
ースト層をスクリーン印刷して塗布し、それを１５００
〜１６００°Ｃで焼成して厚み１０〜３０８ｍのセラミ
ックペースト層を形成しており、従って、温度５００°
Ｃまで充分に耐える耐熱性があって、且つ、凹凸表面を
もっている。凹凸状態は、従来のステージ面上のＲａ
（中心線平均粗さ）が０．３〜０．５であるのに対し
て、セラミックペースト層６面上のＲａは０．５〜０．
７程度に向上する。且つ、その熱膨張係数をシリコン（
半導体チップ；３．５〜４ Ｘｌ０−６） と八１２
０：ｌ（セラミ・ンク；７Ｘ１０６）との中間の熱膨張
係数を有するように調整したセラミックペースト層６を
半導体チップとセラミックパッケージとの間に介在させ
て、その上に半導体チップを搭載するとストレスは従来
よりも著しく緩和される。
Ｏｓ ）セラミックとガラス成分とを混合したペースト
（ｐａｓｔｅ ；糊）状の材料、いわゆるセラミンクペ
ースト層をスクリーン印刷して塗布し、それを１５００
〜１６００°Ｃで焼成して厚み１０〜３０８ｍのセラミ
ックペースト層を形成しており、従って、温度５００°
Ｃまで充分に耐える耐熱性があって、且つ、凹凸表面を
もっている。凹凸状態は、従来のステージ面上のＲａ
（中心線平均粗さ）が０．３〜０．５であるのに対し
て、セラミックペースト層６面上のＲａは０．５〜０．
７程度に向上する。且つ、その熱膨張係数をシリコン（
半導体チップ；３．５〜４ Ｘｌ０−６） と八１２
０：ｌ（セラミ・ンク；７Ｘ１０６）との中間の熱膨張
係数を有するように調整したセラミックペースト層６を
半導体チップとセラミックパッケージとの間に介在させ
て、その上に半導体チップを搭載するとストレスは従来
よりも著しく緩和される。
また、上記のように高温焼成が必要であるから、セラミ
ックペースト層６はパッケージ作製時に同時に焼き付け
て作製する。第２図は本発明にかかる半導体装置に使用
するセラミックパッケージの斜視図を示しており、図中
の記号は第１図と同一部位に同一記号が付けであるが、
セラミック基板１は例えば３５＋ａｍ角、厚み２１の大
きさであり、本図はセラミックペースト層６を明示して
いる図である。このセラミックペースト層６はチップボ
ンディング工程の位置決めのマークとしても役立つ。
ックペースト層６はパッケージ作製時に同時に焼き付け
て作製する。第２図は本発明にかかる半導体装置に使用
するセラミックパッケージの斜視図を示しており、図中
の記号は第１図と同一部位に同一記号が付けであるが、
セラミック基板１は例えば３５＋ａｍ角、厚み２１の大
きさであり、本図はセラミックペースト層６を明示して
いる図である。このセラミックペースト層６はチップボ
ンディング工程の位置決めのマークとしても役立つ。
このようなセラミックパッケージに半導体チップを搭載
して第１図に示す半導体装置に完成すると、アンカー効
果が大きいから半導体チップの濡れ性が良く、パッケー
ジとの接着強度も強くて、しかも、ストレスが緩和され
るために、半導体装置は高信鯨化される。
して第１図に示す半導体装置に完成すると、アンカー効
果が大きいから半導体チップの濡れ性が良く、パッケー
ジとの接着強度も強くて、しかも、ストレスが緩和され
るために、半導体装置は高信鯨化される。
次に、第３図は本発明にかかる半導体装置（■）を示す
図で、本例はＰＧＡタイプの樹脂パッケージ（プリント
板パッケージ）の例である。図中の記号２は半導体チッ
プ、４はボンディングワイヤー、５は銀エポキシ樹脂（
溶着材）、８はプリント基板、８１は外部リード、８２
はインナーパターン、８３はステージ面、９はソルダー
レジスト層。
図で、本例はＰＧＡタイプの樹脂パッケージ（プリント
板パッケージ）の例である。図中の記号２は半導体チッ
プ、４はボンディングワイヤー、５は銀エポキシ樹脂（
溶着材）、８はプリント基板、８１は外部リード、８２
はインナーパターン、８３はステージ面、９はソルダー
レジスト層。
１０は封止モールドである。
ソルダーレジスト層９は例えばエポキシ系ソルダーレジ
ストをスクリーン印刷して塗布し、１５０℃でキュアー
して形成しており、２００°Ｃ程度の温度までしか耐熱
性がなく、従って、耐熱性の低い樹脂パッケージやモー
ルドパッケージに使用するものである。ソルダーレジス
ト層９もセラミックペースト層と同様の凹凸表面をもっ
ており、Ｒａは１．０〜４．０程度に向上する。また、
熱膨張係数もシリコンとプリント基板との中間程度とな
るように調整することによりソルダーレジスト層９もセ
ラミックペースト層と同じ効果があり、半導体装置の借
問性向上に寄与する。
ストをスクリーン印刷して塗布し、１５０℃でキュアー
して形成しており、２００°Ｃ程度の温度までしか耐熱
性がなく、従って、耐熱性の低い樹脂パッケージやモー
ルドパッケージに使用するものである。ソルダーレジス
ト層９もセラミックペースト層と同様の凹凸表面をもっ
ており、Ｒａは１．０〜４．０程度に向上する。また、
熱膨張係数もシリコンとプリント基板との中間程度とな
るように調整することによりソルダーレジスト層９もセ
ラミックペースト層と同じ効果があり、半導体装置の借
問性向上に寄与する。
なお、上記実施例はＰＧＡタイプのパッケージ例で説明
しているが、セラミック型や樹脂型のＤＩ Ｐ （Ｄｕ
ａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、 Ｆ Ｐ
（Ｆｌａｔ Ｐａｃｋａｇｅ）タイプ、 Ｌ ＣＣ
（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）タイ
プなど他のタイプのパッケージを有する半導体装置やモ
ールドタイプの半導体装置にも通用できることはいうま
でもないことである。
しているが、セラミック型や樹脂型のＤＩ Ｐ （Ｄｕ
ａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）、 Ｆ Ｐ
（Ｆｌａｔ Ｐａｃｋａｇｅ）タイプ、 Ｌ ＣＣ
（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒｉｅｒ）タイ
プなど他のタイプのパッケージを有する半導体装置やモ
ールドタイプの半導体装置にも通用できることはいうま
でもないことである。
以上の説明から明らかなように、本発明にがかる半導体
装置は接着強度が増加して、しかも、残留応力や環境温
度からのストレスが緩和され、破壊や特性変動が減少し
て、ＬＳＩなどの半導体装置の高品質化に顕著な効果が
あるものである。
装置は接着強度が増加して、しかも、残留応力や環境温
度からのストレスが緩和され、破壊や特性変動が減少し
て、ＬＳＩなどの半導体装置の高品質化に顕著な効果が
あるものである。
第１図は本発明にかかる半導体装置（Ｉ）の断面図、
第２図は本発明にかかる半導体装置に使用するセラミッ
クパッケージの斜視図、 第３図は本発明にかかる半導体装置（ＩＩ）の断面図、 第４図は従来の半導体チップを搭載したセラミックパッ
ケージの断面図である。 図において、 １はセラミック基板、 ２は半導体チップ、 ３はＡｕ−３ｔ。 ４はボンディングワイヤ ５は銀エポキシ樹脂、 ６はセラミックペースト層、 ７はキャップ、 ８はプリント板基板、 ９はソルダーレジスト層、 １０は封止モールド、 １１８１は外部リード、 １２、８２はインナーパターン、 １３、８３はステージ面 を示している。 ４：木゛〉デ（＞７“フイ１’− 第 図 ！ｊ”−−７７１’ニーｔケージ”４４’ｆ ＨＭ第２
図
クパッケージの斜視図、 第３図は本発明にかかる半導体装置（ＩＩ）の断面図、 第４図は従来の半導体チップを搭載したセラミックパッ
ケージの断面図である。 図において、 １はセラミック基板、 ２は半導体チップ、 ３はＡｕ−３ｔ。 ４はボンディングワイヤ ５は銀エポキシ樹脂、 ６はセラミックペースト層、 ７はキャップ、 ８はプリント板基板、 ９はソルダーレジスト層、 １０は封止モールド、 １１８１は外部リード、 １２、８２はインナーパターン、 １３、８３はステージ面 を示している。 ４：木゛〉デ（＞７“フイ１’− 第 図 ！ｊ”−−７７１’ニーｔケージ”４４’ｆ ＨＭ第２
図
Claims (1)
- パッケージのステージ面にセラミックペースト層または
ソルダーレジスト層を介在させて、半導体チップを搭載
していることを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33758589A JP2751501B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体装置及びその製造方法 |
| EP90313915A EP0434392B1 (en) | 1989-12-19 | 1990-12-19 | Semiconductor device having improved adhesive structure and method of producing the same |
| KR1019900021094A KR940008331B1 (ko) | 1989-12-19 | 1990-12-19 | 개선된 접착구조를 갖춘 반도체 장치와 그 제조방법 |
| DE69009958T DE69009958T2 (de) | 1989-12-19 | 1990-12-19 | Adhäsionsstruktur für Halbleiterbauelement und Verfahren zu ihrer Herstellung. |
| US08/048,210 US5278429A (en) | 1989-12-19 | 1993-04-20 | Semiconductor device having improved adhesive structure and method of producing same |
| US08/121,902 US5407502A (en) | 1989-12-19 | 1993-09-16 | Method for producing a semiconductor device having an improved adhesive structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33758589A JP2751501B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196534A true JPH03196534A (ja) | 1991-08-28 |
| JP2751501B2 JP2751501B2 (ja) | 1998-05-18 |
Family
ID=18310037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33758589A Expired - Lifetime JP2751501B2 (ja) | 1989-12-19 | 1989-12-25 | 半導体装置及びその製造方法 |
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36139E (en) * | 1992-09-25 | 1999-03-09 | Nippon Hypox Laboratories Incorporated | Hydroquinone derivative |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924560B1 (ko) * | 2008-03-07 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지 |
-
1989
- 1989-12-25 JP JP33758589A patent/JP2751501B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2751501B2 (ja) | 1998-05-18 |
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