JPH0590451A - 半導体集積回路及びその実装装置製造方法 - Google Patents
半導体集積回路及びその実装装置製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】リードオンチップ実装装置及びチップ−オン−
リード実装装置におけるき烈を減少する半導体集積回路
とその方法を提供する。 【構成】半導体チップ２１は、その活性面によってリー
ドフィンガ２５を有するリード−オン−チップ型リード
フレーム２３に付着されている。この半導体チップ２１
は、その裏側にポリイミド被覆２９を有する。カプセル
封止材料２６は、この半導体チップ２１及びリード−オ
ン−チップ型リードフレーム２３を、これらのリードフ
ィンガ２５が露出されるように囲む。半導体チップ２１
の裏側上のポリイミド被覆２９は、リフローはんだ付け
によって印刷回路盤にこの装置を取り付けることから起
こる実装き裂を減少する。
リード実装装置におけるき烈を減少する半導体集積回路
とその方法を提供する。 【構成】半導体チップ２１は、その活性面によってリー
ドフィンガ２５を有するリード−オン−チップ型リード
フレーム２３に付着されている。この半導体チップ２１
は、その裏側にポリイミド被覆２９を有する。カプセル
封止材料２６は、この半導体チップ２１及びリード−オ
ン−チップ型リードフレーム２３を、これらのリードフ
ィンガ２５が露出されるように囲む。半導体チップ２１
の裏側上のポリイミド被覆２９は、リフローはんだ付け
によって印刷回路盤にこの装置を取り付けることから起
こる実装き裂を減少する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
実装装置に関し、特にチップ支持パッドを伴わない集積
回路実装装置に関する。
実装装置に関し、特にチップ支持パッドを伴わない集積
回路実装装置に関する。
【０００２】
【従来の技術】半導体集積路回路実装は、一般に、リー
ドフレームに接続されたチップ支持パッド上に横たわる
活性面を有し、かつこの集積回路を保護するために、プ
ラスチックのような物質によってカプセル封止された集
積回路を含む。集積回路実装は、典型的には、印刷回路
盤上に取り付けられる。リフローはんだ付けは、集積回
路実装を印刷回路盤に表面取付けするのに使用される１
つの技術である。
ドフレームに接続されたチップ支持パッド上に横たわる
活性面を有し、かつこの集積回路を保護するために、プ
ラスチックのような物質によってカプセル封止された集
積回路を含む。集積回路実装は、典型的には、印刷回路
盤上に取り付けられる。リフローはんだ付けは、集積回
路実装を印刷回路盤に表面取付けするのに使用される１
つの技術である。
【０００３】しかしながら、産業の動きがより薄い（例
えば、１．２７mm（５０ミル）以下）実装又は印刷回路
盤上でのより高容量実装のためのより大きいチップ寸法
へ向かうに従い、新しい実装技術が進展しつつある。２
つのこのような技術が、リード−オン−チップ技術及び
チップ−オン−リード技術である。リード−オン−チッ
プ技術及びチップ−オン−リード技術の両方において、
チップ支持パッドは使用されない。結果的により薄い実
装又は大チップ寸法となる。しかしながら、問題は、リ
ード−オン−チップ（半導体集積回路）実装装置及びチ
ップ−オン−リード（半導体集積回路）実装装置をリフ
ローはんだ付けによって印刷回路盤に表面取付けする際
に、起こる。リフローはんだ付け中に発生する熱は、カ
プセル封止材料内に高い応力を生じる、集積回路内の異
種材料間の熱不整合状態を増長するおそれがある。さら
に、リフロー温度（普通、約２１５℃から２６０℃）に
おいて、カプセル封止材料によって吸収されていたなん
らかの湿気が、蒸気に変換される。この蒸気圧力が、集
積回路表面とカプセル封止材料とを積層はく離するよう
なおそれがある。このような条件下での接着損失は、集
積回路の隅においてカプセル封止材料内に高応力集中を
起こす。これは、しばしば、実装き裂を招く。集積回路
の領域が増大するに従い、リフローはんだ付けから起こ
るリード−オン−チップ実装装置及びチップ−オン−リ
ード実装装置内の集積回路き裂が増大する。
えば、１．２７mm（５０ミル）以下）実装又は印刷回路
盤上でのより高容量実装のためのより大きいチップ寸法
へ向かうに従い、新しい実装技術が進展しつつある。２
つのこのような技術が、リード−オン−チップ技術及び
チップ−オン−リード技術である。リード−オン−チッ
プ技術及びチップ−オン−リード技術の両方において、
チップ支持パッドは使用されない。結果的により薄い実
装又は大チップ寸法となる。しかしながら、問題は、リ
ード−オン−チップ（半導体集積回路）実装装置及びチ
ップ−オン−リード（半導体集積回路）実装装置をリフ
ローはんだ付けによって印刷回路盤に表面取付けする際
に、起こる。リフローはんだ付け中に発生する熱は、カ
プセル封止材料内に高い応力を生じる、集積回路内の異
種材料間の熱不整合状態を増長するおそれがある。さら
に、リフロー温度（普通、約２１５℃から２６０℃）に
おいて、カプセル封止材料によって吸収されていたなん
らかの湿気が、蒸気に変換される。この蒸気圧力が、集
積回路表面とカプセル封止材料とを積層はく離するよう
なおそれがある。このような条件下での接着損失は、集
積回路の隅においてカプセル封止材料内に高応力集中を
起こす。これは、しばしば、実装き裂を招く。集積回路
の領域が増大するに従い、リフローはんだ付けから起こ
るリード−オン−チップ実装装置及びチップ−オン−リ
ード実装装置内の集積回路き裂が増大する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、リー
ド−オン−チップ実装装置及びチップ−オン−リード実
装装置におけるき裂を減少する半導体集積回路を提供す
ることにある。本発明のさらに他の目的は、き裂に対し
て抵抗性のリード−オン−チップ実装装置及びチップ−
オン−リード実装装置を提供することにある。本発明の
さらに他の目的は、リード−オン−チップ及びチップ−
オン−リード実装装置内のき裂を減少させる方法を提供
することにある。本発明の他の目的及び利点は、以下の
説明に基づき、当業者にとって明白になるであろう。
ド−オン−チップ実装装置及びチップ−オン−リード実
装装置におけるき裂を減少する半導体集積回路を提供す
ることにある。本発明のさらに他の目的は、き裂に対し
て抵抗性のリード−オン−チップ実装装置及びチップ−
オン−リード実装装置を提供することにある。本発明の
さらに他の目的は、リード−オン−チップ及びチップ−
オン−リード実装装置内のき裂を減少させる方法を提供
することにある。本発明の他の目的及び利点は、以下の
説明に基づき、当業者にとって明白になるであろう。
【０００５】
【課題を解決するための手段】半導体集積回路実装装置
が開示される。一実施例において、集積回路は、その活
性面によってリードフィンガを有するリード−オン−チ
ップ型リードフレームに付着されている。この集積回路
は、その裏側にポリイミド被覆を有する。これらのリー
ドフィンガが露出されるように、カプセル封止材料はこ
の集積回路及びリード−オン−チップ型リードフレーム
を囲む。集積回路の裏側上のポリイミド被覆は、リフロ
ーはんだ付けによって印刷回路盤にこの装置を取り付け
ることから起こるき裂を減少することを助援する。
が開示される。一実施例において、集積回路は、その活
性面によってリードフィンガを有するリード−オン−チ
ップ型リードフレームに付着されている。この集積回路
は、その裏側にポリイミド被覆を有する。これらのリー
ドフィンガが露出されるように、カプセル封止材料はこ
の集積回路及びリード−オン−チップ型リードフレーム
を囲む。集積回路の裏側上のポリイミド被覆は、リフロ
ーはんだ付けによって印刷回路盤にこの装置を取り付け
ることから起こるき裂を減少することを助援する。
【０００６】
【実施例】図１は、典型的な集積回路実装装置１０の横
断面図である。集積回路実装装置１０は、従来のプラス
チック製小形輪郭Ｊ−リード付き（ＰＳＯＪ）表面取付
け実装として示されている。半導体チップ（すなわち、
半導体集積回路）１１は、リードフレーム１３上に横た
わるマウント支持パッド（チップアタッチ）１２上に配
置される。ワイヤボンド１４が、半導体チップ１１の外
縁近くに接続され、半導体チップ１１をリードフィンガ
１５に結合する。カプセル封止材料、例えば、プラスチ
ックが、半導体チップ１１、マウント支持パッド１２、
リードフレーム１３、ワイヤボンド１４およびリードフ
ィンガ１５の部分を囲み、その結果、図１の集積回路実
装装置１０が、図に示されていない印刷回路盤上に表面
取付けされる。集積回路実装装置１０が約２１５℃から
２６０℃の範囲の温度に晒されるリフローはんだ付け処
理は、普通、集積回路実装装置１０の印刷回路盤への表
面取付けに使用される。
断面図である。集積回路実装装置１０は、従来のプラス
チック製小形輪郭Ｊ−リード付き（ＰＳＯＪ）表面取付
け実装として示されている。半導体チップ（すなわち、
半導体集積回路）１１は、リードフレーム１３上に横た
わるマウント支持パッド（チップアタッチ）１２上に配
置される。ワイヤボンド１４が、半導体チップ１１の外
縁近くに接続され、半導体チップ１１をリードフィンガ
１５に結合する。カプセル封止材料、例えば、プラスチ
ックが、半導体チップ１１、マウント支持パッド１２、
リードフレーム１３、ワイヤボンド１４およびリードフ
ィンガ１５の部分を囲み、その結果、図１の集積回路実
装装置１０が、図に示されていない印刷回路盤上に表面
取付けされる。集積回路実装装置１０が約２１５℃から
２６０℃の範囲の温度に晒されるリフローはんだ付け処
理は、普通、集積回路実装装置１０の印刷回路盤への表
面取付けに使用される。
【０００７】図２ａは、カプセル材料を伴わないリード
−オン−チップ実装装置２０の分解斜視図である。シリ
コン半導体チップ２１は、リード−オン−チップ型リー
ドフレーム２３の下に配置される。リード−オン−チッ
プ型リードフレーム２３と半導体チップ２１間に横たわ
っているテープ２２は、半導体チップ２１を位置決めし
かつリード−オン−チップ型リードフレーム２３に結合
することを助援する。チップ支持体パッドは、使用され
ない。
−オン−チップ実装装置２０の分解斜視図である。シリ
コン半導体チップ２１は、リード−オン−チップ型リー
ドフレーム２３の下に配置される。リード−オン−チッ
プ型リードフレーム２３と半導体チップ２１間に横たわ
っているテープ２２は、半導体チップ２１を位置決めし
かつリード−オン−チップ型リードフレーム２３に結合
することを助援する。チップ支持体パッドは、使用され
ない。
【０００８】図２ｂは、カプセル実装材料２６が透明で
あるリード−オン−チップ実装装置２０の斜視図であ
る。ワイヤボンド２４は、半導体チップ２１の中心近く
に接続されて半導体チップ２１をリード−オン−チップ
型リードフレーム２３に接続する。リード−オン−チッ
プ型リードフレーム２３のリードフィンガ２５は、図１
におけるように“Ｊ”形に湾曲しているが、しかしなが
ら、リード−オン−チップ型リードフレーム２３のリー
ドフィンガ２５は、リード−オン−チップ型リードフレ
ーム２３の一体構造部分である。
あるリード−オン−チップ実装装置２０の斜視図であ
る。ワイヤボンド２４は、半導体チップ２１の中心近く
に接続されて半導体チップ２１をリード−オン−チップ
型リードフレーム２３に接続する。リード−オン−チッ
プ型リードフレーム２３のリードフィンガ２５は、図１
におけるように“Ｊ”形に湾曲しているが、しかしなが
ら、リード−オン−チップ型リードフレーム２３のリー
ドフィンガ２５は、リード−オン−チップ型リードフレ
ーム２３の一体構造部分である。
【０００９】図２ｃは、リード−オン−チップ実装装置
２０の横断面図である。リードフィンガ２５は、明らか
にリード−オン−チップ型リードフレーム２３の一体構
造部分として示されている。ワイヤボンド２４は、明ら
かに半導体チップ２１およびリード−オン−チップ型リ
ードフレーム２３の中心に示されている。カプセル封止
材料２６は、例えば、プラスチックであり、半導体チッ
プ２１、テープ２２、リード−オン−チップ型リードフ
レーム２３、ワイヤボンド２４、及びリードフィンガ２
５の一部を囲み、この結果、リード−オン−チップ実装
装置２０が、図に示されていない印刷回路盤に取り付け
られる。リード−オン−チップ実装装置２０が約２１５
℃から２６０℃の範囲の温度に晒されるリフローはんだ
処理は、普通、リード−オン−チップ実装装置２０を印
刷回路盤に表面取付けするのに使用される。
２０の横断面図である。リードフィンガ２５は、明らか
にリード−オン−チップ型リードフレーム２３の一体構
造部分として示されている。ワイヤボンド２４は、明ら
かに半導体チップ２１およびリード−オン−チップ型リ
ードフレーム２３の中心に示されている。カプセル封止
材料２６は、例えば、プラスチックであり、半導体チッ
プ２１、テープ２２、リード−オン−チップ型リードフ
レーム２３、ワイヤボンド２４、及びリードフィンガ２
５の一部を囲み、この結果、リード−オン−チップ実装
装置２０が、図に示されていない印刷回路盤に取り付け
られる。リード−オン−チップ実装装置２０が約２１５
℃から２６０℃の範囲の温度に晒されるリフローはんだ
処理は、普通、リード−オン−チップ実装装置２０を印
刷回路盤に表面取付けするのに使用される。
【００１０】図３は、カプセル封止材料２６内のき裂２
７を示すリード−オン−チップ実装装置２０の横断面図
である。リード−オン−チップ実装装置２０がリフロー
はんだ付け中に晒される温度で以て、実装内の異種材料
間に熱的不整合の増長された状態が起こり、これが高応
力を生じる。リード−オン−チップ実装装置１０内の湿
気は、リフローはんだ付け中に蒸気に変換される。この
結果とし生じる蒸気圧力は、シリコン半導体チップ２１
の不活性面とカプセル封止材料２６との間の積層はく離
（間隔２８で示される）を誘因する。このような条件下
での接着損失は、チップ２１の隅においてカプセル封止
材料内に高応力集中を生じかつき裂２７を誘因する。
７を示すリード−オン−チップ実装装置２０の横断面図
である。リード−オン−チップ実装装置２０がリフロー
はんだ付け中に晒される温度で以て、実装内の異種材料
間に熱的不整合の増長された状態が起こり、これが高応
力を生じる。リード−オン−チップ実装装置１０内の湿
気は、リフローはんだ付け中に蒸気に変換される。この
結果とし生じる蒸気圧力は、シリコン半導体チップ２１
の不活性面とカプセル封止材料２６との間の積層はく離
（間隔２８で示される）を誘因する。このような条件下
での接着損失は、チップ２１の隅においてカプセル封止
材料内に高応力集中を生じかつき裂２７を誘因する。
【００１１】図４は、ポリイミド被覆２９がシリコン半
導体チップ２１の活性面上に添加された本発明の実施例
を示すリード−オン−チップ実装装置の横断面図であ
る。いかなるポリイミド材料を、ポリイミド被覆２９に
対して使用してもよい。例えば、適当なポリイミド材料
の一例は、日立化学株式会社によって製造されたＰＩＱ
系列のＰＩＸ３４００である。接着を増長するに充分な
量のポリイミドが利用されるべきであるけれども、ポリ
イミド被覆２９の厚さは厳密でなくともよい。この例で
は、ポリイミド被覆２９は、約６〜７５μｍになる。ポ
リイミド被覆２９は、シリコン半導体チップ２１とカプ
セル封止材料２６との間の良好な接着を保証するために
添加される。ポリイミド被覆２９の存在は、シリコン半
導体チップ２１の不活性表面とカプセル封止材料２６と
の間の極めて強力な結合を形成する。積層はく離を防止
するのに加えて、ポリイミド被覆２９の存在は、また、
半導体チップ２１の隅におけるカプセル封止材料２６内
の応力集中を回避する。
導体チップ２１の活性面上に添加された本発明の実施例
を示すリード−オン−チップ実装装置の横断面図であ
る。いかなるポリイミド材料を、ポリイミド被覆２９に
対して使用してもよい。例えば、適当なポリイミド材料
の一例は、日立化学株式会社によって製造されたＰＩＱ
系列のＰＩＸ３４００である。接着を増長するに充分な
量のポリイミドが利用されるべきであるけれども、ポリ
イミド被覆２９の厚さは厳密でなくともよい。この例で
は、ポリイミド被覆２９は、約６〜７５μｍになる。ポ
リイミド被覆２９は、シリコン半導体チップ２１とカプ
セル封止材料２６との間の良好な接着を保証するために
添加される。ポリイミド被覆２９の存在は、シリコン半
導体チップ２１の不活性表面とカプセル封止材料２６と
の間の極めて強力な結合を形成する。積層はく離を防止
するのに加えて、ポリイミド被覆２９の存在は、また、
半導体チップ２１の隅におけるカプセル封止材料２６内
の応力集中を回避する。
【００１２】図４におけるポリイミド被覆２９のリード
−オン−チップ実装装置２０への添加は、有利上、組立
中の、“後工程”（すなわち、半導体チップ２１をリー
ド−オン−チップ型リードフレーム２３に結合した後）
又は“前行程”（すなわち、シリコン半導体ウエハを個
々のチップに分割（ダイシング）する前）に行われる。
いずれかの適当な方法が、ポリイミド被覆２９を半導体
チップ２１の裏側に添加するのに使用される。“後行
程”処置におけるものとしてはチップが乾燥されかつリ
ード−オン−チップ型リードフレーム上に取り付けられ
た後にポリイミドがこれらのチップの裏側上へ分散され
る方法の例がある。また、“前行程”処置におけるもの
としてはシリコン半導体ウエハを個々のチップに分割す
る前にポリイミドがシリコン半導体ウエハの裏側に分散
される方法の例がある。“後行程”処置においては、ポ
リイミドの粘性及び表面張力が、図４に示されたポリイ
ミド被覆２９の湾曲輪郭を形成する。“前行程”処置に
おいては、ウエハがポリイミド被覆を一様に広げるよう
に回転されるのでポリイミド被覆は平坦である。
−オン−チップ実装装置２０への添加は、有利上、組立
中の、“後工程”（すなわち、半導体チップ２１をリー
ド−オン−チップ型リードフレーム２３に結合した後）
又は“前行程”（すなわち、シリコン半導体ウエハを個
々のチップに分割（ダイシング）する前）に行われる。
いずれかの適当な方法が、ポリイミド被覆２９を半導体
チップ２１の裏側に添加するのに使用される。“後行
程”処置におけるものとしてはチップが乾燥されかつリ
ード−オン−チップ型リードフレーム上に取り付けられ
た後にポリイミドがこれらのチップの裏側上へ分散され
る方法の例がある。また、“前行程”処置におけるもの
としてはシリコン半導体ウエハを個々のチップに分割す
る前にポリイミドがシリコン半導体ウエハの裏側に分散
される方法の例がある。“後行程”処置においては、ポ
リイミドの粘性及び表面張力が、図４に示されたポリイ
ミド被覆２９の湾曲輪郭を形成する。“前行程”処置に
おいては、ウエハがポリイミド被覆を一様に広げるよう
に回転されるのでポリイミド被覆は平坦である。
【００１３】試験は、リード−オン−チップ実装装置の
シリコン半導体チップ２１の裏側へのポリイミド被覆２
９の添加が実装き裂を実質的に減少することを、確証し
ている。試験は湿気を含む表面取付け集積回路実装を模
擬するために使用された。２つの異なる型式の集積回路
実装が使用された：これらは、すなわち、図２ａから図
２ｃにおけるようなリード−オン−チップ実装装置；及
びポリイミド被覆がシリコン半導体チップ２１の不活性
面に添加された図４におけるようなリード−オン−チッ
プ実装装置である。これらの集積回路実装装置は、１
０．１６mm（４００ミル）“ＰＳＯＪ”型であった。湿
気がこれらの集積回路実装内へ導入され、これに続きリ
フローはんだ付け処理を行った。すなわち、これらの集
積回路実装装置を８５℃／８５％相対湿度環境下に１６
８時間晒し、これに続き２１５℃においてリフローはん
だ処理を加えた。
シリコン半導体チップ２１の裏側へのポリイミド被覆２
９の添加が実装き裂を実質的に減少することを、確証し
ている。試験は湿気を含む表面取付け集積回路実装を模
擬するために使用された。２つの異なる型式の集積回路
実装が使用された：これらは、すなわち、図２ａから図
２ｃにおけるようなリード−オン−チップ実装装置；及
びポリイミド被覆がシリコン半導体チップ２１の不活性
面に添加された図４におけるようなリード−オン−チッ
プ実装装置である。これらの集積回路実装装置は、１
０．１６mm（４００ミル）“ＰＳＯＪ”型であった。湿
気がこれらの集積回路実装内へ導入され、これに続きリ
フローはんだ付け処理を行った。すなわち、これらの集
積回路実装装置を８５℃／８５％相対湿度環境下に１６
８時間晒し、これに続き２１５℃においてリフローはん
だ処理を加えた。
【００１４】表１は、図２ａから図２ｃにおけるように
従来のリード−オン−チップ実装を使用する実装き裂の
チップ寸法依存性を示す。表２は、ポリイミド被覆２９
の添加を通して減少された実装き裂において遂げられた
改善を示す。
従来のリード−オン−チップ実装を使用する実装き裂の
チップ寸法依存性を示す。表２は、ポリイミド被覆２９
の添加を通して減少された実装き裂において遂げられた
改善を示す。
【表１】 チップ寸法 実装き裂数／試料数 チップ寸法 実装き裂数／試料数 （１０-2mm） （１０-2mm） 813×1676 ０／２０ 863×1676 １８／２０ 813×1702 ０／２０ 863×1702 １６／２０ 813×1727 １／２０ 863×1727 １８／２０ 813×1753 ３／２０ 863×1753 １７／２０ 838×1676 ９／１８ 889×1676 １７／２０ 838×1702 ７／１８ 889×1702 ２０／２０ 838×1727 １２／１８ 889×1727 ２０／２０ 838×1753 ７／２４ 889×1753 １９／２０
【表２】 チップ寸法 実装き裂数／試料数 （１０-2mm） 従 来 新 838×1676 ４３／１７２ ０／９９ 889×1753 １９／２０ ０／１２
【００１５】表１における結果は、ポリイミド被覆２９
を備えないリード−オン−チップ実装装置２０のき裂発
生性を明示している。このような表面取付け応力模擬を
受けた１６個のシリコン半導体チップの集合の場合、僅
かに２個の小寸法のもののみが実装き裂を有さなかっ
た。繰り返された実験は、ポリイミド被覆２９の添加が
実装き裂を除去することを示した。ポリイミド被覆２９
を備えない図２ａから図２ｃのリード−オン−チップ実
装装置とポリイミド被覆２９を備える図４のリード−オ
ン−チップ実装装置とのき裂抵抗性の間の比較が、第２
表に示されている。寸法８．３８mm×１６．７６mm
（０．３３０in×０．６６０in）のシリコン半導体チッ
プ２１では、ポリイミド被覆２９を備えない１７２個の
試料のうち４３個の試料がき裂したのに反して、ポリイ
ミド被覆２９を備えるものでは９９の試料のうちき裂し
たのは０である。８．８９mm×１７．５３mm（０．３５
０in×０．６９０in）のより大きいシリコン半導体チッ
プ２１の場合、ポリイミド被覆２９を備えない２０個の
試料のうち１９個の試料がき裂したのに反して、ポリイ
ミド被覆２９を備えるものでは１２個の試料のうちき裂
したのは０である。
を備えないリード−オン−チップ実装装置２０のき裂発
生性を明示している。このような表面取付け応力模擬を
受けた１６個のシリコン半導体チップの集合の場合、僅
かに２個の小寸法のもののみが実装き裂を有さなかっ
た。繰り返された実験は、ポリイミド被覆２９の添加が
実装き裂を除去することを示した。ポリイミド被覆２９
を備えない図２ａから図２ｃのリード−オン−チップ実
装装置とポリイミド被覆２９を備える図４のリード−オ
ン−チップ実装装置とのき裂抵抗性の間の比較が、第２
表に示されている。寸法８．３８mm×１６．７６mm
（０．３３０in×０．６６０in）のシリコン半導体チッ
プ２１では、ポリイミド被覆２９を備えない１７２個の
試料のうち４３個の試料がき裂したのに反して、ポリイ
ミド被覆２９を備えるものでは９９の試料のうちき裂し
たのは０である。８．８９mm×１７．５３mm（０．３５
０in×０．６９０in）のより大きいシリコン半導体チッ
プ２１の場合、ポリイミド被覆２９を備えない２０個の
試料のうち１９個の試料がき裂したのに反して、ポリイ
ミド被覆２９を備えるものでは１２個の試料のうちき裂
したのは０である。
【００１６】図５は、本発明の他の実施例を示す。図５
は、ポリイミド被覆３９がシリコン半導体チップ３１の
裏側に添加されたチップ−オン−リード実装装置３０の
横断面図である。表面取付けパッドはこの実装装置には
使用されない。シリコン半導体チップ３１は、チップ−
オン−リード型リードフレーム３３上に座着している。
チップ支持パッドは、使用されない。シリコン半導体チ
ップ３１が、チップ−オン−リード型リードフレーム３
３上に配置される。半導体チップ３１とチップ−オン−
リード型リードフレーム３２との間に横たわるテープ３
２は、半導体チップがチップ−オン−リード型リードフ
レーム３３に結合されるまでこの半導体チップ３１を所
定箇所に位置決めかつ結合することを助援する。半導体
チップの活性面は、実装の頂部へ向く。
は、ポリイミド被覆３９がシリコン半導体チップ３１の
裏側に添加されたチップ−オン−リード実装装置３０の
横断面図である。表面取付けパッドはこの実装装置には
使用されない。シリコン半導体チップ３１は、チップ−
オン−リード型リードフレーム３３上に座着している。
チップ支持パッドは、使用されない。シリコン半導体チ
ップ３１が、チップ−オン−リード型リードフレーム３
３上に配置される。半導体チップ３１とチップ−オン−
リード型リードフレーム３２との間に横たわるテープ３
２は、半導体チップがチップ−オン−リード型リードフ
レーム３３に結合されるまでこの半導体チップ３１を所
定箇所に位置決めかつ結合することを助援する。半導体
チップの活性面は、実装の頂部へ向く。
【００１７】図６は、シリコン半導体チップ４１がポリ
イミド被覆４９を有するタブパク実装装置４０の横断面
図である。タブパク実装においては、チップ支持パッド
は、使用されない。ワイヤボンドも使用されない。リー
ドフィンガ４５は、シリコン半導体チップ４１のボンデ
ィングパッドの上へ延びている。このボンディングパッ
ドは、リードフィンガに溶融により結合される。この結
果、極めて薄い実装となる。リード−オン−チップ実装
装置およびチップ−オン−リード実装装置の場合におけ
るように、ポリイミド被覆４９は、タブパク実装内で強
力な接着を与えかつ実装き裂を減少する。
イミド被覆４９を有するタブパク実装装置４０の横断面
図である。タブパク実装においては、チップ支持パッド
は、使用されない。ワイヤボンドも使用されない。リー
ドフィンガ４５は、シリコン半導体チップ４１のボンデ
ィングパッドの上へ延びている。このボンディングパッ
ドは、リードフィンガに溶融により結合される。この結
果、極めて薄い実装となる。リード−オン−チップ実装
装置およびチップ−オン−リード実装装置の場合におけ
るように、ポリイミド被覆４９は、タブパク実装内で強
力な接着を与えかつ実装き裂を減少する。
【００１８】図７は、フリップ−チップ実装装置５０が
その裏側上にポリイミド被覆５９を有する場合の横断面
図である。フリップ−チップ実装装置においては、テー
プは使用されない、ワイヤボンドも使用されない、ま
た、チップ支持パッドも使用されない。シリコン半導体
チップは、その不活性裏側を頂実装部へ向けるように
“フリップ（反転）”されている。リードフィンガは、
活性面上のボンディングパッドの下へ延びかつここに溶
融によって結合される。
その裏側上にポリイミド被覆５９を有する場合の横断面
図である。フリップ−チップ実装装置においては、テー
プは使用されない、ワイヤボンドも使用されない、ま
た、チップ支持パッドも使用されない。シリコン半導体
チップは、その不活性裏側を頂実装部へ向けるように
“フリップ（反転）”されている。リードフィンガは、
活性面上のボンディングパッドの下へ延びかつここに溶
融によって結合される。
【００１９】本発明は、図示の実施例を参照して説明さ
れたけれども、この説明は限定的意味に解釈されること
を意図するものではない。本発明の多様な実施例は、こ
の説明を参照するならば、当業者にとって明白になるで
あろう。したがって、添付の特許請求の範囲は、本発明
の真の範囲内に包含されるようないかなる変形または実
施例にも及ぶことを主張する。
れたけれども、この説明は限定的意味に解釈されること
を意図するものではない。本発明の多様な実施例は、こ
の説明を参照するならば、当業者にとって明白になるで
あろう。したがって、添付の特許請求の範囲は、本発明
の真の範囲内に包含されるようないかなる変形または実
施例にも及ぶことを主張する。
【００２０】
【発明の効果】ポリイミド被覆２９の添加は実装き裂を
減少させるように働くけれども、これはまた他の利点も
生じる。すなわち、実装き裂を回避するために表面取付
け前に集積回路実装装置のかり焼による“乾燥”を必要
としない。また、顧客への出荷に当たり（集積回路実装
装置のかり焼に続きこれらを密封バッグ内に置く）“乾
燥パッキング”を必要としない。
減少させるように働くけれども、これはまた他の利点も
生じる。すなわち、実装き裂を回避するために表面取付
け前に集積回路実装装置のかり焼による“乾燥”を必要
としない。また、顧客への出荷に当たり（集積回路実装
装置のかり焼に続きこれらを密封バッグ内に置く）“乾
燥パッキング”を必要としない。
【００２１】以上に関連して更に次の項を開示する。
【００２２】(1) リード−オン−チップ型リードフレ
ームへの取付けに適合する半導体集積回路であって、活
性面と裏側を有する集積回路であって前記活性面はリー
ド−オン−チップ型リードフレームに付着される前記集
積回路と、前記集積回路の前記裏側上のポリイミド被覆
と、を包含することを特徴とする前記半導体集積回路。
ームへの取付けに適合する半導体集積回路であって、活
性面と裏側を有する集積回路であって前記活性面はリー
ド−オン−チップ型リードフレームに付着される前記集
積回路と、前記集積回路の前記裏側上のポリイミド被覆
と、を包含することを特徴とする前記半導体集積回路。
【００２３】(2) 第１項記載の半導体集積回路におい
て、前記ポリイミド被覆は約６〜７５マイクロメートル
までの範囲であることを特徴とする前記半導体集積回
路。
て、前記ポリイミド被覆は約６〜７５マイクロメートル
までの範囲であることを特徴とする前記半導体集積回
路。
【００２４】(3) チップ−オン−リード型リードフレ
ームへの取付けに適合する半導体集積回路であって、活
性面と裏側を有する集積回路であって前記活性面はチッ
プ−オン−リード型リードフレームに付着される前記集
積回路と、前記集積回路の前記裏側上のポリイミド被覆
と、を包含することを特徴とする前記半導体集積回路。
ームへの取付けに適合する半導体集積回路であって、活
性面と裏側を有する集積回路であって前記活性面はチッ
プ−オン−リード型リードフレームに付着される前記集
積回路と、前記集積回路の前記裏側上のポリイミド被覆
と、を包含することを特徴とする前記半導体集積回路。
【００２５】(4) 第３項記載の半導体集積回路におい
て、前記ポリイミド被覆は約６から７５マイクロメート
ルまでの範囲であることを特徴とする前記半導体集積回
路。
て、前記ポリイミド被覆は約６から７５マイクロメート
ルまでの範囲であることを特徴とする前記半導体集積回
路。
【００２６】(5) タブパクテープへの取付けに適合す
る半導体集積回路であって、活性面と裏側を有する集積
回路であって前記活性面はタブパクテープに付着される
前記集積回路と、前記集積回路の前記裏側上のポリイミ
ド被覆と、を包含することを特徴とする前記半導体集積
回路。
る半導体集積回路であって、活性面と裏側を有する集積
回路であって前記活性面はタブパクテープに付着される
前記集積回路と、前記集積回路の前記裏側上のポリイミ
ド被覆と、を包含することを特徴とする前記半導体集積
回路。
【００２７】(6) 第５項記載の半導体集積回路におい
て、前記ポリイミド被覆は約６から７５マイクロメート
ルまでの範囲であることを特徴とする前記半導体集積回
路。
て、前記ポリイミド被覆は約６から７５マイクロメート
ルまでの範囲であることを特徴とする前記半導体集積回
路。
【００２８】(7) リードフィンガを有するリード−オ
ン−チップ型リードフレームと、活性面と裏側を有する
集積回路であって前記活性面は前記リード−オン−チッ
プ型リードフレームに付着される前記集積回路と、前記
集積回路の前記裏側上のポリイミド被覆と、を包含する
ことを特徴とする前記半導体集積回路実装装置。
ン−チップ型リードフレームと、活性面と裏側を有する
集積回路であって前記活性面は前記リード−オン−チッ
プ型リードフレームに付着される前記集積回路と、前記
集積回路の前記裏側上のポリイミド被覆と、を包含する
ことを特徴とする前記半導体集積回路実装装置。
【００２９】(8) 第７項記載の半導体集積回路実装装
置であって、さらに、前記リードフィンガが露出される
ように前記集積回路と前記リード−オン−チップ型リー
ドフレームを囲むカプセル封止材料、を包含することを
特徴とする前記半導体集積回路実装装置。
置であって、さらに、前記リードフィンガが露出される
ように前記集積回路と前記リード−オン−チップ型リー
ドフレームを囲むカプセル封止材料、を包含することを
特徴とする前記半導体集積回路実装装置。
【００３０】(9) 第８項記載の半導体集積回路実装装
置において、前記カプセル封止材料はプラスチックで有
ることを特徴とする前記半導体集積回路実装装置。
置において、前記カプセル封止材料はプラスチックで有
ることを特徴とする前記半導体集積回路実装装置。
【００３１】(10) 第９項記載の半導体集積回路実装装
置において、前記ポリイミド被覆は約６から７５マイク
ロメートルまでの範囲であることを特徴とする前記半導
体集積回路実装装置。
置において、前記ポリイミド被覆は約６から７５マイク
ロメートルまでの範囲であることを特徴とする前記半導
体集積回路実装装置。
【００３２】(11) リードフィンガを有するチップ−オ
ン−リード型リードフレームと、活性面と裏側を有する
集積回路であって前記活性面は前記チップ−オン−リー
ド型リードフレームに付着される前記集積回路と、前記
集積回路の前記裏側上のポリイミド被覆と、を包含する
ことを特徴とする前記半導体集積回路実装装置。
ン−リード型リードフレームと、活性面と裏側を有する
集積回路であって前記活性面は前記チップ−オン−リー
ド型リードフレームに付着される前記集積回路と、前記
集積回路の前記裏側上のポリイミド被覆と、を包含する
ことを特徴とする前記半導体集積回路実装装置。
【００３３】(12) 第１１項記載の半導体集積回路実装
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記チップ−オン−リード型リ
ードフレームを囲むカプセル封止材料、を包含すること
を特徴とする前記半導体集積回路実装装置。
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記チップ−オン−リード型リ
ードフレームを囲むカプセル封止材料、を包含すること
を特徴とする前記半導体集積回路実装装置。
【００３４】(13) 第１２項記載の半導体集積回路実装
装置において、前記カプセル封止材料はプラスチックで
あることを特徴とする前記半導体集積回路実装装置。
装置において、前記カプセル封止材料はプラスチックで
あることを特徴とする前記半導体集積回路実装装置。
【００３５】(14) 第１３項記載の半導体集積回路実装
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
【００３６】(15) リードフィンガを有するタブパクテ
ープと、活性面と裏側を有する集積回路であって前記活
性面は前記リードフィンガが露出されるように前記タブ
パクテープに付着される前記集積回路と、前記集積回路
の前記裏側上のポリイミド被覆と、を包含することを特
徴とする半導体集積回路実装装置。
ープと、活性面と裏側を有する集積回路であって前記活
性面は前記リードフィンガが露出されるように前記タブ
パクテープに付着される前記集積回路と、前記集積回路
の前記裏側上のポリイミド被覆と、を包含することを特
徴とする半導体集積回路実装装置。
【００３７】(16) 第１５項記載の半導体集積回路実装
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記タブパクテープを囲むカプ
セル封止材料、を包含することを、特徴とする前記半導
体集積回路実装装置。
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記タブパクテープを囲むカプ
セル封止材料、を包含することを、特徴とする前記半導
体集積回路実装装置。
【００３８】(17) 第１６項記載の半導体集積回路実装
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
【００３９】(18) リードフィンガを有するフリップ−
チップ型リードフレームと、活性面と裏側を有する集積
回路であって前記活性面は前記リードフィンガが露出さ
れるように前記にフリップ−チップ型リードフレームに
付着される前記集積回路、前記集積回路の前記裏側上の
ポリイミド被覆と、を包含することを特徴とする半導体
集積回路実装装置。
チップ型リードフレームと、活性面と裏側を有する集積
回路であって前記活性面は前記リードフィンガが露出さ
れるように前記にフリップ−チップ型リードフレームに
付着される前記集積回路、前記集積回路の前記裏側上の
ポリイミド被覆と、を包含することを特徴とする半導体
集積回路実装装置。
【００４０】(19) 第１８項記載の半導体集積回路実装
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記フリップ−チップ型リード
フレームを囲むカプセル封止材料、を包含することを特
徴とする前記半導体集積回路実装装置。
装置であって、さらに、前記リードフィンガが露出され
るように前記集積回路と前記フリップ−チップ型リード
フレームを囲むカプセル封止材料、を包含することを特
徴とする前記半導体集積回路実装装置。
【００４１】(20) 第１９項記載の半導体集積回路実装
装置において、前記カプセル封止材料はプラスチックで
あることを特徴とする前記半導体集積回路実装装置。
装置において、前記カプセル封止材料はプラスチックで
あることを特徴とする前記半導体集積回路実装装置。
【００４２】(21) 第２０項記載の半導体集積回路実装
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
装置において、前記ポリイミド被覆は約６から７５マイ
クロメートルまでの範囲であることを特徴とする前記半
導体集積回路実装装置。
【００４３】(22) リードフィンガを有するリード−オ
ン−チップ型リードフレームに半導体集積回路の活性面
を付着するステップと、前記半導体集積回路の裏側にポ
リイミド被覆を添加するステップと、前記リードフィン
ガを露出したまま材料で以て前記半導体集積回路と前記
リード−オン−チップ型リードフレームとをカプセル封
止するステップと、を包含することを特徴とする半導体
集積回路実装装置製造方法。
ン−チップ型リードフレームに半導体集積回路の活性面
を付着するステップと、前記半導体集積回路の裏側にポ
リイミド被覆を添加するステップと、前記リードフィン
ガを露出したまま材料で以て前記半導体集積回路と前記
リード−オン−チップ型リードフレームとをカプセル封
止するステップと、を包含することを特徴とする半導体
集積回路実装装置製造方法。
【００４４】(23) リードフィンガを有するチップ−オ
ン−リード型リードフレームに半導体集積回路の活性面
を付着するステップと、前記半導体集積回路の裏側にポ
リイミド被覆を添加するステップと、前記リードフィン
ガを露出したまま材料で以て前記半導体集積回路と前記
チップ−オン−リード型リードフレームとをカプセル封
止するステップと、を包含することを特徴とする半導体
集積回路実装装置製造方法。
ン−リード型リードフレームに半導体集積回路の活性面
を付着するステップと、前記半導体集積回路の裏側にポ
リイミド被覆を添加するステップと、前記リードフィン
ガを露出したまま材料で以て前記半導体集積回路と前記
チップ−オン−リード型リードフレームとをカプセル封
止するステップと、を包含することを特徴とする半導体
集積回路実装装置製造方法。
【００４５】(24) リードフィンガを有するタブパクテ
ープに半導体集積回路の活性面を付着するステップと、
前記半導体集積回路の裏側にポリイミド被覆を添加する
ステップと、前記リードフィンガを露出したまま材料で
以て前記半導体集積回路と前記タブパクテープとをカプ
セル封止するステップと、を包含することを特徴とする
半導体集積回路実装装置製造方法。
ープに半導体集積回路の活性面を付着するステップと、
前記半導体集積回路の裏側にポリイミド被覆を添加する
ステップと、前記リードフィンガを露出したまま材料で
以て前記半導体集積回路と前記タブパクテープとをカプ
セル封止するステップと、を包含することを特徴とする
半導体集積回路実装装置製造方法。
【図１】典型的な半導体集積回路実装装置の横断面図。
【図２】ａはカプセル封止材料を伴わないリード−オン
−チップ実装装置の分解斜視図。ｂはカプセル封止材料
が透明であるリード−オン−チップ実装装置の斜視図。
ｃは図２ｂのリード−オン−チップ実装装置の横断面
図。
−チップ実装装置の分解斜視図。ｂはカプセル封止材料
が透明であるリード−オン−チップ実装装置の斜視図。
ｃは図２ｂのリード−オン−チップ実装装置の横断面
図。
【図３】カプセル封止材料内のき裂を示す図２ｂのリー
ド−オン−チップ実装装置の横断面図。
ド−オン−チップ実装装置の横断面図。
【図４】本発明による半導体チップの不活性面上のポリ
イミド被覆を示すリード−オン−チップ実装装置の横断
面図。
イミド被覆を示すリード−オン−チップ実装装置の横断
面図。
【図５】本発明による半導体チップの不活性面上のポリ
イミド被覆を示すチップ−オン−リード実装装置の横断
面図。
イミド被覆を示すチップ−オン−リード実装装置の横断
面図。
【図６】本発明による半導体チップの不活性面上のポリ
イミド被覆を示すタブパック実装装置の横断面図。
イミド被覆を示すタブパック実装装置の横断面図。
【図７】本発明による半導体チップの不活性面上のポリ
イミド被覆を示すフリップ−チップ実装装置の横断面
図。
イミド被覆を示すフリップ−チップ実装装置の横断面
図。
２０ リード−オン−チップ実装装置 ２１ シリコン半導体チップ ２２ テーブ ２３ リード−オン−チップ型リードフレーム ２５ リードフィンガ ２６ カプセル封止材料 ２９ ポリイミド被覆 ３０ チップ−オン−リード実装装置 ３１ シリコン半導体チップ ３３ チップ−オン−リード型リードフレーム ３５ リードフィンガ ３９ ポリイミド被覆 ４０ タブパク実装装置 ４１ シリコン半導体チップ ４５ リードフィンガ ４９ ポリイミド被覆 ５０ フリップ−チップ実装装置 ５９ ポリイミド被覆
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 正 シンガポール国1544シンガポール，マンダ リン ガードウン ナンバー 07−47，シ グラツプ ロード ５ (72)発明者 ブーン キユー．セホウ シンガポール国2159シンガポール，グリー ンリツジ クレスセント 11
Claims (2)
- 【請求項１】 リード−オン−チップ型リードフレーム
への取付けに適合する半導体集積回路であって、 活性面と裏側を有する集積回路であって前記活性面はリ
ード−オン−チップ型リードフレームに付着される前記
集積回路と、 前記集積回路の前記裏側上のポリイミド被覆と、 を包含することを特徴とする前記半導体集積回路。 - 【請求項２】 リードフィンガを有するリード−オン−
チップ型リードフレームに半導体集積回路の活性面を付
着するステップと、 半導体集積回路の裏側にポリイミド被覆を添加するステ
ップと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記リード−オン−チップ型リードフレー
ムとをカプセル封止するステップと、 を包含することを特徴とする半導体集積回路実装装置製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/445,210 US5054113A (en) | 1989-12-04 | 1989-12-04 | Communication system with bit sampling method in portable receiver for simulcast communication |
| US445210 | 1989-12-22 |
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| Publication Number | Publication Date |
|---|---|
| JPH0590451A true JPH0590451A (ja) | 1993-04-09 |
Family
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Family Applications (1)
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