JPH09232366A - 半導体チップの実装装置及びその実装方法 - Google Patents

半導体チップの実装装置及びその実装方法

Info

Publication number
JPH09232366A
JPH09232366A JP8040796A JP4079696A JPH09232366A JP H09232366 A JPH09232366 A JP H09232366A JP 8040796 A JP8040796 A JP 8040796A JP 4079696 A JP4079696 A JP 4079696A JP H09232366 A JPH09232366 A JP H09232366A
Authority
JP
Japan
Prior art keywords
semiconductor chip
rubber sheet
mounting
sensitive area
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8040796A
Other languages
English (en)
Inventor
Hideo Sasagawa
英雄 笹川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP8040796A priority Critical patent/JPH09232366A/ja
Publication of JPH09232366A publication Critical patent/JPH09232366A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 封止樹脂がセンシティブエリアを覆うことな
く、樹脂の持つ誘電率により発生するＣ（容量）成分
が、影響を受け易いセンシティブエリアのパターンにの
ることがなく、センシティブエリアを持つ高速半導体、
低電圧メモリ等の動作を正常に行なわせることができる
半導体チップの実装装置及びその実装方法を提供する。 【解決手段】 半導体チップ２１のセンシティブエリア
２７周辺を筒状のゴムシート２８により覆い、このゴム
シート２８内部に空間部２９を形成してなるフリップチ
ップ実装構造を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの実
装装置及びその実装方法に関するものである。
【０００２】
【従来の技術】近年、電子機器は、電話交換技術に代表
される高速技術および、ハンディ端末に代表される高密
度技術が重要となってきており、これらの技術を具現化
する共通な技術として、半導体のベアチップ実装が実装
技術の主流となっている。図４はかかる従来の半導体ベ
アチップ実装の代表例であるフリップチップ実装状態を
示す断面図である。
【０００３】この図に示すように、半導体チップ１のパ
ターン面には電極２が設けられ、ガラスエポキシ、セラ
ミックス等を材料とした基板３にはパッド４が形成され
ている。このパッド４と電極２は電気的接続（物理的を
含む、ダミー等）を得るために、ハンダバンプ５によっ
て接続されている。一般に、ハンダバンプ５の溶融はリ
フロー炉にて行うが、溶融、接続後、封止樹脂６にて半
導体チップ１と基板３の間隙を封止している。この樹脂
による封止は、半導体チップ１の熱膨張係数（例えば、
Ｓｉで４ｐｐｍ前後）と、基板３の熱膨張係数（アルミ
ナセラミックス：８ｐｐｍ〜ガラスエポキシ：１５ｐｐ
ｍ程度）の差により発生する応力を吸収し、バンプ接続
の寿命を向上させることが広く知られている。
【０００４】ここで、図４に示されたセンシティブエリ
ア７について説明する。例えば、高速半導体では半導体
チップ１上のパターン間に発生するＣ（容量）成分等の
影響で、信号波形になまり、遅延等が発生し、動作不良
の原因となる。また、ＩＣカード等に代表される低電圧
メモリ等では、センスアンプ等を形成するＣ（容量）成
分より受ける影響で、理論判定ミスを誘発することが知
られている。センシティブエリア７は、これらＣ（容
量）成分等の影響を受けやすい半導体パターンの一部
で、特に考慮が必要な部分をエリアとしたものである。
【０００５】次に、半導体ベアチップ実装の代表例であ
るワイヤボンディング実装について説明する。図５はか
かる従来の半導体ベアチップのワイヤボンディング実装
構造を示す断面図である。図５に示すように、半導体チ
ップ１１はペースト１３により、ガラスエポキシ、セラ
ミックス等を材料とした基板１４の所定の場所に固定さ
れる。半導体チップ１１のパターン面に設けられた電極
１２と基板１４上に形成されたパッド１５はＡｕ等を材
料とするワイヤ１６で電気的に接続され、封止樹脂１７
で封止されている。
【０００６】ここで、図５に示された筒状のセンシティ
ブエリア１８についても、上記したフリップチップ実装
の場合と同様のことが言える。
【０００７】
【発明が解決すべき課題】しかしながら、上記した従来
の半導体チップの実装方法では、封止樹脂の誘電率（３
０〜５０）により発生するＣ（容量）成分が、半導体チ
ップのパターン上にのってしまい、特に、センシティブ
エリアを持つ、高速半導体および低電圧メモリ等の動作
が正常に行えないという問題点があった。
【０００８】本発明は、上記問題点を除去し、封止樹脂
がセンシティブエリアを覆うことなく、樹脂の持つ誘電
率により発生するＣ（容量）成分が、影響を受け易いセ
ンシティブエリアのパターンにのることがなく、センシ
ティブエリアを持つ高速半導体、低電圧メモリ等の動作
を正常に行なわせることができる半導体チップの実装装
置及びその実装方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体チップの実装装置において、半導体チップ
のセンシティブエリア周辺を筒状のゴムシートにより覆
い、このゴムシート内部に空間部を形成してなるフリッ
プチップ実装構造を有するようにしたものである。
【００１０】このように、高速動作又は低電位動作等・
Ｃ（容量）成分の影響を受け易い一部のセンシティブエ
リアを持った半導体チップをフリップチップ実装する場
合に、筒状のゴムシートを用いて前記一部のセンシティ
ブエリアを保護すると同時に、筒状のゴムシートがフリ
ップチップＬＳＩ及び基板の間に弾性をもって挟み込ま
れ、それによりセンシティブエリアに封止樹脂を塗布し
ないようにしたので、封止樹脂がセンシティブエリアを
覆うことなく、樹脂の持つ誘電率により発生するＣ（容
量）成分が影響を受け易いセンシティブエリアのパター
ンにのることがなくなり、センシティブエリアを持つ高
速半導体、低電圧メモリ等の動作を正常に行なわせるこ
とができる。
【００１１】（２）半導体チップの実装装置において、
半導体チップのセンシティブエリア周辺を筒状のゴムシ
ートにより囲い、このゴムシート内部に空間部を形成し
てなるワイヤボンディング実装構造を有するようにした
ものである。したがって、ワイヤボンディングにて実装
を行った後、樹脂封止する場合に、センシティブエリア
周辺の筒状のゴムシートにより、外部からの圧力を減少
させることができる。
【００１２】（３）半導体チップの実装装置において、
半導体チップのセンシティブエリア周辺をゴムシートキ
ャップで覆い、このゴムシートキャップ内部に空間部を
形成してなるワイヤボンディング実装構造を有するよう
にしたものである。このように、高速動作又は低電位動
作等・Ｃ（容量）成分の影響を受け易い一部のセンシテ
ィブエリアを持った半導体チップをワイヤボンディング
する際、封止樹脂の誘電率より発生する容量成分を防ぐ
ために、ゴムシートキャップを用いてセンシティブエリ
アを保護し、ゴムシートキャップごとに樹脂封止し、セ
ンシティブエリアに封止樹脂を塗布しないようにしたの
で、封止樹脂がセンシティブエリアを覆うことなく、樹
脂の持つ誘電率により発生するＣ（容量）成分が影響を
受け易いセンシティブエリアのパターンにのることがな
く、センシティブエリアを持つ高速半導体、低電圧メモ
リ等の動作を正常に行なわせることができる。
【００１３】（４）半導体チップの実装方法において、
半導体チップの電極にハンダバンプを搭載後、センシテ
ィブエリア周辺に筒状のゴムシートを貼り付ける工程
と、前記ゴムシート付きの半導体チップを基板に搭載
し、リフローを行い、前記ゴムシートの基板側の接着剤
がハンダバンプの溶融により、前記基板と接し、前記セ
ンシティブエリアを覆う空間部を形成する工程と、樹脂
にて封止を行う工程とを施すようにしたものである。
【００１４】このように、フリップチップを用いた半導
体チップの実装方法において、筒状のゴムシートを使用
してセンシティブエリアを保護するようにしたので、封
脂樹脂がセンシティブエリアを覆うことはない。したが
って、樹脂の持つ誘電率により発生するＣ（容量）成分
が影響を受け易いセンシティブエリアのパターンにのる
ことがなく、特に対策が必要であるセンシティブエリア
を持つ高速半導体、低電圧メモリ等の動作を正常に行な
わせることができる。
【００１５】（５）半導体チップの実装方法において、
半導体チップのセンシティブエリア周辺に筒状のゴムシ
ートを貼り付ける工程と、前記ゴムシート付きの半導体
チップの裏面を基板に搭載し、ワイヤボンディングを行
う工程と、前記ゴムシートの高さを封止樹脂の高さより
高くなるようにして、樹脂の流れ止めダム内に樹脂を封
止する工程とを施すようにしたものである。
【００１６】したがって、半導体チップ実装後のセンシ
ティブエリアへの衝撃的な圧力を緩和することができ、
センシティブエリアへのダメージを大幅に低減すること
ができる。 （６）半導体チップの実装方法において、半導体チップ
のセンシティブエリア周辺にゴムシートキャップを貼り
付ける工程と、前記ゴムシートキャップ付きの半導体チ
ップの裏面を基板に搭載し、ワイヤボンディングを行う
工程と、前記ゴムシートキャップごと樹脂封止する工程
とを施すようにしたものである。
【００１７】このように、ワイヤボンディングを用いた
半導体チップの実装方法において、ゴムシートキャップ
でセンシティブエリアを保護することにより、封止樹脂
がセンシティブエリアを覆うことがないようにしたの
で、樹脂の持つ誘電率により発生するＣ（容量）成分
が、影響を受け易いセンシティブエリアのパターンにの
ることがなく、特に対策が必要であるセンシティブエリ
アを持つ高速半導体、低電圧メモリの動作を正常に行な
うことができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら詳細に説明する。図１は本発明の第１
実施例を示す半導体チップの実装構造を示す断面図、図
２はその半導体チップの実装に用いる筒状のゴムシート
の構成図である。これらの図に示すように、半導体チッ
プ２１のパターン面には電極２２が設けられ、ガラスエ
ポキシ基板（以下、単に基板という）２３にはパッド２
４が形成されている。パッド２４と電極２２はハンダバ
ンプ２５にて接続されている。
【００１９】ハンダバンプ２５はリフローにて溶融さ
れ、接続後バンプ部に発生する応力を吸収するために、
封止樹脂２６で封止されている。半導体チップ２１のセ
ンシティブエリア２７部は、外周に筒状のゴムシート２
８が貼り付けられており、その筒状のゴムシート２８は
半導体チップ２１と基板２３に挟まれているため、セン
シティブエリア２７の周囲には空間部２９が形成されて
いる。
【００２０】図２に示すように、筒状のゴムシート２８
はセンシティブエリア２７より一回り大きいサイズを中
央にプレス成形又は押出し成形加工を行ったシリコンを
材料としたものであり、半導体チップ２１と接する面及
び基板２３と接する面にシリコン系の接着剤が塗布され
た接着剤塗布面２８ａを有している。筒状のゴムシート
２８の材料にシリコンを用い、接着剤もシリコン系のも
のを使用しているため、短時間であれば３５０℃程度の
熱に耐えることができるため、リフローを行なうことが
できる。
【００２１】次に、この実施例を示す半導体チップの半
導体チップの実装方法について説明する。図３は本発明
の第１実施例を示す半導体チップの実装工程断面図であ
る。まず、図３（ａ）に示すように、半導体チップ２１
の電極２２にハンダバンプ２５を搭載後、センシティブ
エリア２７に筒状のゴムシート２８を貼り付ける。
【００２２】次に、この筒状のゴムシート２８付きの半
導体チップ２１をパッド２４が形成された基板２３に搭
載する。次に、図３（ｂ）に示すように、リフローを行
うと、筒状のゴムシート２８の基板２３側の接着剤がハ
ンダバンプ２５の溶融により、基板２３と接し、センシ
ティブエリア２７の周囲に空間部２９が形成される。
【００２３】その後、図３（ｃ）に示すように、封止樹
脂２６にて封止を行う。なお、筒状のゴムシート２８の
高さは、ハンダバンプ２５の溶融時に、このゴムシート
２８が基板２３に接触する程度とする。次に、本発明の
第２実施例について説明する。図６は本発明の第２実施
例を示す半導体チップの実装構造を示す断面図である。
【００２４】この実施例では、上述したと同様の筒状の
ゴムシートを用いてワイヤボンディングにより、半導体
チップを実装するようにしている。図６に示すように、
筒状のゴムシート３８の高さを封止樹脂３６の高さより
高くして、Ａｕワイヤ３５によるワイヤボンディング前
に半導体チップ３１上のセンシティブエリア３７に貼り
付ける。Ａｕワイヤ３５をボンディングした後、封止を
行うが、基板３３には樹脂の流れ止めの機能をするダム
４１（印刷等による）が基板３３作製時に作られてい
る。
【００２５】封止樹脂３６は筒状のゴムシート３８の外
側からダム４１の間に封止され、センシティブエリア３
７上には空間部３９が生じる。この構造であれば、カー
ド等の薄型実装の際、封止樹脂３６上にフィルム等を貼
る場合の外力、すなわち半導体チップ３１の上側から押
す力が加えられても、筒状のゴムシート３８が吸収する
ため、センシティブエリア３７は保護されている。な
お、この図において、３２は電極であり、３４はパッド
である。
【００２６】次に、本発明の第３実施例について説明す
る。図７は本発明の第３実施例を示す半導体チップの実
装構造を示す断面図、図８はその半導体チップの実装に
用いるゴムシートキャップの構成図である。これらの図
に示すように、ガラスエポキシ、セラミックス等を材料
とした基板５４の所定の位置に、半導体チップ５１はペ
ースト５３により固定されている。半導体チップ５１の
パターン面に設けられた電極５２と、基板５４上に形成
されたパッド５５はボンディングワイヤとしてのＡｕワ
イヤ５６で接続されている。センシティブエリア５８に
は封止樹脂５７が触れないよう、ゴムシートキャップ５
９が貼り付けられている。
【００２７】センシティブエリアに貼り付けられている
ゴムシートキャップについて図８を用いて説明する。図
８（ａ）に示すように、ゴムシートキャップ５９は、２
枚のゴムシート６０と６１により構成されている。ゴム
シート６０は、センシティブエリア５８より若干大きめ
の寸法で加工されたものである。
【００２８】更に、図８（ｂ）に示すように、ゴムシー
ト６０は、ゴムシート作製工程においてゴムシート６１
と貼り合わされる。半導体チップ５１の表面と接触させ
るゴムシート６０の半導体チップとの接触面には接着剤
６０ａが塗布されている。例えば、ゴムシート６０及び
ゴムシート６１の厚さを０．１５ｍｍとし、接着剤６０
ａを０．０５ｍｍとした場合、ゴムシートキャップ５９
の総厚は、０．３１ｍｍ程度で作製することができる。
【００２９】この値は一例であり、本発明を限定するも
のではない。この程度の厚さであれば、ワイヤボンディ
ング後の半導体チップ５１封止工程時に、封止樹脂５７
にて、封止を行うことは可能である。また、接着剤６０
ａの材料にシリコンを使用すれば、短時間であるが３５
０℃程度の温度に耐えることができるため、リフローや
ワイヤボンディング等の熱が加わる工程にも対応が可能
となる。
【００３０】上記したゴムシートキャップは２枚のゴム
シートを貼り合わせたものであるが、ゴムシート６１の
代わりにテフロンシートや、ポリイミドシートまたステ
ンレスの板を加工したものを用いても作製することがで
きる。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、高速動作又は低電
位動作等・Ｃ（容量）成分の影響を受け易い一部のセン
シティブエリアを持った半導体チップをフリップチップ
実装する場合に、筒状のゴムシートを用いて前記一部の
センシティブエリアを保護すると同時に、筒状のゴムシ
ートがフリップチップＬＳＩ及び基板の間に弾性をもっ
て挟み込まれ、それによりセンシティブエリアに封止樹
脂を塗布しないようにしたので、封止樹脂がセンシティ
ブエリアを覆うことなく、樹脂の持つ誘電率により発生
するＣ（容量）成分が、影響を受け易いセンシティブエ
リアのパターンにのることがなくなり、センシティブエ
リアを持つ高速半導体、低電圧メモリ等の動作を正常に
行なわせることができる。
【００３２】（２）請求項２記載の発明によれば、ワイ
ヤボンディングにて実装を行った後、樹脂封止する場合
に、センシティブエリア周辺の筒状のゴムシートによ
り、外部からの圧力を減少させることができる。 （３）請求項３記載の発明によれば、高速動作又は低電
位動作等・Ｃ（容量）成分の影響を受け易い一部のセン
シティブエリアを持った半導体チップをワイヤボンディ
ングする際、封止樹脂の誘電率より発生する容量成分を
防ぐために、ゴムシートキャップを用いてセンシティブ
エリアを保護し、ゴムシートキャップごとに樹脂封止
し、センシティブエリアに封止樹脂を塗布しないように
したので、封止樹脂がセンシティブエリアを覆うことな
く、樹脂の持つ誘電率により発生するＣ（容量）成分が
影響を受け易いセンシティブエリアのパターンにのるこ
とがなく、センシティブエリアを持つ高速半導体、低電
圧メモリ等の動作を正常に行なわせることができる。
【００３３】（４）請求項４記載の発明によれば、フリ
ップチップを用いた半導体チップの実装方法において、
筒状のゴムシートを使用してセンシティブエリアを保護
するようにしたので、封脂樹脂がセンシティブエリアを
覆うことはない。したがって、樹脂の持つ誘電率により
発生するＣ（容量）成分が影響を受け易いセンシティブ
エリアのパターンにのることがなく、特に対策が必要で
あるセンシティブエリアを持つ高速半導体、低電圧メモ
リ等の動作を正常に行なわせることができる。
【００３４】（５）請求項５記載の発明によれば、半導
体チップ実装後のセンシティブエリアへの衝撃的な圧力
を緩和することができ、センシティブエリアへのダメー
ジを大幅に低減することができる。 （６）請求項６記載の発明によれば、ワイヤボンディン
グを用いた半導体チップの実装方法において、ゴムシー
トキャップでセンシティブエリアを保護することによ
り、封止樹脂がセンシティブエリアを覆うことがないよ
うにしたので、樹脂の持つ誘電率により発生するＣ（容
量）成分が、影響を受け易いセンシティブエリアのパタ
ーンにのることがなく、特に対策が必要であるセンシテ
ィブエリアを持つ高速半導体、低電圧メモリの動作を正
常に行なうことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す半導体チップの実装
構造を示す断面図である。
【図２】本発明の第１実施例を示す半導体チップの実装
に用いる筒状のゴムシートの構成図である。
【図３】本発明の第１実施例を示す半導体チップの実装
工程断面図である。
【図４】従来の半導体ベアチップ実装の代表例であるフ
リップチップ実装状態を示す断面図である。
【図５】従来の半導体ベアチップのワイヤボンディング
実装構造を示す断面図である。
【図６】本発明の第２実施例を示す半導体チップの実装
構造を示す断面図である。
【図７】本発明の第３実施例を示す半導体チップの実装
構造を示す断面図である。
【図８】本発明の第３実施例を示す半導体チップの実装
に用いるゴムシートキャップの構成図である。
【符号の説明】
２１，３１，５１ 半導体チップ ２２，３２，５２ 電極 ２３，３３，５４ ガラスエポキシ基板 ２４，３４，５５ パッド ２５ ハンダバンプ ２６，３６，５７ 封止樹脂 ２７，３７，５８ センシティブエリア ２８，３８ 筒状のゴムシート ２８ａ 接着剤塗布面 ２９，３９ 空間部 ３５，５６ Ａｕワイヤ ４１ ダム ５３ ペースト ５９ ゴムシートキャップ ６０，６１ ゴムシート ６０ａ 接着剤

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの実装装置において、 半導体チップのセンシティブエリア周辺を筒状のゴムシ
    ートにより覆い、該ゴムシート内部に空間部を形成して
    なるフリップチップ実装構造を有する半導体チップの実
    装装置。
  2. 【請求項２】 半導体チップの実装装置において、 半導体チップのセンシティブエリア周辺を筒状のゴムシ
    ートにより囲い、該ゴムシート内部に空間部を形成して
    なるワイヤボンディング実装構造を有する半導体チップ
    の実装装置。
  3. 【請求項３】 半導体チップの実装装置において、 半導体チップのセンシティブエリア周辺をゴムシートキ
    ャップで覆い、該ゴムシートキャップ内部に空間部を形
    成してなるワイヤボンディング実装構造を有する半導体
    チップの実装装置。
  4. 【請求項４】 半導体チップの実装方法において、
    （ａ）半導体チップの電極にハンダバンプを搭載後、セ
    ンシティブエリア周辺に筒状のゴムシートを貼り付ける
    工程と、（ｂ）前記ゴムシート付きの半導体チップを基
    板に搭載し、リフローを行い、前記ゴムシートの基板側
    の接着剤がハンダバンプの溶融により、前記基板と接
    し、前記センシティブエリアを覆う空間部を形成する工
    程と、（ｃ）樹脂にて封止を行う工程とを施すことを特
    徴とする半導体チップの実装方法。
  5. 【請求項５】 半導体チップの実装方法において、
    （ａ）半導体チップのセンシティブエリア周辺に筒状の
    ゴムシートを貼り付ける工程と、（ｂ）前記ゴムシート
    付きの半導体チップの裏面を基板に搭載し、ワイヤボン
    ディングを行う工程と、（ｃ）前記ゴムシートの高さを
    封止樹脂の高さより高くなるようにして、樹脂の流れ止
    めダム内に樹脂を封止する工程とを施すことを特徴とす
    る半導体チップの実装方法。
  6. 【請求項６】 半導体チップの実装方法において、
    （ａ）半導体チップのセンシティブエリア周辺にゴムシ
    ートキャップを貼り付ける工程と、（ｂ）前記ゴムシー
    トキャップ付きの半導体チップの裏面を基板に搭載し、
    ワイヤボンディングを行う工程と、（ｃ）前記ゴムシー
    トキャップごと樹脂封止する工程とを施すことを特徴と
    する半導体チップの実装方法。
JP8040796A 1996-02-28 1996-02-28 半導体チップの実装装置及びその実装方法 Withdrawn JPH09232366A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8040796A JPH09232366A (ja) 1996-02-28 1996-02-28 半導体チップの実装装置及びその実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8040796A JPH09232366A (ja) 1996-02-28 1996-02-28 半導体チップの実装装置及びその実装方法

Publications (1)

Publication Number Publication Date
JPH09232366A true JPH09232366A (ja) 1997-09-05

Family

ID=12590595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8040796A Withdrawn JPH09232366A (ja) 1996-02-28 1996-02-28 半導体チップの実装装置及びその実装方法

Country Status (1)

Country Link
JP (1) JPH09232366A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405478B2 (en) 2004-11-26 2008-07-29 Denso Corporation Substrate package structure and packaging method thereof
JP2009032843A (ja) * 2007-07-26 2009-02-12 Nec Electronics Corp 半導体装置とその製造方法
JP2009054979A (ja) * 2007-07-27 2009-03-12 Nec Electronics Corp 電子装置および電子装置の製造方法
WO2010109703A1 (ja) * 2009-03-24 2010-09-30 日本電気株式会社 電子装置、基板および電子装置の製造方法
US8270177B2 (en) 2007-07-27 2012-09-18 Renesas Electronics Corporation Electronic device and method for manufacturing electronic device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405478B2 (en) 2004-11-26 2008-07-29 Denso Corporation Substrate package structure and packaging method thereof
JP2009032843A (ja) * 2007-07-26 2009-02-12 Nec Electronics Corp 半導体装置とその製造方法
JP2009054979A (ja) * 2007-07-27 2009-03-12 Nec Electronics Corp 電子装置および電子装置の製造方法
US8270177B2 (en) 2007-07-27 2012-09-18 Renesas Electronics Corporation Electronic device and method for manufacturing electronic device
US9327457B2 (en) 2007-07-27 2016-05-03 Renesas Electronics Corporation Electronic device and method for manufacturing electronic device
WO2010109703A1 (ja) * 2009-03-24 2010-09-30 日本電気株式会社 電子装置、基板および電子装置の製造方法

Similar Documents

Publication Publication Date Title
JP3420057B2 (ja) 樹脂封止型半導体装置
JP2006505126A (ja) 光センサパッケージ
JP2002118207A (ja) 半導体パッケージ及びその製造方法
JP3449796B2 (ja) 樹脂封止型半導体装置の製造方法
JPH0590451A (ja) 半導体集積回路及びその実装装置製造方法
JPH09232366A (ja) 半導体チップの実装装置及びその実装方法
JPH06204291A (ja) 半導体装置
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
JP2646989B2 (ja) チップキャリア
JPH06204293A (ja) 半導体装置
JP2001094046A (ja) 半導体装置
JPH04144269A (ja) 混成集積回路装置
JPS61230344A (ja) 樹脂封止型半導体装置
JP2817425B2 (ja) 半導体装置の実装方法
KR100256305B1 (ko) 칩 스케일 패키지
JPS61240664A (ja) 半導体装置
KR19980043253A (ko) 칩 온 보오드형 반도체 칩 패키지
JPH08181165A (ja) 半導体集積回路
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
KR19980044255A (ko) 플립 칩(Flip Chip)용 기판(Substrate)의 리드 핑거(Lead Finger)구조
JPH0567708A (ja) 半導体集積回路のパツケージ方法
JPH11233711A (ja) 半導体装置およびその製造方法
KR0138301B1 (ko) 리드 온 칩(loc) 구조의 패키지
JPS59145534A (ja) 半導体デバイスの封止方法
JPH10189819A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030506