JP2001094046A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】スタックトタイプのＣＳＰにおける積層ＩＣチ
ップ間の固着対向面が実質平行に保持でき、絶縁膜厚が
制御しやすい高信頼性の半導体装置を提供する。 【解決手段】チップサイズに近いベース基板１０の主表
面上に２個のＩＣチップ１１，１２が積層された形で搭
載されている。ベース基板１０の裏面にははんだボール
等の外部端子１３が設けられる。ベース基板１０主表面
上における積層ＩＣチップ１１，１２の電極パッド１１
１，１２１と、ベース基板１０とはボンディングワイヤ
（金線）１４により適当な電気的接続がなされている。
第１のＩＣチップ１１と第２のＩＣチップ１２を固着す
る対向領域内で少なくとも周辺付近に絶縁性の支持部材
（１５１）が含まれており、両チップ１１，１２が実質
平行に支持されるようになっている。
ップ間の固着対向面が実質平行に保持でき、絶縁膜厚が
制御しやすい高信頼性の半導体装置を提供する。 【解決手段】チップサイズに近いベース基板１０の主表
面上に２個のＩＣチップ１１，１２が積層された形で搭
載されている。ベース基板１０の裏面にははんだボール
等の外部端子１３が設けられる。ベース基板１０主表面
上における積層ＩＣチップ１１，１２の電極パッド１１
１，１２１と、ベース基板１０とはボンディングワイヤ
（金線）１４により適当な電気的接続がなされている。
第１のＩＣチップ１１と第２のＩＣチップ１２を固着す
る対向領域内で少なくとも周辺付近に絶縁性の支持部材
（１５１）が含まれており、両チップ１１，１２が実質
平行に支持されるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、特にスタックトタ
イプのＣＳＰ（Chip Size Package）に適用される積層
ＩＣ間の絶縁が要求される半導体装置に関する。
イプのＣＳＰ（Chip Size Package）に適用される積層
ＩＣ間の絶縁が要求される半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化、コンパクト
化に伴ない、半導体パッケージも小型化が要求される。
その中でＣＳＰ（Chip Size Package）は、実装面積が
小さくて上記要求を満足させる有用な構造である。
化に伴ない、半導体パッケージも小型化が要求される。
その中でＣＳＰ（Chip Size Package）は、実装面積が
小さくて上記要求を満足させる有用な構造である。
【０００３】スタックトタイプのＣＳＰも高集積のＩＣ
として注目されている一つである。図３は、従来におけ
るスタックトタイプのＣＳＰの構成を示す断面図であ
る。ベース基材３０の主表面上には、それぞれ絶縁性ペ
ースト（接着剤）２９を介して２個のＩＣチップ３１，
３２が積層された形で搭載されている。ベース基材３０
の主表面は導電パターン３０１及びビア３０２が複数設
けられている。ベース基材３０の裏面には各ビア３０２
と接続されるはんだボール等の外部端子３０５が設けら
ている。
として注目されている一つである。図３は、従来におけ
るスタックトタイプのＣＳＰの構成を示す断面図であ
る。ベース基材３０の主表面上には、それぞれ絶縁性ペ
ースト（接着剤）２９を介して２個のＩＣチップ３１，
３２が積層された形で搭載されている。ベース基材３０
の主表面は導電パターン３０１及びビア３０２が複数設
けられている。ベース基材３０の裏面には各ビア３０２
と接続されるはんだボール等の外部端子３０５が設けら
ている。
【０００４】ベース基材３０の主表面側において、積層
ＩＣチップ３１，３２の電極パッド３１１，３２１と、
ベース基材３０とはボンディングワイヤ（金線）３５に
より適当な電気的接続がなされている。すなわち、ＩＣ
チップ３２は、ＩＣチップ３１の周辺に設けられる電極
パッド３１１に重ならない大きさを有し、第１のＩＣチ
ップ上に絶縁性ペースト（接着剤）２９を介して固着さ
れている。これら積層ＩＣチップ３１，３２及びボンデ
ィングワイヤ３５等の電気的接続構成は封止樹脂３６に
より封止され、パッケージ化されている。
ＩＣチップ３１，３２の電極パッド３１１，３２１と、
ベース基材３０とはボンディングワイヤ（金線）３５に
より適当な電気的接続がなされている。すなわち、ＩＣ
チップ３２は、ＩＣチップ３１の周辺に設けられる電極
パッド３１１に重ならない大きさを有し、第１のＩＣチ
ップ上に絶縁性ペースト（接着剤）２９を介して固着さ
れている。これら積層ＩＣチップ３１，３２及びボンデ
ィングワイヤ３５等の電気的接続構成は封止樹脂３６に
より封止され、パッケージ化されている。
【０００５】
【発明が解決しようとする課題】上記したように従来、
スタックトタイプのＣＳＰでは、積層のＩＣチップ３１
と３２の間は絶縁ペースト（接着剤）２９を介して固着
される。しかしながら、この絶縁ペーストは図３に示す
ように、絶縁膜として膜厚が制御しにくく薄い部分がで
きてしまうことがある。上のＩＣチップ３２が下のＩＣ
チップ３１の上面に対して傾いて固着される場合が少な
くないからである。
スタックトタイプのＣＳＰでは、積層のＩＣチップ３１
と３２の間は絶縁ペースト（接着剤）２９を介して固着
される。しかしながら、この絶縁ペーストは図３に示す
ように、絶縁膜として膜厚が制御しにくく薄い部分がで
きてしまうことがある。上のＩＣチップ３２が下のＩＣ
チップ３１の上面に対して傾いて固着される場合が少な
くないからである。
【０００６】すなわち、ＩＣチップどうし平坦な領域を
固着するため、絶縁ペーストの絶縁膜厚が管理しにくい
のである。また、絶縁ペースト（接着剤）２９の気密性
が悪く、気泡のため絶縁膜欠損部分が生じる恐れもあ
る。
固着するため、絶縁ペーストの絶縁膜厚が管理しにくい
のである。また、絶縁ペースト（接着剤）２９の気密性
が悪く、気泡のため絶縁膜欠損部分が生じる恐れもあ
る。
【０００７】上記絶縁ペースト（接着剤）２９の絶縁膜
厚が薄い部分は、絶縁抵抗の低下を招き、最悪、ショー
トを引き起こす原因になる。また、上記絶縁膜欠損部分
は水分の侵入によるリーク、加熱の影響によりクラック
を発生させ不良化する原因となる。
厚が薄い部分は、絶縁抵抗の低下を招き、最悪、ショー
トを引き起こす原因になる。また、上記絶縁膜欠損部分
は水分の侵入によるリーク、加熱の影響によりクラック
を発生させ不良化する原因となる。
【０００８】本発明は上記事情を考慮してなされたもの
で、その課題は、スタックトタイプのＣＳＰにおける積
層ＩＣチップ間の絶縁固着状態に関し、対向面が実質平
行になるように保持でき、絶縁膜厚が制御しやすい高信
頼性の半導体装置を提供することにある。
で、その課題は、スタックトタイプのＣＳＰにおける積
層ＩＣチップ間の絶縁固着状態に関し、対向面が実質平
行になるように保持でき、絶縁膜厚が制御しやすい高信
頼性の半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
主表面周辺の領域に複数の電極パッドが設けられた第１
のＩＣチップと、前記第１のＩＣチップ周辺の電極パッ
ドに重ならない大きさを有し、前記第１のＩＣチップ上
面に絶縁膜を介して固着される第２のＩＣチップとを具
備し、前記絶縁膜中において前記第１のＩＣチップと第
２のＩＣチップのとの対向領域内で少なくとも周辺付近
に前記第１、第２のＩＣチップが実質平行に支持される
ための絶縁性の支持部材が含まれていることを特徴とす
る。
主表面周辺の領域に複数の電極パッドが設けられた第１
のＩＣチップと、前記第１のＩＣチップ周辺の電極パッ
ドに重ならない大きさを有し、前記第１のＩＣチップ上
面に絶縁膜を介して固着される第２のＩＣチップとを具
備し、前記絶縁膜中において前記第１のＩＣチップと第
２のＩＣチップのとの対向領域内で少なくとも周辺付近
に前記第１、第２のＩＣチップが実質平行に支持される
ための絶縁性の支持部材が含まれていることを特徴とす
る。
【００１０】また、本発明の半導体装置は、主表面周辺
の領域に複数の電極パッドが設けられた第１のＩＣチッ
プと、前記第１のＩＣチップ周辺の電極パッドに重なら
ない大きさを有し、前記第１のＩＣチップ上面に絶縁膜
を介して固着される第２のＩＣチップとを具備し、前記
絶縁膜中において前記第１のＩＣチップと第２のＩＣチ
ップのとの対向領域内で実質均一なギャップを形成する
ように所定径の絶縁性フィラーが添加されていることを
特徴とする。
の領域に複数の電極パッドが設けられた第１のＩＣチッ
プと、前記第１のＩＣチップ周辺の電極パッドに重なら
ない大きさを有し、前記第１のＩＣチップ上面に絶縁膜
を介して固着される第２のＩＣチップとを具備し、前記
絶縁膜中において前記第１のＩＣチップと第２のＩＣチ
ップのとの対向領域内で実質均一なギャップを形成する
ように所定径の絶縁性フィラーが添加されていることを
特徴とする。
【００１１】本発明によれば、前記第１、第２のＩＣチ
ップが固着される対向領域内に備えた絶縁性の支持部材
や絶縁性フィラーにより、相互の固着時、第１、第２の
ＩＣチップが実質平行に保たれるようになる。
ップが固着される対向領域内に備えた絶縁性の支持部材
や絶縁性フィラーにより、相互の固着時、第１、第２の
ＩＣチップが実質平行に保たれるようになる。
【００１２】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係るスタックトタイプのＣＳＰを示す断面図である。
チップサイズに近いベース基板１０の主表面上に２個の
ＩＣチップ１１，１２が積層された形で搭載されてい
る。ベース基板１０の裏面にははんだボール等の外部端
子１３が設けられる。ベース基板１０主表面上における
積層ＩＣチップ１１，１２の電極パッド１１１，１２１
と、ベース基板１０とはボンディングワイヤ（金線）１
４により適当な電気的接続がなされている。すなわち、
ＩＣチップ１２は、ＩＣチップ１１の周辺に設けられる
電極パッド１１１に重ならない大きさを有し、第１のＩ
Ｃチップ上に絶縁膜（接着剤）１５を介して固着されて
いる。これら積層ＩＣチップ１２，１３及び電気的接続
構成は封止樹脂１６により封止され、パッケージ化され
ている。
に係るスタックトタイプのＣＳＰを示す断面図である。
チップサイズに近いベース基板１０の主表面上に２個の
ＩＣチップ１１，１２が積層された形で搭載されてい
る。ベース基板１０の裏面にははんだボール等の外部端
子１３が設けられる。ベース基板１０主表面上における
積層ＩＣチップ１１，１２の電極パッド１１１，１２１
と、ベース基板１０とはボンディングワイヤ（金線）１
４により適当な電気的接続がなされている。すなわち、
ＩＣチップ１２は、ＩＣチップ１１の周辺に設けられる
電極パッド１１１に重ならない大きさを有し、第１のＩ
Ｃチップ上に絶縁膜（接着剤）１５を介して固着されて
いる。これら積層ＩＣチップ１２，１３及び電気的接続
構成は封止樹脂１６により封止され、パッケージ化され
ている。
【００１３】この実施形態では、第１のＩＣチップ１１
と第２のＩＣチップ１２を固着する絶縁膜中において特
徴がある。ＩＣチップ１１と１２との対向領域内で少な
くとも周辺付近に絶縁性の支持部材（１５１）が含まれ
ており、両チップ１１，１２が実質平行に支持されるよ
うになっている。
と第２のＩＣチップ１２を固着する絶縁膜中において特
徴がある。ＩＣチップ１１と１２との対向領域内で少な
くとも周辺付近に絶縁性の支持部材（１５１）が含まれ
ており、両チップ１１，１２が実質平行に支持されるよ
うになっている。
【００１４】具体的な構成としては、両チップ１１と１
２が十分に絶縁性を得ることのできる高さの均一な突起
（レジスト材等）１５１を少なくともチップ１２の四隅
の領域に設けている。この突起（レジスト材等）１５１
を含んで、絶縁ペースト（接着剤）としての絶縁膜１５
により圧着（固着）されている。
２が十分に絶縁性を得ることのできる高さの均一な突起
（レジスト材等）１５１を少なくともチップ１２の四隅
の領域に設けている。この突起（レジスト材等）１５１
を含んで、絶縁ペースト（接着剤）としての絶縁膜１５
により圧着（固着）されている。
【００１５】上記構成によれば、突起１５１による支持
部材により、両チップ１１，１２の相互圧着時には実質
平行に保たれ、そのまま固着された状態となる。絶縁膜
１５としては、その膜厚は突起１５１に依存するので制
御しやすい。すなわち、突起１５１を略均一な適当な高
さにしておけば、絶縁膜１５が偏って薄い部分ができる
ようなことはない。よって、絶縁抵抗が低下する箇所も
なくなり、ショートの危険性はほとんどなくなる。
部材により、両チップ１１，１２の相互圧着時には実質
平行に保たれ、そのまま固着された状態となる。絶縁膜
１５としては、その膜厚は突起１５１に依存するので制
御しやすい。すなわち、突起１５１を略均一な適当な高
さにしておけば、絶縁膜１５が偏って薄い部分ができる
ようなことはない。よって、絶縁抵抗が低下する箇所も
なくなり、ショートの危険性はほとんどなくなる。
【００１６】また、加圧しても突起１５１によって絶縁
膜１５としての適当な厚さを確保できるので、絶縁膜１
５の気密性をよくすることもでき、絶縁膜欠損部分が生
じる危険性も大幅に解消される。よって、水分の侵入は
阻止され、不良化する原因を作らない。
膜１５としての適当な厚さを確保できるので、絶縁膜１
５の気密性をよくすることもでき、絶縁膜欠損部分が生
じる危険性も大幅に解消される。よって、水分の侵入は
阻止され、不良化する原因を作らない。
【００１７】なお、突起１５１は、形成時においてＩＣ
チップ１２側に付ける代わりにＩＣチップ１１側に付け
るようにしてもかまわない。また、突起１５１は、ＩＣ
チップ１２の周辺に多数接触するように多数設けてかま
わない。
チップ１２側に付ける代わりにＩＣチップ１１側に付け
るようにしてもかまわない。また、突起１５１は、ＩＣ
チップ１２の周辺に多数接触するように多数設けてかま
わない。
【００１８】図２は、本発明の第２の実施形態に係るス
タックトタイプのＣＳＰを示す断面図である。第１の実
施形態と同様の箇所には同一の符号を付す。上記第１の
実施形態に比べて、この実施形態では、積層ＩＣチップ
１１，１２との間の絶縁膜（接着剤）１５に、所定径の
絶縁性フィラー１５２が添加されている。これにより、
両チップの対向領域内で実質均一なギャップを形成する
ようにした。この他は第１の実施形態と同様の構成であ
る。
タックトタイプのＣＳＰを示す断面図である。第１の実
施形態と同様の箇所には同一の符号を付す。上記第１の
実施形態に比べて、この実施形態では、積層ＩＣチップ
１１，１２との間の絶縁膜（接着剤）１５に、所定径の
絶縁性フィラー１５２が添加されている。これにより、
両チップの対向領域内で実質均一なギャップを形成する
ようにした。この他は第１の実施形態と同様の構成であ
る。
【００１９】具体的な構成としては、両チップ１１と１
２が十分に絶縁性を得ることのできる所定径、例えば５
０μｍのシリコンフィラー１５２を添加した絶縁ペース
トを絶縁膜１５として用る。このフィラー１５２を添加
した絶縁膜１５により、両チップ１１と１２が圧着（固
着）されている。
２が十分に絶縁性を得ることのできる所定径、例えば５
０μｍのシリコンフィラー１５２を添加した絶縁ペース
トを絶縁膜１５として用る。このフィラー１５２を添加
した絶縁膜１５により、両チップ１１と１２が圧着（固
着）されている。
【００２０】上記構成によれば、フィラー１５２によ
り、両チップ１１，１２の相互圧着時には実質均一なギ
ャップが保たれ、そのまま固着された状態となる。絶縁
膜１５としては、その膜厚はフィラー１５２の径に依存
するので制御しやすい。すなわち、フィラー１５２を略
均一な適当な径にしておけば、絶縁膜１５が偏って薄い
部分ができるようなことはない。よって、絶縁抵抗が低
下する箇所もなくなり、ショートの危険性はほとんどな
くなる。
り、両チップ１１，１２の相互圧着時には実質均一なギ
ャップが保たれ、そのまま固着された状態となる。絶縁
膜１５としては、その膜厚はフィラー１５２の径に依存
するので制御しやすい。すなわち、フィラー１５２を略
均一な適当な径にしておけば、絶縁膜１５が偏って薄い
部分ができるようなことはない。よって、絶縁抵抗が低
下する箇所もなくなり、ショートの危険性はほとんどな
くなる。
【００２１】また、加圧してもフィラー１５２によって
絶縁膜１５としての適当な厚さを確保できるので、絶縁
膜１５の気密性をよくすることもでき、絶縁膜欠損部分
が生じる危険性も大幅に解消される。よって、水分の侵
入は阻止され、不良化する原因を作らない。
絶縁膜１５としての適当な厚さを確保できるので、絶縁
膜１５の気密性をよくすることもでき、絶縁膜欠損部分
が生じる危険性も大幅に解消される。よって、水分の侵
入は阻止され、不良化する原因を作らない。
【００２２】上記各実施形態によれば、スタックトタイ
プのＣＳＰにおける積層ＩＣチップ間の絶縁固着状態に
関し、加圧時に左右のバランスが不均一になることがあ
っても、積層ＩＣチップ相互の対向面が、実質平行にな
るように保持でき、絶縁性が良好となる。
プのＣＳＰにおける積層ＩＣチップ間の絶縁固着状態に
関し、加圧時に左右のバランスが不均一になることがあ
っても、積層ＩＣチップ相互の対向面が、実質平行にな
るように保持でき、絶縁性が良好となる。
【００２３】
【発明の効果】以上説明したように本発明によれば、ス
タックトタイプのＣＳＰにおける積層ＩＣチップ間の絶
縁固着状態に関し、積層するＩＣチップ相互間の絶縁膜
にその膜厚を均一に制御できる支持部材を設けたり、フ
ィラーを添加したりした。この結果、積層ＩＣチップ対
向面が実質平行になるように保持でき、絶縁膜厚が制御
しやすい高信頼性の半導体装置を提供することができ
る。
タックトタイプのＣＳＰにおける積層ＩＣチップ間の絶
縁固着状態に関し、積層するＩＣチップ相互間の絶縁膜
にその膜厚を均一に制御できる支持部材を設けたり、フ
ィラーを添加したりした。この結果、積層ＩＣチップ対
向面が実質平行になるように保持でき、絶縁膜厚が制御
しやすい高信頼性の半導体装置を提供することができ
る。
【図１】本発明の第１の実施形態に係るスタックトタイ
プのＣＳＰを示す断面図である。
プのＣＳＰを示す断面図である。
【図２】本発明の第２の実施形態に係るスタックトタイ
プのＣＳＰを示す断面図である。
プのＣＳＰを示す断面図である。
【図３】従来におけるスタックトタイプのＣＳＰを示す
断面図である。
断面図である。
１０…ベース基板 １１，１２…ＩＣチップ １１１，１２１…電極パッド １３…外部端子 １４…ボンディングワイヤ（金線） １５…絶縁膜（接着剤） １５１…突起（支持部材） １５２…絶縁性フィラー １６…封止樹脂
Claims (2)
- 【請求項１】 主表面周辺の領域に複数の電極パッドが
設けられた第１のＩＣチップと、 前記第１のＩＣチップ周辺の電極パッドに重ならない大
きさを有し、前記第１のＩＣチップ上面に絶縁膜を介し
て固着される第２のＩＣチップと、を具備し、 前記絶縁膜中において前記第１のＩＣチップと第２のＩ
Ｃチップのとの対向領域内で少なくとも周辺付近に前記
第１、第２のＩＣチップが実質平行に支持されるための
絶縁性の支持部材が含まれていることを特徴とする半導
体装置。 - 【請求項２】主表面周辺の領域に複数の電極パッドが設
けられた第１のＩＣチップと、 前記第１のＩＣチップ周辺の電極パッドに重ならない大
きさを有し、前記第１のＩＣチップ上面に絶縁膜を介し
て固着される第２のＩＣチップと、を具備し、 前記絶縁膜中において前記第１のＩＣチップと第２のＩ
Ｃチップのとの対向領域内で実質均一なギャップを形成
するように所定径の絶縁性フィラーが添加されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26938999A JP2001094046A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26938999A JP2001094046A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094046A true JP2001094046A (ja) | 2001-04-06 |
Family
ID=17471734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26938999A Withdrawn JP2001094046A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001094046A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425766B1 (ko) * | 2001-06-28 | 2004-04-03 | 동부전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
| JP2008078367A (ja) * | 2006-09-21 | 2008-04-03 | Renesas Technology Corp | 半導体装置 |
| US7368813B2 (en) | 2003-11-10 | 2008-05-06 | Casio Computer Co., Ltd. | Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
| JPWO2006109506A1 (ja) * | 2005-03-30 | 2008-10-23 | 新日鐵化学株式会社 | 半導体装置の製造方法及び半導体装置 |
| US7608480B2 (en) | 2004-03-31 | 2009-10-27 | Casio Computer Co., Ltd. | Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion |
| US7615411B2 (en) | 2003-06-03 | 2009-11-10 | Casio Computer Co., Ltd. | Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof |
-
1999
- 1999-09-22 JP JP26938999A patent/JP2001094046A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100425766B1 (ko) * | 2001-06-28 | 2004-04-03 | 동부전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
| US7615411B2 (en) | 2003-06-03 | 2009-11-10 | Casio Computer Co., Ltd. | Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof |
| US7709942B2 (en) | 2003-06-03 | 2010-05-04 | Casio Computer Co., Ltd. | Semiconductor package, including connected upper and lower interconnections |
| US7368813B2 (en) | 2003-11-10 | 2008-05-06 | Casio Computer Co., Ltd. | Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
| US7563640B2 (en) | 2003-11-10 | 2009-07-21 | Casio Computer Co., Ltd. | Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
| US7692282B2 (en) | 2003-11-10 | 2010-04-06 | Casio Computer Co., Ltd | Semiconductor device including semiconductor element surrounded by an insulating member wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
| USRE43380E1 (en) | 2003-11-10 | 2012-05-15 | Teramikros, Inc. | Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof |
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| JP2008078367A (ja) * | 2006-09-21 | 2008-04-03 | Renesas Technology Corp | 半導体装置 |
| US8518744B2 (en) | 2006-09-21 | 2013-08-27 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060406 |