JP2865806B2 - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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Hitachi Ltd
Akita Electronics Co Ltd
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、樹脂封止型半導体装置に関し、特に、シン
グルインラインパッケージ構造を採用する樹脂封止型半
導体装置に適用して有効な技術に関するものである。
〔従来の技術〕
実装密度が高い樹脂封止型半導体装置として、ZIP（Z
igzag Ｉｎ−Ｉine Ｐackage）構造を採用した樹脂封止
型半導体装置がある。この樹脂封止型半導体装置はタブ
の表面上に搭載された半導体ペレットを樹脂封止部（レ
ジン）で気密封止している。半導体ペレットには例えば
DRAM（Ｄynamic Ｒandom Ａccess Ｍemory）が搭載され
る。半導体ペレットの外部端子（ボンディングパッド）
はボンディングワイヤを介在させてインナーリードの一
端側に電気的に接続される。インナーリードの他端側は
アウターリードに一体に構成される。アウターリード
（外部ピン）は樹脂封止部の一面に複数本ジグザグに配
置される。
ZIP構造を採用する樹脂封止型半導体装置はそのアウ
ターリードを介して実装基板に実装される。この樹脂封
止型半導体装置は半導体ペレットの素子形成面、インナ
ーリード、アウターリードの夫々の実装基板に対してほ
ぼ垂直に配置する。つまり、ZIP構造の樹脂封止型半導
体装置はDIP（Ｄual Ｉｎ−Ｉine Ｐackige）、SOP（Ｓ
mall Ｏut−Iine Ｐackage）の夫々に比べて実装基板上
での占有面積が小さく実装密度が高い。
なお、ZIP構造を採用する樹脂封止型半導体装置につ
いては例えば特開平１−107548号公報に記載されてい
る。
〔発明が解決しようとする課題〕
本発明者は半導体ペレットに１〔Mbit〕の大容量を備
えたDRAMを搭載するZIP構造の樹脂封止型半導体装置の
開発を行っている。DRAMのメモリセルはメモリセル選択
用MISFETと情報蓄積用容量素子との直列回路で構成され
る。DRAMの周辺回路は相補型MISFET、バイポーラトラン
ジスタの夫々を組合せて構成される。前記半導体ペレッ
トは平面長方形状で構成され、DRAMの大容量化が進むに
つれて、この半導体ペレットの平面サイズは増大され
る。これに対して、ZIP構造の樹脂封止型半導体装置
は、統一の標準規格に基づき400〔mil〕のサイズで構成
される。
前記DRAMはアクセスタイムの高速化を図る目的でアド
レスノンマルチ方式を採用する。このアドレスノンマル
チ方式の採用により、半導体ペレットの素子形成面に配
置されるアドレス信号用外部端子数及びアドレス信号用
のアウターリードの数はアドレスマルチ方式の２倍にな
る。例えば、半導体ペレットはアドレス信号用外部端
子、クロック系信号用外部端子、データ信号用外部端
子、電源用外部端子等少なくとも28個の外部端子が必要
とされる。このため、外部端子は半導体ペレットの長方
形状の各辺（４辺）に沿った周辺部分の領域に配置さ
れ、長方形状の半導体ペレットの長辺の中央部にも配置
される。
また、外部端子を長方形状の半導体ペレットの各辺に
配置した理由としては、次のものもある。前記DRAMで
は、長方形状の半導体ペレットの長辺方向の中央部にワ
ード線を選択するロウアドレスデコーダ回路が２列に並
んで配置されており、その２列のロウアドレスデータ回
路の間に周辺回路が配置されている。さらに８個のメモ
リ形成マットが中央の周辺回路をロウアドレスデコーダ
回路をはさんで４個づつ配置されている。アクセスタイ
ムの高速化を図る為には、ワード線を選択する為のアド
レス信号を入力するボンディングパッドをロウアドレス
デコーダ回路の近くに配置する必要がある。これは、ボ
ンディングパッドからロウアドレスデコーダ回路までの
配線抵抗を小さくする為である。つまり、２列に並んだ
ロウアドレスデータ回路の間にアドレス信号用のボンデ
ィングパッドを配置すればアドレス信号用のボンディン
グパッドからロウアドレスデコーダ回路までの配線抵抗
は小さくできる。このような理由で前記DRAMにおいて
は、ワード線を選択する為のアドレス信号を入力するボ
ンディングパッドが、長方形状の半導体ペレットの２つ
の長辺の中央部に配置されている。
この半導体ペレットを樹脂で封止した場合、樹脂封止
部のアウターリードが配列された面に対向しかつ最も隔
離する半導体ペレットの辺に沿って配置された外部端子
に電気的に接続するために、インナーリードを半導体ペ
レットの外側に引き回す必要が生じる。前述のように、
半導体ペレットの大型化及びZIP構造の樹脂封止型半導
体装置のサイズの制約があるので、樹脂封止部にはイン
ナーリードの引き回しを行う領域がほとんどない。この
ため、全てのインナーリードを半導体ペレットの外側に
引き回すことができない。又、仮に引き回したとすると
樹脂封止部のサイズが特に高さ方向のサイズが増大し、
ZIP構造を採用する樹脂封止型半導体装置が大型化する
という問題点が生じる。
また、このZIP構造を採用する樹脂封止型半導体装置
の大型化は、メモリボードに実装された際、メモリボー
ドの立体的な実装密度を低下するという問題点を生じ
る。
本発明の目的は、シングルインラインパッケージ構造
を採用する樹脂封止型半導体装置において、小型化を図
ることが可能な技術を提供することにある。
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、前記小型化を図ると共に歩留りを向上することが
可能な技術を提供することにある。
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、電気的信頼性を向上することが可能な技術を提供
することにある。
本発明の他の目的は、前記樹脂封止型半導体装置にお
いて、動作速度の高速化を図ることが可能な技術を提供
することにある。
本発明の他の目的は、前記樹脂封止型半導体装置の放
熱効率を向上することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
（１）平面方形状の各辺に沿った素子形成面に外部端子
を複数配置する半導体ペレットを樹脂で封止したZIP構
造の樹脂封止型半導体装置であって、前記半導体ペレッ
トと重なるように前記樹脂封止部のアウターリードが配
置された面と対向しかつ最も離隔した半導体ペレットの
辺に沿って配置された外部端子に電気的に接続される信
号用インナーリードを配置する。
（２）前記半導体ペレットと重なるように配置された信
号用インナーリードの幅寸法は、それ以外の信号用イン
ナーリードの前記半導体ペレットの周囲を引き回すイン
ナーリードの幅寸法に比べて細く構成される。
（３）前記半導体ペレットと重なるように配置された電
源用インナーリードの幅寸法は、前記半導体ペレットと
重なるように配置された信号用インナーリードの幅寸法
に比べて太く構成される。
〔作 用〕
上述した手段（１）によれば、前記半導体ペレットの
最も離隔した辺に沿って配置された外部端子に電気的に
接続される信号用インナーリードを半導体ペレットの占
有面積内において引き回すことで樹脂封止部のサイズを
縮小することができるので、ZIP構造の樹脂封止型半導
体装置の小型化を図ることができる。また、前記半導体
ペレットに重なるように配置された信号用インナーリー
ドの長さは半導体ペレットの外側を引き回した場合に比
べて短縮され、この信号用インナーリードのインダクタ
ンスを小さくすることができるので、信号ノイズを低減
し、半導体ペレットに搭載された回路の誤動作を防止
し、ZIP構造の樹脂封止型半導体装置の電気的信頼性を
向上することができる。また、ZIP構造の樹脂封止型半
導体装置の小型化により、メモリセルボード上での立体
的な実装密度を向上することができる。
上述した手段（２）によれば、前記半導体ペレットに
重なるように配置された信号用インナーリードと半導体
ペレットとの間に形成される寄生容量を低減し、信号用
インナーリードの信号伝達速度を速くすることができる
ので、ZIP構造の樹脂封止型半導体装置の動作速度の高
速化を図ることができる。
上述した手段（３）によれば、前記電源用インナーリ
ードと半導体ペレットとの間に形成される寄生容量を増
加し、前記半導体ペレットに搭載された回路で使用され
る電源のノイズをカップリング作用により低減すること
ができるので、ZIP構造の樹脂封止型半導体装置の電気
的信頼性を向上することができる。また、前記電源用イ
ンナーリードのインダクタンスを小さくし、電源ノイズ
を低減することができるので、ZIP構造の樹脂封止型半
導体装置の電気的信頼性を向上することができる。
以下、本発明の構成について、ZIP構造を採用する樹
脂封止型半導体装置に本発明を適用した実施例とともに
説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔実施例〕
本発明の実施例であるZIP構造を採用する樹脂封止型
半導体装置を第２図（外観図）及び第１図（拡大部分断
面図）で示す。
第２図に示すように、ZIP構造を採用する樹脂封止型
半導体装置10は樹脂封止部（レジンモールド部）５の実
装側の一端面にすべてのアウターリード（外部ピン）3B
を配列する。つまり、ZIP構造を採用する樹脂封止型半
導体装置10は、シングルインラインパッケージ構造で構
成され、外部ピンを実装基板に挿入して実装される。
このZIP構造を採用する樹脂封止型半導体装置10は、
第１図及び第３図（第１図のIII−III切断線で切った断
面図）に示すように、インナーリード3A上に絶縁フィル
ム２、半導体ペレット１の夫々を順次積み重ねて構成さ
れる。
前記インナーリード3A、アウターリード3Bの夫々は同
一のリードフレームに打ち抜き加工又はエッチング加工
を施すことにより形成される。つまり、インナーリード
3A、アウターリード3Bの夫々は一体に成型される。イン
ナーリード3A及びアウターリード3Bは例えば鉄−ニッケ
ル合金（例えばニッケルの含有量は50〔％〕）で形成さ
れる。この鉄−ニッケル合金の表面には例えばZn−Ni合
金メッキ層が設けられる。このインナーリード3A及びア
ウターリード3Bは例えば約200〔μｍ〕の膜厚で形成さ
れる。なお、インナーリード3A及びアウターリード3Bは
電気伝導性及び熱伝導性に優れた銅（Cu）系材料で形成
してもよい。
前記アウターリード3Bは、標準規格に基づき、各端子
に番号が付され、夫々に印加される信号が規定される。
前述のように、インナーリード3Aはアウターリード3Bと
一体に成型されるので、インナーリード3Aに印加される
信号はアウターリード3Bに印加される信号と同様であ
る。第１図中、ZIP構造を採用する樹脂封止型半導体装
置10は左端から右端に向って１番端子、２番端子、…
…、28番端子の夫々が順次配列される。つまり、ZIP構
造を採用する樹脂封止型半導体装置10は合計28端子（28
ピン）で構成される。
前記１番端子（アウターリード3B）にはリフレッシュ
信号▲▼、２番端子にはチップイネーブル信号▲
▼、３番端子にはアウトプットイネーブル信号▲
▼、４番端子にはライトイネーブル信号▲▼の夫々
が印加される。５番端子にはデータ出力信号Dout、６番
端子にはデータ入力信号Dinの夫々が印加される。７番
端子にはアドレス信号A19、８番端子にはアドレス信号A
18、９番端子にはアドレス信号A17の夫々が印加され
る。10番端子には基準電源電圧Vss例えば回路の接地電
位０〔Ｖ〕が印加される。11番端子にはアドレス信号
A1、12番端子にはアドレス信号A0、13番端子にはアドレ
ス信号A4、14番端子にはアドレス信号As、15番端子には
アドレス信号A6の夫々が印加される。16番端子にはアド
レス信号A7、17番端子にはアドレス信号A3、18番端子に
はアドレス信号A2の夫々が印加される。19番端子には動
作電源電圧Vcc例えば回路の動作電圧５〔Ｖ〕が印加さ
れる。20番端子にはアドレス信号A8、21番端子にはアド
レス信号A16、22番端子にはアドレス信号A15、23番端子
にはアドレス信号A14、24番端子にはアドレス信号A13の
夫々が印加される。25番端子にはアドレス信号A12、26
番端子にはアドレス信号A11、27番端子にはアドレス信
号A10、28番端子にはアドレス信号A9の夫々が印加され
る。
前記半導体ペレット１は前記第１図に示すように樹脂
封止部５の中央部分に配置される。半導体ペレット１は
平面長方形状の単結晶珪素基板で形成される。半導体ペ
レット１の素子形成面（インナーリード3Aに対向する面
と反対側の面）には１〔Mbit〕の大容量を有するDRAMが
搭載される。
このDRAMが搭載された半導体ペレット１を第４図（チ
ップレイアウト図）に示す。
第４図に示すように、半導体ペレット１の素子形成面
に搭載されたDRAMは中央部分にメモリセルアレイ（MA）
11を配置する。このメモリセルアレイ11は、同第４図
中、半導体ペレット１の上部及び下部において各々８分
割され、合計16分割される。この16個に細分化されたう
ちの１つのメモリセルアレイMAは64〔Kbit〕の容量で構
成される。
前記16個に細分化されたうちの２個のメモリセルアレ
イMAの間には夫々カラムアドレスデコーダ回路（YDCE）
12及びセンスアンプ回路（SA）13の一部が配置される。
センスアンプ回路13は相補型MISFET（CMOS）で構成さ
れ、センスアンプ回路13の一部はｎチャネルMISFFETで
構成される。センスアンプ回路13の他部であるｐチャネ
ルMISFET前記一部と対向した位置においてメモリセルア
レイMAの端部に配置される。センスアンプ回路13の一端
側からは相補性データ（２本のデータ線）がメモリセル
アレイMA上に延在し、本実施例のDRAMはフォールデット
ビットライン方式線（２交点方式）で構成される。
前記16個に細分化されたメモリセルアレイMAの夫々の
中央側の一端にはロウアドレスデコーダ回路装置（XDE
C）14及びワードドライバ回路（図示しない）が配置さ
れる。前記ロウアドレスデコーダ回路14の近傍にはデー
タ線プリチャージ回路15、コモンソース切替スイッチ回
路16、ワード線プリチャージ回路17の夫々が配置され
る。
前記16個に細分化されたメモリセルアレイMAの夫々の
周辺側の他端にはモコソース切り換えスイッチ回路18が
配置される。
これら16個に細分化されたメモリセルアレイMAの周辺
に配置された回路12〜18はDRAMの直接周辺回路と呼ぶ。
カラムアドレスデコーダ回路（YDEC）12及びセンスア
ンプ回路13とその両端の１対のメモリセルアレイMA、１
対のロウアドレスデコーダ回路（XDEC）14、データ線プ
リチャージ回路15、コモンソース線切換えスイッチ回路
16、18及びワード線プリチャージ回路17でメモリマット
が構成される。つまり、このDRAMは８分割されたメモリ
マットで構成されている。つまり、１対のメモリセルア
レイと直接周辺回路でメモリマットが構成されている。
前記DRAMの上辺には上辺周辺回路19、下辺には下辺周
辺回路21が夫々配置される。DRAMの上側に配置された４
個のメモリマットと下側に配置された４個のメモリマッ
トとの間には中辺周辺回路20が配置される。これらの周
辺回路19〜21はDRAMの間接周辺回路と呼ぶ。
前記DRAMのメモリセルアレイ11の夫々は１〔bit〕の
情報を保持するメモリセルが行列状に複数配置される。
メモリセルはメモリセル選択用MISFETと情報蓄積用容量
素子との直列回路で構成される。前記直接周辺回路12〜
18、間接周辺回路19〜21の夫々は基本的に相補型MISFET
とバイポーラトランジスタを組合せて構成される。
次にメモリセルの等価回路及びその周辺回路を第５図
に示す。各メモリセルＭはメモリセル選択用MISFETQsと
情報蓄積用容量素子Ｃとの直列回路で構成され、ワード
線とデータ線の交差部分に配置されている。又、情報蓄
積用容量素子Ｃの一方の電極には、メモリマットを駆動
する電源電圧Vccの1/2の電圧（1/2Vcc）が印加されてい
る。前述のように各メモリセルアレイは、64〔Kbit〕の
容量で構成されており、各メモリセルアレイには、128
本のワード線WL0〜WL127と512組のデータ線対DL0,DL0〜
DL511,▲▼が配置されている。
これら128本のワード線WLO〜WL127は、行方向に延在
し、ロウアドレステコーダ回路（XDEC）14に接続されて
いる。このロウアドレスデコーダ回路（XDEC）14ではプ
リデコーダ回路（Prc,DEC）22から入力するプリデコー
ド信号X0〜X15により１本のワード線が選択される。こ
のプリデコード信号は、外部から入力されるアドレス信
号A0〜A6で形成される。AMでは、フォールデットビット
ライン方式を採用している為、１本のデータ線（例えば
DL0）に接続されるメモリセルＭは１本おきにワード線
に接続されている。列方向に延在するデータ線は２本で
１対となってセンスアンプ回路13に接続される、例え
ば、このデータ線対の中の特定メモリセルの情報を読み
出す場合、“H"又は“L"の情報は読み出し用スイッチMI
SFETQyおよびコモンI/O線,I/O,▲▼を介してメイ
ンアンプ（MAP）23に入って増幅され、出力バッファ回
路（DoB）24及び外部端子（Dout）を介して出力され
る。又、データ線対の選択はカラムアドレスデコーダ回
路（YDEC）12で行う。
なお、第４図においてプリデコーダ回路（Pre.DEC）2
2は中央周辺回路20内に、又インアンプ（MAP）23及び出
力バッファ回路（DoB）24は下辺周辺回路21内に位置し
ている。
次にこのDRAMの具体的な構造について、第６図（要部
断面図）を用いて説明する。
第６図中には、左側から右側に向って、このDRAMのCM
OS領域CMOS、バイポーラトランジスタ領域Bip,DRAMメモ
リセルアレイ領域MAの夫々を示している。
第６図に示すように、このDRAMは単結晶珪素からなる
p-型半導体基板30及びその主面上に成長させたエピタキ
シャル層で形成された基体で構成されている。
このDRAMのバイポーラトランジスタ形成領域Bipには
バイポーラトランジスタT1,T2の夫々が配置されている
バイポーラトランジスタT1,T2の夫々は素子分離領域で
囲まれた領域内においてp-型半導体基板30の主面に設け
られている。素子分離領域は、p-型半導体基板30、埋込
型のp+型半導体領域32、p-型ウェル領域35、ｐ型チャネ
ルストッパ領域37及び素子間分離用絶縁膜36で構成され
る。この素子分離領域を構成する埋込型のp+型半導体領
域32は、p-型半導体基板30とp-型エピタキシャル層33と
の間に設けられている。p-型ウェル領域35は主面部にそ
の底面が埋込型のp+型半導体領域32に接触（接続）する
ように構成されている。ｐ型チャネルストッパ領域37は
前記p-型ウェル領域35の主面部に設けられている。素子
間分離用絶縁膜36は前記p-型ウェル領域35の主面上に設
けられている。この素子間分離用絶縁膜36はp-型ウェル
領域35の主面を選択的に酸化することにより形成した酸
化珪素膜で形成されている。
前記バイポーラトランジスタT1,T2の夫々はｎ型コレ
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域からな
る縦型構造のnpn型で構成されている。バイポーラトラ
ンジスタT1は高周波特性で構成され、バイポーラトラン
ジスタT2は高耐圧で構成されている。
ｎ型コレクタ領域は、埋込型のn+型半導体領域31B,n-
型ウェル領域34B又はｎ型ウェル領域34C、及びコレクタ
電位引き上げ用n+型半導体領域40で構成されている。埋
込型のn+型半導体領域31Bはp-型半導体基板30とｎ型ウ
ェル領域34Bとの間に設けられている。この埋込型のn+
型半導体領域31Bは前記埋込型のp+半導体領域32に対し
て自己整合で形成されている。前記n-型ウェル領域34
C、ｎ型ウェル領域34Bの夫々は、真性コレクタ領域とし
て使用する。この n-型ウェル領域34C、ｎ型ウェル領域34Bの夫々は前記p-
型ウェル領域35に対して自己整合で形成されている。コ
レクタ電位引上げ用n-型半導体領域40は、その底面を前
記埋込型のn+型半導体領域31Bに接触し、埋込型のn+型
半導体領域31Bのコレクタ電位を基板表面に取り出せる
ように構成されている。
バイポーラトランジスタT1の真性コレクタ領域である
ｎ型ウェル領域34BはバイポーラトランジスタT2のそれ
に比べて高不純物濃度で形成されている。。つまり、バ
イポーラトランジスタT1は、真性コレクタ領域の抵抗値
を小さくすることができるので、高周波特性を高めるこ
とができる。これに対して、バイポーラトランジスタT2
の真性コレクタ領域であるn-型ウェル領域34Cはバイポ
ーラトランジスタT1のそれに比べて低不純物濃度で形成
されている。つまり、バイポーラトランジスタT2は、真
性コレクタ領域とｐ型ベース領域とのpn接合耐圧を高め
ることができるので、高耐圧化を図ることができる。
ｐ型ベース領域は真性ベース領域として使用されるｐ
型半導体領域42及びグラフトベース領域として使用され
るp+型半導体領域49で構成されている。ｐ型半導体領域
42、p+型半導体領域49の夫々は一体に構成され、夫々n-
型ウェル領域34C又はｎ型ウェル領域34Bの主面部に設け
られている。
ｎ型エミッタ領域n+型は半導体領域56で構成されてい
る。n+型半導体領域56は前記ｐ型ベース領域の真性ベー
ス領域であるｐ型半導体領域42の主面部に設けられてい
る。
前記ｎ型コレクタ領域のコレクタ電位引上げ用n+型半
導体領域40には、層間絶縁膜54に形成された接続孔55を
通して配線57が接続されている。同様に、ｐ型ベース領
域のグラフトベース領域であるp+型半導体領域49、ｎ型
エミッタ領域であるn+型半導体領域56の夫々は層間絶縁
膜54に形成された接続孔55を通して配線57が接続されて
いる。
前記層間絶縁膜54は例えば酸化珪素膜54A、BPSG（Ｂo
ron−Ｐhospho−Ｓilicale Ｇlass）膜54Bの夫々を順次
積層した２層構造で構成されている。下層の酸化珪素膜
54Aは上層のBPSG膜54BのＢやＰが下層の素子に漏れるこ
とを防止するために設けられている。酸化珪素膜54Aは
例えば有機シランガスをソースガスとする。又は無機シ
ランガス及び酸化窒素ガスをソースガスとするCVD法で
堆積する。上層のBPSG膜は、下層の素子と上層の導電層
との絶縁分離を行いかつ表面を平坦化できるように構成
されている。このBPSG膜は、CVD法で堆積し、デンシフ
ァイ及びリフローが施される。
前記配線57は製造工程における第１層目の配線形成工
程で形成される。この配線57は、遷移金属シリサイド膜
57A、アルミニウム合金膜57B、遷移金属シリサイド膜57
Cの夫々を順次積層した３層構造で構成されている。前
記遷移金属シリサイド膜57A、57Cの夫々としては例えば
MoSi2膜を使用する。また、遷移金属シリサイド膜57A、
57Cの夫々としてはTaSi2膜、TiSi2膜又はSWi2を使用し
てもよい。又、下層の遷移金属シリサイド膜57Aに変え
て遷移金属窒化膜例えばTiN膜を使用してもよい。
前記配線57の下層の遷移金属シリサイド膜57Aは、基
板（珪素）と配線57との接続部分において珪素のエピタ
キシャル層が成長されることを防止し、接続部の抵抗値
を低減できるように構成されている。中層のアルミニウ
ム合金膜57Bは、配線57の主体として構成され、アルミ
ニウムに銅（Cu）及び珪素（Si）を添加している。前記
Cuはマイグレーション現象を低減できる作用がある。前
記Siはアロイスパイク現象を低減できる作用がある。上
層の遷移金属シリサイド膜57Cは、その下層のアルミニ
ウム合金膜57Bの表面に比べて光反射率を低下させるこ
とができる。つまり、上層の遷移金属シリサイド膜57C
は、フォトリソグラフィ技術において、エッチングマス
ク（フォトレジスト膜）の露光時の回折現象を低減し、
エッチングマスクのサイズの変動を低減することができ
るので、配線57の加工精度を向上できるように構成され
ている。また、上層の遷移金属シリサイド膜57Cは中層
のアルミニウム合金膜57Bの表面に発生するアルミヒル
ロックを低減できるように構成されている。
前記配線57の上層には層間絶縁膜58を介在させて配線
60が設けられている。配線60は、この領域においては図
示していないが、層間絶縁膜58に形成された接続孔59を
通して下層の配線57に接続されている。層間絶縁膜58
は、第６図には詳細に示していないが、例えばプラズマ
CVD法で堆積した酸化珪素膜、SOG（Ｓpin Ｏn Ｇlass）
法で塗布及びベーク処理を施した酸化珪素膜、プラズマ
CVD法で堆積した酸化珪素膜の夫々を順次積層した３層
構造で構成されている。この層間絶縁膜58は主に中層の
酸化珪素膜で表面の平坦化を図るように構成されてい
る。
前記配線60は製造工程における第２層目の配線形成工
程により形成されている。この配線60は、前記配線57と
実質的に同様に、遷移金属シリサイド膜60A、アルミニ
ウム合金膜60B、遷移金属シリサイド膜60Cの夫々を順次
積層した３層構造で構成されている。
前記DRAMのCMOS領域CMOSにはｎチャネルMISFETQN、ｐ
チャネルMISFETQpの夫々が配置されている。
ｎチャネルMISFETQnは素子間分離用絶縁膜36及びｐ型
チャネルストッパ領域37で周囲を囲まれた領域内におい
てp-型ウェル領域35の主面に構成されている。素子間分
離用絶縁膜36はp-型ウェル領域35の主面を酸化した酸化
珪素膜で形成されている。ｐ型チャネルストッパ領域37
は素子間分離用絶縁膜36下においてp-型ウェル領域35の
主面部に設けられている。前記p-型ウェル領域35の底部
にはそれに接触（接続）された埋込型のp+型半導体領域
32が設けられている。この埋込型のp+型半導体領域32
は、p-型ウェル領域35の一部として使用され、p-型ウェ
ル領域35の不純物濃度に比べて高不純物濃度に設定され
ている。つまり、埋込型のp+型半導体領域32は、p-型ウ
ェル領域35の底部分の比抵抗値を低減することができる
ので、CMOSに特有の寄生サイリスタ動作を防止できるよ
うに構成されている。p-型ウェル領域35、埋込型のp+型
半導体領域32、ｐ型チャネルストッパ領域37の夫々はバ
イポーラトランジスタ領域Bipの素子分離領域のp-型ウ
ェル領域35、埋込型のp+型半導体領域32、ｐ型チャネル
ストッパ領域37の夫々と同一層で形成されている。
前記ｎチャネルMISFETQNは、主にp-型ウェル領域35、
ゲート絶縁膜43、ゲート電極44、ソース領域及びドレイ
ン領域である一対のｎ型半導体領域45及び一対のn+型半
導体領域48で構成されている。
前記p-型ウェル領域35はチャネル形成領域として使用
される。ゲート絶縁膜43はp-型ウェル領域35の主面を酸
化して形成した酸化珪素膜で形成されている。ゲート電
極44は多結晶珪素膜及びその上層に遷移金属シリサイド
膜（高融点金属シリサイド膜）を積層した複合膜で構成
されている。このゲート電極44は、前記複合膜に限定さ
れず、多結晶珪素膜、遷移金属シリサイトド膜或は遷移
金属膜（高融点金属膜:Mo,Ti,Ta,W）、又は多結晶珪素
膜の上層に遷移金属シリサイトド膜或は遷移金属膜を積
層した複合膜で構成してもよい。ゲート電極44は製造工
程における第１層目のゲート配線工程により形成されて
いる。
低不純物濃度のｎ型半導体領域45は高不純物濃度のn+
型半導体領域48とチャネル形成領域との間に設けられて
いる。このｎ型半導体領域45はｎチャネルMISFETQNを所
謂LDD（Ｌightly Ｄoped Ｄrain）構造に構成する。ｎ
型半導体領域45はゲート電極44に対して自己整合で形成
されている。高不純物濃度のn+型半導体領域48は前記ゲ
ート電極44の側壁にそれに対して自己整合で形成された
サイドウォールスペーサ47に対して自己整合で形成され
ている。サイドウォールスペーサ47は例えば酸化珪素膜
で形成されている。
ｎチャネルMISFETQNのソース領域、ドレイン領域の夫
々であるn+型半導体領域48には層間絶縁膜54に形成され
た接続孔55を通して配線57が接続されている。配線57は
前記バイポーラトランジスタ領域Bipに形成される配線5
7と同一層で形成されている。
前記ｐチャネルMISFQETQpは素子間分離用絶縁膜36で
周囲を囲まれた領域内においてn-型ウェル領域34Aの主
面に構成されている。n-型ウェル領域34Aの底部にはそ
れに接触（接続）された埋込型のn+型半導体領域31Aが
設けられている。この埋込型のn+型半導体領域31Aは、n
-型ウェル領域34Aの一部として使用され、n-型ウェル領
域34Aの不純物濃度に比べて高不純物濃度に設定されて
いる。埋込型のp+型半導体領域32と同様に、埋込型のn+
半導体領域31Aは、n-型ウェル領域34Aの底部分の比抵抗
値を低減し、寄生サイリスタ動作を防止できるように構
成されている。n-型ウェル領域34A、埋込型のn+半導体
領域31Aの夫々はバイポーラトランジスタ領域Bipのn-型
ウェル領域（真性コレクタ領域）34C、埋込型のn+型半
導体領域（埋込型コレクタ領域）31Bの夫々と実質的に
同一層で形成されている。前記埋込型のn+型半導体領域
31Aは、バイポーラトランジスタ領域Bipの埋込型のn+型
半導体領域31Bに比べて、基板の深さ方向のサイズが大
きく構成されている。つまり、埋込型のn+型半導体領域
31Aは、それを形成するｎ型不純物（本実施例の場合、
Ｐ）をn-型ウェル領域34A側に積極的にわき上がらせて
いる。この結果、ＰチャネルMISFETQpが形成されるn-型
ウェル領域34Aの表面からの深さ（埋込型のn+型半導体
領域31Aまでの深さ）は、前記バイポーラトランジスタ
領域Bipのn-型ウェル領域34Cの深さに比べて浅く構成さ
れる。
ｐチャネルMISFETQpは、主にn-型ウェル領域（チャネ
ル形成領域）34A、ゲート絶縁膜43、ゲート電極44、ソ
ース領域及びドレイン領域である一対のｐ型半導体領域
46及び一対のp+型半導体領域49で構成されている。ｐチ
ャネルMISFETQpは前記ｎチャネルMISFETQNと同様にLDD
構造で構成されている。
前記ｐチャネルMISFETQpが形成される前記n-型ウェル
領域34Aは前述のように浅い深さで構成され、このn-型
ウェル領域34Aはその表面からｐチャネルMISFETQpのp+
型半導体領域49の接合深さ（xj）の２倍までの深さの領
域が前記バイポーラトランジスタ領域Bipのn-型ウェル
領域34Cに比べて高不純物濃度で構成される。このn-型
ウェル領域34Aの不純物濃度は下層の埋込型のn+型半導
体領域31Aのｎ型不純物のわき上がりにより高められて
いる。n-型ウェル領域34Aの前記表面から接合深さの２
倍の深さまでの領域は、ｐチャネルMISFETQpのp+型半導
体領域49とn-型ウェル領域34Aとのpn接合部からn-型ウ
ェル領域34A側に形成される空乏領域が伸びる領域であ
り、パンチスルーが発生する領域である。本実施例のDR
AMは表面の約0.2〔μｍ〕の領域から約0.8〔μｍ〕の深
い領域の範囲においてパンチスルーが発生する領域であ
るので、n-型ウェル領域34Aは前記範囲においてn-型ウ
ェル領域34Cの同一領域の不純物濃度に比べて高い不純
物濃度で構成されている。なお、前記ｐチャネルMISFET
Qpのp+型半導体領域49の接合深さは本実施例の場合約0.
5〔μｍ〕で構成されている。
前記ｐチャネルMISFETQpのソース領域、ドレイン領域
の夫々であるp+型半導体領域49には層間絶縁膜54に形成
された接続孔55を通して配線57が接続されている。
このように、n-型ウェル領域（真性コレクタ領域）34
C、埋込型のn+型半導体領域（埋込型コレクタ領域）31B
の夫々を基体の深さ方向に順次配置したバイポーラトラ
ンジスタＴ（T1,T2）と、前記n-型ウェル領域34C、埋込
型のn+型半導体領域31Bの夫々と同一層でかつ同一導電
型で形成されるn-型ウェル領域34A、埋込型のn+型半導
体領域31Aの夫々を基体の深さ方向に順次配置した領域
に形成されるｐチャネルMISFETQpとを有するDRAMにおい
て、前記ｐチャネルMISFETQpを形成するn-型ウェル領域
34Aの基体表面からの深さを、前記バイポーラトランジ
スタＴのn-型ウェル領域（真性コレクタ領域）34Cの基
体表面から深さに比べて浅く構成する。この構成によ
り、前記ｐチャネルMISFETQpを形成する領域のn-型ウェ
ル領域34Aを浅くし、このn-型ウェル領域34Aに比べて高
不純物濃度の埋込型のn+型半導体領域31Aの基体表面か
らの深さを浅くすることができるので、n-型ウェル領域
34Aの表面側の不純物濃度を高めて前記ｐチャネルMISFE
TQpのパンチスルーを低減し（又は短チャネル効果を低
減し）、ｐチャネルMISFETQpの高集積化を図ることがで
きると共に、前記バイポーラトランジスタＴの真性コレ
クタ領域であるn-型ウェル領域34Cを深くし、このn-型
ウェル領域34Cの主面部に形成されるｐ型ベース領域
（ｐ型半導体領域42、p+型半導体領域49）と埋込型のn+
型半導体領域31Bとを隔離することができるので、ｐ型
ベース領域とｎ型コレクタ領域とのpn接合耐圧を向上
し、バイポーラトランジスタＴの高耐圧化を図ることが
できる。
また、前記ｐチャネルMISFETQpは、パンチスルーを低
減するためにn-型ウェル領域（チャネル形成領域）34A
の主面部に高濃度でｎ型不純物を導入（カウンタードー
プ）することがないので、不純物散乱効果を低減し、ソ
ース・ドレイン間電流量Idsを増加することができるの
で、動作速度の高速化を図ることができる。
前記DRAMのメモリセルアレイMAには、第５図に示すよ
うに、メモリセルＭが行列状に複数配置されている。
メモリセルＭのメモリセル選択用MISFETQsは、第６図
に示すように、素子間分離用絶縁膜36及びｐ型チャネル
ストッパ領域37で周囲を囲まれた領域内においてp-型ウ
ェル領域35の主面部に構成されている。p-型ウェル領域
35の底部には、前記ｎチャネルMISFETQNが形成されたp-
型ウェル領域35と同様に、埋込型のp+型半導体領域32が
設けられている。
前記メモリセル選択用MISFETQsは、主にp-型ウェル領
域（チャネル形成領域）35、ゲート絶縁膜43、ゲート電
極44、ソース領域及びドレイン領域である一対のｎ型半
導体領域45で構成されている。このメモリセル選択用MI
SFETQsは、ソース領域及びドレイン領域部分を除き、前
記ｎチャネルMISFETQNと実質的に同一構造で構成されて
いる。メモリセル選択用MISFETQsのソース領域及びドレ
イン領域であるｎ型半導体領域45は1014〔atoms/cm2〕
以下のｎ型不純物（例えばｐ）をイオン打込法で導入す
ることにより形成されている。つまり、ｎ型半導体領域
45は、ｎ型不純物の導入による結晶欠陥数を低減し、か
つ導入後の熱処理で前記結晶欠陥を充分に回復し、pn接
合部でのリーク電流量すなわち情報蓄積用容量素子Ｃの
情報となる電荷のリーク量を低減するように構成されて
いる。このｎ型半導体領域45は低不純物濃度で形成され
ているので、メモリセル選択用MISFETQsはｎチャネルMI
SFETQNと同様にLDD構造で構成される。
前記ゲート電極44は行方向に延在するワード線（WL）
44と一体に構成されている。つまり、前記ゲート電極4
4、ワード線44の夫々は同一導電層形成されている。ワ
ード線44は行方向に配置された複数のメモリセルＭのメ
モリセル選択用MISFETQsの夫々のゲート電極44を接続す
るように構成されている。
前記メモリセル選択用MISFETQsのゲート電極44のゲー
ト長寸法は1.0〔μｍ〕で構成されている。
前記メモリセル選択用MISFETQsの一方（相補性データ
線の接続側）のｎ型半導体領域45には層間絶縁膜54に形
成された接続孔55を通して相補性データ線（DL）57が接
続されている。この一方のｎ型半導体領域45と相補性デ
ータ線57とはn+型半導体領域56を介在させて接続されて
いる。このn+型半導体領域56、一方のｎ型半導体領域45
の夫々は一体に構成されている。n+型半導体領域56は、
接続孔55に規定された領域内において、p-型ウェル領域
35の主面部にｎ型不純物を導入することにより形成され
ている。このn+型半導体領域56は、前記接続孔55、素子
間分離用絶縁膜36の夫々が製造工程におけるマスク合せ
ずれを生じても、相補性データ線57とp-型ウェル領域35
とが短絡しないように構成されている。また、n+型半導
体領域56は相補性データ線57、一方のｎ型半導体領域45
の夫々の接続抵抗値を低減することができる。
また、前記メモリセル選択用MISFETQsの他方（情報蓄
積用容量素子Ｃの接続側）のｎ型半導体領域45は後述す
る情報蓄積用容量素子Ｃの下層電極層51と接続され、両
者の接続にはn+型半導体領域51Aを介在させている。こ
のn+型半導体領域51Aは他方のｎ型半導体領域45と一体
に構成されている。n+型半導体領域51Aは、前記下層電
極層51を接続する接続孔50に規定された領域内におい
て、前記下層電極層51に導入されたｎ型不純物をp-型ウ
ェル領域35の主面部に拡散することにより形成されてい
る。このn+型半導体領域51Aは他方のｎ型半導体領域45
と下層電極層51との接続抵抗値を低減できるように構成
されている。また、n+型半導体領域51Aは、他方のｎ型
半導体領域45とp-型ウェル領域35とのpn接合部に付加さ
れる寄生容量を増加し、情報蓄積用容量素子Ｃの電荷蓄
積量を増加できるように構成されている。
前記メモリセル選択用MISFETQsのゲート電極44の上層
には符号を付けない絶縁膜酸化珪素膜）が設けられ、こ
の絶縁膜、ゲート電極44の夫々の側壁にはサイドウォー
ルスペーサ47が設けられている。
前記メモリセルＭの情報蓄積用容量素子Ｃは、第６図
に示すように、主に下層電極層51、誘電体膜52、上層電
極層53の夫々を順次積層して構成されている。つまり、
情報蓄積用容量素子Ｃは所謂スタックド構造（積層型:S
TC）で構成されている。
このスタックド構造の情報蓄積用容量素子Ｃの下層電
極層51の一部（中央部分）はメモリセル選択用MISFETQs
の他方のｎ型半導体領域45に接続されている。
前記スタックド構造の情報蓄積用容量素子Ｃの下層電
極層51は例えばCVD法で堆積した多結晶珪素膜で形成
し、この多結晶珪素膜には抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入されている。下層電極層51
は、下地の段差形状を利用し、かつ側壁を利用してスタ
ックド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加
するために、例えば200〜400〔nm〕程度の比較的厚い膜
厚で形成されている。この下層電極層51は製造工程にお
ける第２層目のゲート配線形成工程により形成される。
誘電体膜52は、基本的には下層電極層（多結晶珪素
膜）51の上層（表面上）にCVD法で堆積された窒化珪素
膜、この窒化珪素膜を高圧で酸化した酸化珪素膜を積層
した２層構造で構成されている。実際には、誘電体膜52
は、下層電極層51である多結晶珪素膜の表面に自然酸化
珪素膜（５〔nm〕未満の非常に薄い膜厚なので図示しな
い）が形成されているので、自然酸化珪素膜、窒化珪素
膜、酸化珪素膜の夫々を順次積層した３層構造で構成さ
れている。前記誘電体膜34の下層の窒化珪素膜は、CVD
法で堆積されるので、下地の下層電極層51の結晶状態や
段差形状に影響されず、下地に対して独立なプロセス条
件で形成することができる。つまり、窒化珪素膜は、下
層電極層51の表面を窒化して形成した窒化珪素膜に比べ
て、絶縁耐圧が高く、単位面積当りの欠陥数が少ないの
で、リーク電流が非常に少ない。しかも、窒化珪素膜は
酸化珪素膜に比べて誘電率が高い特徴がある。上層の酸
化珪素膜は、非常に良質な膜で形成することができる。
また、後に詳述するが、酸化珪素膜は、高圧酸化（1.5
〜10〔toll〕で形成されるので、常圧酸化に比べて短い
酸化時間つまり熱処理時間で形成することができる。
誘電体膜52は、下層電極層51の上面及び側壁に沿って
設けられており、下層電極層51の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜52の面積の増加は
スタックド構造の情報蓄積用容量素子Ｃの電化蓄積量を
向上することができる。この誘電体膜52の平面形状は上
層電極層53の平面形状で規定され、実質的に上層電極層
53と同一形状で構成されている。
前記上層電極層53は誘電体膜52を介在させて下層電極
層51を覆うようにその上部に設けられている。上層電極
層53は隣接する他のメモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃの上層電極層53と一体に構成されて
いる。上層電極層53には固定電位1/2Vccが印加されてい
る。上層電極層53は例えばCVD法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜には抵抗値を低減する
ｎ型不純物が導入されている。この上層電極層53は製造
工程における第３層目のゲート配線形成工程により形成
される。上層電極層53は例えば前記下層電極層51とほぼ
同等の膜厚で形成されている。
前記メモリセルＭは列方向に隣接する他の１個のメモ
リセルＭと接続されている。つまり、列方向に隣接する
２個のメモリセルＭは、夫々のメモリセル選択用MISFET
Qsの一方のｎ型半導体領域45を一体に構成し、その部分
を中心に反転パターンで構成されている。この２個のメ
モリセルＭは行方向に配置され、この２個のメモリセル
Ｍと行方向に隣接する他の２個のメモリセルＭとは列方
向に２分の１ピッチずれて配置されている。
前記相補性データ線57は前記スタックド構造の情報蓄
積用容量素子Ｃの上層電極層53上に層間絶縁膜54を介在
させて配置されている。相補性データ線57は前記配線57
と同一層で形成されている。この相補性データ線57上に
は層間絶縁膜58を介在させてシャント用ワード線（WL）
60を配置している。シャント用ワード線60は、数十〜数
百個のメモリセルＭ毎に所定領域において、ワード線
（WL）44に接続されている。ワード線44はメモリセルア
レイMAにおいて延在方向に複数個に分割されており、シ
ャント用ワード線60は前記分割された複数個の夫々のワ
ード線44に接続されている。シャント用ワード線60は、
ワード線44の抵抗値を低減し、情報書込み動作、情報読
み出し動作の夫々においてメモリセルＭの選択速度を速
くできるように構成されている。このシャント用ワード
線60は前記配線60と同一導電層で形成される。
メモリセルアレイMAの直接周辺回路及び間接周辺回路
は、これらバイポーラトランジスタT1,T2及びｎチャネ
ル及びｐチャネルMISFETQsで構成されている。
半導体ペレット１に搭載されるDRAMは、アドレスノン
マルチ方式を採用するので、同第４図に示すように、長
方形状の各辺に沿った周辺部分において、素子形成面に
複数個の外部端子（ボンディングパッド）BPを配置す
る。半導体ペレット１の上側の短辺に沿った領域にはア
ドレス信号A11,A12,A13,A14,A15,基準電源電圧Vss,動作
電源電圧Vccの夫々が印加される外部端子BPが配置され
る。下側の短辺に沿った領域にはアウトプットイネーブ
ル信号▲▼、ライトイネーブル信号▲▼、デー
タ出力信号Dout、データ入力信号Din、アドレス信号
A19,A18の夫々が印加される外部端子BPが配置される。
また、この領域には基準電圧Vrefが印加される外部端子
BPが配置される。左側の長辺に沿った領域にはアドレス
信号A0,A1,A2,A3,A9,A10、リフレッシュ信号▲▼、
チップイネーブル信号▲▼、動作電源電圧Vccの夫
々が印加される外部端子BPが配置される。右側の長辺に
沿った領域にはアドレス信号A4,A5,A6,A7,A8,A16,A17基
準電源電圧Vssの夫々が印加される外部端子BPが配置さ
れる。
このDRAMが搭載された半導体ペレット１は例えば5.3
×12.4〔nm2〕のチップサイズで構成される。第１図に
おいて、前記半導体ペレットは第４図の上辺周辺回路19
が右側に位置するように配置されている。
前記半導体ペレット１の外部端子BPは、前記第１図に
示すように、樹脂封止部５内に引き回されたインナーリ
ード3Aの先端側に電気的に接続される。この接続はボッ
ディングワイヤ４で行われる。ボンディングワイヤ４は
例えばAuワイヤを使用する。ボンディングワイヤ４はこ
れに限定されないがボール・ボンディング法でボンディ
ングされる。ボール・ボンディング法は、ボンディング
ワイヤ４の一端側に金属ボールを形成し、この金属ボー
ルを熱圧着に超音波振動を併用して外部端子BPにボンデ
ィングする方式である。ボンディングワイヤ４の他端側
は同様に熱圧着に超音波振動を併用してインナーリード
3Aの表面にボンディングされる。また、前記ボンディン
グワイヤ４としてはCuワイヤやAlワイヤを使用してもよ
い。なお、第１図では特定のリードフレームとそれに対
応するボンディングパッドがボンディングワイヤ４で接
続された図になっているが、これは図を簡単にする為で
あり、実際にはすべてのリードフレームがそれぞれに対
応するボンディングパッドに接続されている。
前記インナーリード3Aの先端側の表面つまりボンディ
ング領域にはAgメッキ層3aが設けられる。Agメッキ層3a
はインナーリード3Aの表面とボンディングワイヤ４との
接続に際してボンダビリティを高める目的で形成され
る。
前記インナーリード3Aと半導体ペレット１との間に設
けられた絶縁フィルム２は、主に両者間を電気的に分離
し、かつ両者間を接着する目的で形成される。絶縁フィ
ルム２は例えば熱硬化性樹脂であるポリイミド系樹脂フ
ィルムで形成される。このポリイミド系樹脂フィルムは
例えば100〜300〔μｍ〕程度の厚さで形成される。ま
た、絶縁フィルム２の表面には接着剤層を設ける。絶縁
フィルム２は、半導体ペレット１と実質的に同様の平面
長方形状で形成し、半導体ペレット１の平面サイズに比
べて若干大きい平面サイズで形成する。
前記樹脂封止部５は例えばフェノール硬化型エポキシ
系樹脂で形成される。このフェノール硬化型エポキシ系
樹脂にはシリコーンゴム及びフィラーが添加される。シ
リコーンゴムは、若干量添加され、フェノール硬化型エ
ポキシ系樹脂の弾性率を低下させる作用がある。フィラ
ーは、球形の酸化珪素粒で形成され、熱膨張率を低下さ
せる作用がある。
このZIP構造を採用する樹脂封止型半導体装置10は400
〔mil〕のサイズで構成される。
このように構成されるZIP構造を採用する樹脂封止型
半導体装置10は前記第１図及び第３図に示すようにタブ
を廃止した所謂タブレス構造で構成される。タブの廃止
により、半導体ペレット１の裏面に絶縁フィルム２を介
在させインナーリード3Aを配置し、このインナーリード
3Aは半導体ペレット１を横切れるように構成される。半
導体ペレット１は前述のように各辺に沿って外部端子BP
が配置されるので、樹脂封止部５のアウターリード3Bが
配列された面と対抗しかつ最っとも離隔した半導体ペレ
ット１の辺に沿って配置された外部端子BPに接続される
インナーリード3Aは半導体ペレット１の下側を通過す
る。半導体ペレット１のアウターリードー3Bの配列され
た面から最も離隔した辺は、第１図中上側の辺であり、
前記第４図においては左側の長辺に相当する。半導体ペ
レット１の下側を通過するインナーリード3Aはアドレス
信号A1（11番端子）、A0（12番端子）、A3（17番端
子）、A2（18番端子）の合計４本である。これら４本の
インナーリード3Aは絶縁フィルム２を介在させて半導体
ペレット１を支持する。
この半導体ペレット１の下側を通過する４本のインナ
ーリード3Aの半導体ペレット１と重なる領域の幅寸法
は、それ以外のインナーリード3Aの樹脂封止部５内で引
き回される領域の幅寸法に比べて細く構成される。ま
た、前記４本のインナーリード3Aの幅寸法は基準電源電
圧Vss、動作電源電圧Vccの夫々が印加されるインナーリ
ード3Aの幅寸法に比べて細く構成される。つまり、前記
４本のインナーリード3Aは、その幅寸法を細くすること
により、絶縁フィルム２を介在させた半導体ペレット１
との間に形成される寄生容量を低減するように構成され
る。インナーリード3Aの幅寸法を細くすることは抵抗値
の増加につながるが、本実施例は、抵抗値の増加に比べ
て、アクセスタイムの高速化に寄生容量が大きく関与す
るのでこの寄生容量を積極的に小さくする。
また、半導体ペレット１の絶縁フィルム１を介在させ
た下側には基準電源電圧Vssが印加されたインナーリー
ド3A（10番端子）、動作電源電圧Vccが印加されたイン
ナーリード3A（19番端子）の合計２本が配置される。こ
の２本のインナーリード3Aの幅寸法は、他のインナーリ
ード3Aの樹脂封止部５内での引き回された領域の幅寸法
に比べて太く構成される。基準電源電圧Vssが印加され
たインナーリード3Aは、前記第４図中、下側の短辺（下
辺周辺回路21側）の右部分に配置される。動作電源電圧
Vccが印加されたインナーリード3Aは、第４図中、上側
の短辺（上辺周辺回路19側）の右部に配置される。つま
り、２本のインナーリード3Aは、半導体ペレット１の対
向する短辺側の夫々に配置され、半導体ペレット１の角
部の２点を支持する。前記アドレス信号A0,A1,A2,A3の
それぞれが印加される４本のインナーリード3Aは積極的
に幅寸法を細くしているので、半導体ペレット１の実質
的な支持は電源が印加された前記２本のインナーリード
3Aにより行なわれる。
前記基準電源電圧Vssが印加されたインナリード3A、
動作電源電圧Vccが印加されたインナーリード3Aの夫々
は半導体ペレット１の短辺側の近傍においてアウターリ
ード3Bに即座に一体化される。つまり、２本の夫々のイ
ンナーリード3Aは、樹脂封止部５内での引き回しの領域
が少なく、短い寸法で構成され、インダクタンスを低減
できるように構成される。
また、リフレッシュ信号▲▼が印加されるインナ
ーリード3A、アドレス信号A9が印加されるインナーリー
ド3Aの夫々は先端部分において２本に分岐される。イン
ナーリード3Aの先端側の分岐された一方はボンディング
領域としてボンディングワイヤ４に接続される。インナ
ーリード3Aの先端側の分岐された他方は半導体ペレット
１の下側に絶縁フィルム２を介在させて配置される。こ
の分岐された他方は、前記基準電源電圧Vss,動作電源電
圧Vccの夫々が印加されたインナーリード3Aで支持され
る２点以外において、半導体ペレットの他の２点を支持
するように構成される。つまり、リフレッシュ信号▲
▼が印加されるインナーリード3Aの先端側の分岐され
た他方は、第４図中、下側の短辺（下辺周辺回路21側）
の左部分に配置される。また、アドレス信号A9が印加さ
れるインナーリード3Aの先端側が分岐された他方は、第
４図中、上側の短辺（上辺周辺回路19側）の左部分に配
置される。すなわち、基準電源電圧Vss、動作電源電圧V
cc、リフレッシュ信号▲▼、アドレス信号A9の夫々
が印加される４本のインナーリード3Aの先端部分は、半
導体ペレット１の各角部に配置され、絶縁フィルム２の
長方形状の各角部に接着される。つまり、絶縁フィルム
２はその各角部において４点で支持される。したがっ
て、絶縁フィルム２は適度な張力を持ってインナーリー
ド3Aに支持することができる。
このように、平面長方形状の各辺に沿った素子形成面
に外部端子BPを複数配置する半導体ペレット１が樹脂封
止部５で封止されるZIP構造の樹脂封止型半導体層10で
あって、前記半導体ペレット１の素子形成面と対向する
裏面に、絶縁フィルム２を介在させ、前記樹脂封止部５
のアウターリード3Bが配置された面と対向しかつ最っと
も離隔した半導体ペレット１の辺に沿って配置された外
部端子BPに電気的に接続される信号用インナーリード
（A0,A1,A2,A3）3Aを配置し、前記半導体ペレット１の
裏面に、前記絶縁フィルム２を介在させて、前記半導体
ペレット１を支持する電源用インナーリード（Vss、Vc
c）3Aを配置する。この構成により、前記半導体ペレッ
ト１の最っとも離隔した辺に沿って配置された外部端子
BPに電気的に接続される信号用インナーリード3Aを半導
体ペレット１の占有面積内において引き回し、この信号
用インナーリード3Aの引き回しに相当する分、樹脂封止
部５のサイズを縮小することができるので、ZIP構造の
樹脂封止型半導体装置10の小型化を図ることができると
共に、前記電源用インナーリード3Aで半導体ペレット
１、絶縁フィルム２の夫々の支持を補強し、半導体ペレ
ット１を安定に保持することができるので、ZIP構造の
樹脂封止型半導体装置10の歩留りを向上することができ
る。また、前記半導体ペレット１の裏面に配置された信
号用インナーリード3Aの長さは引き回した場合に比べて
短縮され、この信号用インナーリード3Aのインダクタン
スを小さくすることができるので、信号ノイズを低減
し、半導体ペレット１に搭載されたDRAMの誤動作を防止
し、ZIP構造の樹脂封止型半導体装置10の電気的信頼性
を向上することができる。また、ZIP構造の樹脂封止型
半導体装置10は、その小型化により、メモリボード上で
の実装密度を高めることができる。このようなインナー
リード3Aの構成は、ロウアドレスデコーダ回路14及びロ
ウアドレスデコーダ回路14に入力するアドレス信号用の
ボンディングパッドが半導体ペレット１の中央に位置す
る場合に特に効果的である。つまり、アクセススピード
の高速化を図ることができる。
また、前記半導体ペレット１の裏面に前記絶縁フィル
ム２を介在させて配置された信号用インナーリード3Aの
幅寸法は、それ以外の信号用インナーリード3Aの前記半
導体ペレット１の周囲を引き回す部分の幅寸法に比べて
細く構成される。この構成により、前記半導体ペレット
１の裏面に配置された信号用インナーリード3Aと半導体
ペレット１との間に形成される寄生容量を低減し、信号
用インナーリード3Aのアドレス信号の伝達速度を速くす
ることができるので、ZIP構造の樹脂封止型半導体装置1
0（DRAM）の動作速度の高速化を図ることができる。
また、前記半導体ペレット１の裏面に前記絶縁フィル
ム２を介在させて配置された電源用インナーリード3Aの
幅寸法は、前記半導体ペレット１の裏面に前記絶縁フィ
ルム２を介在させて配置された信号用インナーリード3A
の幅寸法に比べて太く構成される。この構成により、前
記電源用インナーリード3Aと半導体ペレット１との間に
形成される寄生容量を増加し、前記半導体ペレット１に
搭載されたDRAMで使用される電源のノイズをカップリン
グ作用により低減することができるので、ZIP構造の樹
脂封止型半導体装置10の電気的信頼性を向上することが
できる。また、前記電源用インナーリード3Aのインダク
タンスを小さくし、電源ノイズを低減することができる
ので、ZIP構造の樹脂封止型半導体装置10の電気的信頼
性を向上することができる。また、前記電源用インナー
リード3A及び前記半導体ペレット１の裏面に配置された
４本の信号用インナーリード3Aは、前記半導体ペレット
１に搭載されたDRAMの動作で発生する熱を前記絶縁フィ
ルム２、前記電源用インナーリード3A及び前記半導体ペ
レット１の裏面に配置された４本の信号用インナーリー
ド3Aの夫々を通して樹脂封止部５の外部に放出すること
ができるので、樹脂封止型半導体装置10の熱抵抗を低減
することができる。
なお、前記ZIP構造を採用する樹脂封止型半導体装置1
0は、半導体ペレット１の支持に電源用インナーリード3
Aを使用した、ノンコネクション用インナーリード（空
ピン）がある場合にはこれを使用してもよい。
次に前記実施例のZIP構造を採用する樹脂封止型半導
体装置のインナーリードの形状を変えた第１の変形例に
ついて説明する。
この第１の変形例のZIP構造を採用する樹脂封止型半
導体装置の基本的構造を第５図（拡大部分断面外観図）
で示す。
第１の変形例のZIP構造を採用する樹脂封止型半導体
装置10は、第７図に示すように、基本的には前記実施例
のものと実質的に同様に構成される。この変形例では、
基準電源電圧Vss、動作電源電圧Vccが印加されるインナ
ーリード3Aの一部が幅広となっており、この部分で半導
体ペレット１を支持している。
この構造では、前記実施例の他に、樹脂封止時の半導
体ペレット１の揺れを低減できること、及び基準電源電
圧Vss、動作電源電圧Vccが印加されるインナーリード3A
のインダクタンスを低減できるという効果がある。
次に、前記実施例のZIP構造を採用する樹脂封止型半
導体装置の絶縁フィルム２の形状を変えた第２の変形例
について説明する。
この第２の変形例のZIP構造を採用する樹脂封止型半
導体装置のリードフレームに絶縁フィルムを貼り着けた
状態を第８図に示す。また、この第２の変形例のZIP構
造樹脂封止型半導体装置の構造を第９図に示す。尚、第
９図では絶縁フィルムは省略している。この第２の変形
例の特徴は、絶縁フィルム２が３分割されている点にあ
る。これは絶縁フィルム２をできるだけ小さくするため
である。絶縁フィルム２はそれ自体水分を有している。
この樹脂封止型半導体装置10を実装基板等にハンダで実
装する際にベーパーリフローを行うが、その際に絶縁フ
ィルム２から出た水分が膨張してこの樹脂封止型半導体
装置10にクラックが発生することがある。従って、絶縁
フィルム２の面積はできるだけ小さくする方が耐湿性の
点では良い。
この第２の変形例では、半導体ペレット１の上辺、中
央、下辺周辺回路19,20,21に対応する位置に絶縁フィル
ム２が位置している。第８図に示すように、電源用イン
ナーリード3Aは半導体ペレット１の短辺に沿うように配
置され、アドレス信号A1,A2のインナーリードはその電
源用インナーリード3Aの近傍でかつ平行するような部分
を有する形状となっている。又、アドレス信号A0,A3の
インナーリードは、半導体ペレット１の中央部に対応す
る位置で平行になるような形状とされている。このよう
な電源用インナーリード3A及びアドレス信号A0,A1,A2,A
3のインナーリード3Aの形状は、絶縁フィルム２に張り
を持たせる為のものである。
なお、第８図に示すインナーリード3Aの構造の場合半
導体ペレット１のアドレス信号A0,A1及びA2,A3のボンデ
ィングパッド順とインナーリード3Aの順が第１図又は第
７図に示す場合とは逆になるが、この変形例では第９図
に示すようにアドレス信号A0,A1のボンディングパッド
とアドレス信号A0,A1のインナーリード3Aとを接続して
いる。又アドレス信号A2,A3のボンディングパッドとア
ドレス信号A3,A2のインナーリード3Aとを接続してい
る。これは、アドレス信号A0,A1又はA2,A3が互いに入れ
換ったとしても、外部から入力する信号を何ら変える必
要がなく、ワード線の選択にも何ら変化がないからであ
る。
この第２の変形例によれば、前記実施例で得られる効
果の他に、樹脂封止型半導体装置10の耐湿性を向上する
ことができるという効果が得られる。
次に、本発明の第３の変形例として、インナーリード
3Aを半導体ペレット１の回路形成面の上に配置した例に
ついて第10図を用いて説明する。
第10図に示すように、半導体ペレット１の回路形成面
の上に絶縁フィルム２が粘りつけられており、さらに絶
縁フィルム２の上にインナーリード3Aが配置されてい
る。
電源用インナーリード3Aは、半導体ペレット１の上辺
及び下辺周辺回路19,21に対応する位置に接着されてい
る。アドレス信号A0〜A3のインナーリード3Aは、半導体
ペレット１の回路形成面上に延在し、半導体ペレット１
のアドレス信号A0〜A3のボンディングパッドの近くで終
端している。
また、アドレス信号A0〜A3のインナーリード3Aとボン
ディングパッドの関係は変形例２と同様の関係になって
いる。
この第３の変形例によれば前記実施例によって得られ
る効果を得ることができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいては種々変更可能であることは勿論である。
例えば、本発明は、前記ZIP構造を採用する樹脂封止
型半導体装置10の半導体ペレット１にSRAM,ROM等他のメ
モリを搭載してもよい。
また、本発明は、前記実施例のZIP構造を採用する樹
脂封止型半導体装置において、半導体ペレット１に４
〔Mbit〕又はそれ以上の大容量のDRAMを搭載してもよ
い。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
シングルインラインパッケージ構造を採用する樹脂封
止型半導体装置において、小型化を図ることができる。
また、前記樹脂封止型半導体装置において、前記小型
化を図ると共に歩留りを向上することができる。
また、前記樹脂封止型半導体装置において、電気的信
頼性を向上することができる。
また、前記樹脂封止型半導体装置において、動作速度
の高速化を図ることができる。
また、前記樹脂封止型半導体装置の熱抵抗を低減する
ことができる。
【図面の簡単な説明】
第１図は、本発明の実施例であるZIP構造を採用する樹
脂封止型半導体装置の拡大断面図、 第２図は、前記ZIP構造を採用する樹脂封止型半導体装
置の外観図、 第３図は、前記ZIP構造を採用する樹脂封止型半導体装
置の要部断面図、 第４図は、前記ZIP構造を採用する樹脂封止型半導体装
置の半導体ペレットのレイアウト図、 第５図は、メモリセル及びその周辺回路の等価回路図、 第６図は、メモリセル及び周辺回路の要部断面図、 第７図は、本発明の第１の変形例であるZIP構造を採用
する樹脂封止型半導体装置の拡大断面図、 第８図は、本発明の第２の変形例であるZIP構造を採用
する樹脂封止型半導体装置のリードフレームの外観図、 第９図は、前記第２の変形例のZIP構造を採用する樹脂
封止型半導体装置の拡大断面図、 第10図は、第３の変形例のZIP構造を採用する樹脂封止
型半導体装置の拡大断面図である。 図中、１……半導体ペレット、２……絶縁フィルム、3A
……インナーリード、3B……アウターリード、４……ボ
ンディングワイヤ、５……樹脂封止部、10……ZIP構造
を採用する樹脂封止型半導体装置、BP……外部端子であ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−92556（ＪＰ，Ａ) 特開 平１−107548（ＪＰ，Ａ) 実開 昭63−82950（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 21/52

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の素子が形成された方形状の主面を有
    する半導体ペレットと、 前記方形状の主面の長辺に沿って配置された複数の第１
    のボンディングパッドと、前記方形状の主面の短辺に沿
    って配置された複数の第２のボンディングパッドと、 前記半導体ペレットの主面に対してほぼ垂直な面を有
    し、前記半導体ペレットを封止する封止体と、 前記半導体ペレットの主面に対してほぼ垂直な面から前
    記封止体の外部に突出するとともに前記封止体内に延在
    し、前記第１及び第２のボンディングパッド近傍に位置
    する端部を有する複数のリードと、 前記第１及び第２のボンディングパッドと前記リードの
    端部を電気的に接続する手段とを有する樹脂封止型半導
    体装置であって前記第１のボンディングパッドに電気的
    に接続されたリードのうち少なくとも１本は、前記半導
    体ペレットの主面上に重なる部分を有することを特徴と
    する樹脂封止型半導体装置。
  2. 【請求項２】前記半導体ペレットの中央部には周辺回路
    が位置し、その両側には複数のメモリセルアレイが位置
    する事を特徴とする特許請求の範囲第１項記載の樹脂封
    止型半導体装置。
  3. 【請求項３】前記周辺回路は、ロウアドレスデコーダー
    回路を含むことを特徴とする特許請求の範囲第２項記載
    の樹脂封止型半導体装置。
  4. 【請求項４】前記第１のボンディングパッドは、前記メ
    モリセルアレイの間に位置し、前記ロウアドレスデコー
    ダー回路に電気的に接続されていることを特徴とする特
    許請求の範囲第３項記載の樹脂封止型半導体装置。
  5. 【請求項５】前記メモリセルアレイは行方向に延在する
    複数のワード線と列方向に延在する複数のデータ線と、
    このワード線とデータ線の交差部に配置された複数のメ
    モリセルを有し、前記ワード線は前記ロウアドレスデコ
    ーダー回路に接続されていることを特徴とする特許請求
    の範囲第３項記載の樹脂封止型半導体装置。
  6. 【請求項６】前記メモリセルは、直列接続されたスイッ
    チ手段と容量素子とからなることを特徴とする特許請求
    の範囲第５項記載の樹脂封止型半導体装置。
  7. 【請求項７】前記少なくとも１本のリードの前記半導体
    ペレットの主面上に重なる部分の幅は、前記第２のボン
    ディングパッドに接続されたリードの幅よりも小さいこ
    とを特徴とする特許請求の範囲第１項記載の樹脂封止型
    半導体装置。
  8. 【請求項８】前記少なくとも１本のリードは、前記方形
    状の主面の向い合う長辺を横切って延在することを特徴
    とする特許請求の範囲第１項記載の樹脂封止型半導体装
    置。
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