KR0139868B1 - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치

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KR0139868B1
KR0139868B1 KR1019940012809A KR19940012809A KR0139868B1 KR 0139868 B1 KR0139868 B1 KR 0139868B1 KR 1019940012809 A KR1019940012809 A KR 1019940012809A KR 19940012809 A KR19940012809 A KR 19940012809A KR 0139868 B1 KR0139868 B1 KR 0139868B1
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마사키 모모도미
준이치 미야모토
도시하루 와타나베
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은, 메모리셀의 미세화를 도모할 수 있으면서 비트선간의 커플링노이즈를 작게할 수 있고, 안정동작을 수행할 수 있는 EEPROM을 제공하는 것이다.
부유게이트와 제어게이트를 갖춘 불휘발성의 메모리셀을 복수해 직렬접속한 NAND셀을 복수개 직접해서 이루어진 EEPROM에 있어서, NAND셀의 드레인 확산층에 접속되는 비트선(181~1816)을 텅스텐 폴리사이드로 이루어진 제1도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되는 소오스선(211)을 A1으로 이루어진 제2도전층으로 형성하며, 제1도전층의 고립패턴(1817)을 소오스선(211)을 형성하여 이층과 콘택트시켜 이 고립패턴(1817)에 소오스선(211)을 접속하고, 비트선(181~1816)을 고립패턴(1817)을 피하도록 배치한 것을 특징으로 한다.

Description

불휘발성 반도체 기억장치
제도는 본 발명의 1실시예에 따른 EEPROM의 NAND셀 구성을 나타낸 평면도,
제2도는 1조의 NAND셀의 평면도 및 등가히로도,
제3도는 제2도(a)의 A-A' 단면도 및, B-B' 단면도,
제4도는 비트선 사이의 용량을 계산하기 위한 등가회로도,
제5도는 제1도에 있어서 텅스텐 폴리사이드의 패턴만을 나타낸 평면도,
제6도는 제5도에 부가하여 A1층 및 콘택트부의 패턴을 나타낸 평면도,
제7도는 제6도의 패턴에 확산층의 패턴을 부가하여 상하좌우에 반복해서 배치한 것을 나타낸 평면도,
제8도는 제7도의 회로구성을 나타낸 등가회로도,
제9도는 소오스 콘택트부의 패턴을 확대해서 나타낸 평면도,
제10도는 제9도의 A-A'단면도 및, B-B' 단면도,
제11도는 종래의 NAND형 셀의 레이아웃을 나타낸 평면도이다.
* 도면의 주요부분에 대한 부호의 설명
11:p형 영역12:소자분리산화막
13:게이트절연막14(141~1416):부유게이트
1416, 1418, 1617, 1618:선택게이트15:층간절연막
16(161~1616):제어게이트17, 20:CVD산화막
18(181~1816):비트선(제1도전층)1817:고립패턴
19:n형 확산층21(211):소오스선(제2도전층)
212, 213, 214: 소오스선 이외의 A1배선
22(221~2217), 23:콘택트부
[산업상의 이용분야]
본 발명은 전기적으로 개서가 가능한 불휘발성 반도체기억장치(EEPROM)에 관한 것으로, 특히 메모리셀 패턴레이아웃의 개량을 도모한 EEPROM에 관한 것이다.
[종래의 기술 및 그 문제점]
EEPROM의 하나로서 고집적화가 가능한 NAND셀형 EEPROM이알려져 있는데, 이는 다음과 같은 구조를 갖춘다. 즉, 복수의 메모리셀을 예컨대 열방향으로 늘어놓고 이들의 셀중 서로 인접하는 셀끼리의 소오스와 드레인을 순차직렬로 접속한다. 이와 같은 접속에 의해, 복수의 메모리셀이 직렬접속된 단위셀군( NAND셀)을 구성하고, 이와 같은 단위셀군을 1단위로서 비트선에 접속한다.
메모리셀은 통상, 전하축적층(부유게이트)와 제어게이트가 적충된 FETMOS구조를 갖춘다. 메모리셀은 n형 기판에 형성딘 p형 웰내에 어레이상으로 직접형성되고, NAND셀의 드레인측은 선택게이트를 매개로 비트선에 접속된다. NAND셀의 소오스측은 선택게이트를 매개로 소오스선(기준전위배선)에 접속되며, 각 메모리셀의 제어게이트는 행방향에 설치된 워드선에 접속된다.
제11도에 종래 메모리셀의 레이아웃도를 나타낸다. 이는 소오스·드레인으로 되는 확산층(1)과, 소오스선으로 되는 텅스텐 폴리사이드(2), 비트선으로 되는 A1배선층(3)및, A1층(3)과 텅스텐 폴리사이드(2)또는 확산층(1)과의 콘택트(4)만을 도시하고 있다.
비트선은 A1층에 형성되고, 더욱이 NAND셀의 소오스 확산층은 텅스텐 폴리사이드와 1NAND셀마다에 콘택트를 취해 소오스 저항을 낮추었다. 그러나, 메모리셀이 미세화되고, 횡방향의 셀 크기가 작아지게 된 경우, 비트선이 A1배선의 경우에는 리소그래피가공의 점에서 최소 디자인치수와 같이 패턴화할 수 없으며, 배선할 수 없다는 문제가 있었다.
즉, 종래에는 텅스텐 폴리사이드의 최소선폭, 간격을 0.55㎛, 0.65㎛, 텅스텐 폴리사이드와 확산층의 치소콘택트를 0.6㎛×0.7㎛, A1의 최소선폭, 간격을 모두 0.8㎛, A1과 확산층의 최소콘택트 크기 0.8㎛×0.9㎛를 이용하고 있어 텅스텐 폴리사이드에 비해 A1배선부분의 크기가 크게 되어 있다.
또한, A1과 확산층의 접촉부분은, 폴리사이드와 확산층의 접촉에 비해 그 애스팩트비가 크게 되기 때문에 메모리셀의 미세화에 있어서 큰 장해로 되었었다. 더욱이, A1층은 두께가 800㎚로 폴리사이드에 비해 두껍기 때문에 비트선사이의 커플링용량이 크게 되어 오동작을 발생시킨다는 문제점이 있었다. 또한, 소오스의 폴리사이드배선은 A1배선에 비해 저항이 크기 때문에 독출시의 셀전류방전때에 시간이 걸리고, 더욱이 복수의 셀마다에 A1과 접촉을 취한 단락부분(5)이 필요하기 때문에 칩면적이 증가한다는 결점이 있었다.
이와 같이, 종래의 EEPROM에 있어서는 비트선으로서 A1배선을 이용하고 있기 때문에 배선폭, 배선간 거리, 접촉 크기를 비교적 크게할 필요가 있고, 이것이 메모리셀의 미세화를 방해하는 요인으로 되었다. 더욱이, A1배선에는 하층과의 콘택트를 위해 막두께를 비교적 두껍게 할 필요가 있고, 이것이 비트선사이의 커플링노이즈에 의한 오동작을 초래하는 요인으로 되었다.
[발명의 목적]
본 발며은 상기한 점을 감안하여 발명된 것으로, 메모리셀의 미세화를 도모할 수 있으면서, 비트선간의 커플링노이즈를 작게할 수 있으며, 안정동작을 수행할 수 있는 EEPROM을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 전기적으로 개서 가능한 불휘발성 메모리셀을 복수개 접속한 셀군을 복수개 직접하여 이루어진 불휘발성 반도체 기억장치에 있어서, 셀군의 드레인 확산층에 접속되는 비트선을 제1도전층으로 형성하고, 셀군의 소오스 확산층에 접속되는 소오스선을 제2도전층에서 형성하며, 비트선을 형성하는 제1도전층을 소오스확산층과 제2도전층의 접속부를 피하도록 설치한 것을 특징으로 한다.
또한, 본 발명은 전하축적층과 제어게이트를 갖춘 불휘발성의 메모리셀을 복수 개직렬로 접속한 NAND형 셀을 복수개 집적하여 이루어진 불휘발성 반도체 기억장치에 있어서, NAND형 셀을 횡방향으로 복수개 배치한 단위셀 어레이로, NAND형 셀의 드레인 확산층에 접속되어 종방향으로 연장되는 비트선을 폴리사이드배선으로 이루어진 제1도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되어 횡방향으로 연장되는 소오스선을 금속배선으로 이루어진 제2도전층으로 형성하며, 제1도전층의 일부를 고립패턴으로서 소오스 확산층상에 형성하고, 이 고립패턴을 콘택트구멍을 통해 소오스 확산층에 접속하며, 제2도전층으로 이루어진 소오스선을 콘택트구멍을 통해서 고립패턴에 접속하고 제1도전층으로 이루어지는 비트선을 고립패턴을 피하도록 설치하며, 고립패턴에 가까운 비트선부터 순서대로 비트선을 굽혀 패턴화하면서 비트선의 굽힘 양을 고립패턴에 가까운 쪽으로부터 순서대로 작게 하여 이루어지는 것을 특징으로 한다.
보다 구체적으로, 메모리셀의 비트선을 두께 200~400㎚의 텅스텐 폴리사이드층으로 형성하고, 메모리셀의 비트선측의 확산층과 직접 콘택트를 취하여 열방향에 배선하는 소오스배선은, 먼저 메모리셀의 소오스 확산층을 텅스텐 폴리사이드층과 직접 접촉하며, 더욱이 그 텅스텐 폴리사이드를 A1층과 콘택트시켜 그 A1배선을 소오스배선으로서 행방향에 배치한다. 비트선의 텅스텐 폴리사이드배선은 소오스와 콘택트를 취한 텅스텐 폴리사이드 패턴과 접속하지 않도록 그 패턴을 우회해서 배선한다.
[작용]
상기와 같이 구성된 본 발명은, 비트선을 형성하는 제1도전층을 소오스 확산층과 제2도전층의 접속부를 피하도록 설치함으로써 셀피치내에서 소오스부의 콘택트를 취하는 것이 가능하게 되어 메모리셀 어레이의 미세화에 유효하게 된다. 또한, 제1도전층으로서 A1배선보다도 콘택트크기, 배선폭, 배선간 거리를 작게할 수 있는 폴리사이드배선을 사용함으로써 메모리셀의 미세화가 가능하게 되고, 또한 콘택트의 애스펙트비가 작아지게 되는 것으로부터 그 막두께도 얇게할 수 있고, 이에 따라 오동작의 발생을 제어하여 안정한 동작을 수행할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도~제3도는 본 발명의 1실시예에 따른 EEPROM의 NAND셀부 구성을 나타낸 것으로, 제1도는 16개의 단체셀과 2개의 선택게이트 트랜지스터를 직렬로 접속한 NAND셀을 횡방향으로 6조 나열한 패턴도이다.
NAND셀의 드레인 확산층에 접속되어 종방향으로 연장되는 비트선(18(181~1816);제1도전층)은 텅스텐이나 몰리브덴등의 폴리사이드로 형성되고, NAND셀의 소오스 확산층에 접속되어, 횡방향으로 연장되는 소오스선(211;제2도전층)은 A1등의 금속으로 형성되어 있다.
제1도전층(18)의 일부가 고립패턴(1817)으로서 소오스 확산층상에 형성되고, 이 고립패턴(1817)이 접촉구멍을 통해 소오스 확산층에 접속되어 있다. 그리고, 제2도전층(211)으로 이루어진 소오스선은 콘택트구멍을 통해 고립패턴(1817)에 접속되어 있다.
제1도전층(18)으로 이루어진 비트선은 고립패턴(1817)을 피하도록 배치되고, 고립패턴(1817)에 가까운 비트선으로부터 차례로 비트선을 굽혀 패턴화되면서 비트선의 굽히는 양은 고립패턴(1817)에 가까운 쪽부터 순서대로 작아지게 되어 있다.
1조의 NAND셀의 평면도 및 등가히로도를 제2도(a),(b)에 나타낸다. 본 실시예에서는 16개의 메모리셀(M1~M16)이 직렬로 접속되어 1개의 NAND셀을 구성하고 있다. 더욱이, NAND셀의 드레인측에는 선택트랜지스터 S1가 배치되고, 소오스측에는 선택트랜지스터(S2)가 배치되어 있다.
제3도(a),(b)는 각각 제2도(a)의 A-A' 단면도 및 B-B' 단면도이다. 소자분리 산화막(12)으로 둘러싸인 p형 영역(11;기판)에 복수의 메모리셀, 즉 복수의 NAND셀을 갖춘 메모리셀 어레이가 형성되어 있다. 이하에는, 1개의 NAND셀에 주목해서 설명한다.
p형 영역(11)상에는 게이트 절연막(13)을 매개로 부유게이트(14(141~1416))가 형성되어 있고, 이들 부유게이트(14)상에는 층간절연막(15)을 매개로 제어게이트트(16(161~1616))가 형성되어 있다. 각 n형 확산층(19)은 인접하는 2개의 메모리의 한쪽에서는 소오스로 하고, 다른 쪽에서는 드레인으로서 공용된다. 이에 따라 각 메모리셀은 직렬로 접속되는 것으로 된다.
NAND셀의 드레인측과 소오스측에는 각각 메모리셀의 부유게이트 및 제어게이트와 동일한 공정에 의해 형성된 선택게이트(1417, 1617, 1418, 1618)가 설치되어 있다.
이와 같이 소자형성된 기판의 윗족은 CVD산화막(17)에 의해 덮여져 있다. CVD산화막(17)상에는 비트선(18)이 설치되고, 이 비트선(18)은 NAND셀 일단의 드레인 확산층(19)에 콘택트되어 있다. 또한, 비트선(18)상은 CVD산화막(20)에 의해 덮여져 있고, 그 위에 소오스배선(21)이 형성되어 있다.
행방향에 나란한 복수의 NAND셀의 동일 행의 제어게이트(16)는 공통으로 접속되어, 행방향으로 뻗은 제어게이트선(CF1~CG16)으로서 설치되어 있다. 이들 제어게이트선은, 소위 워드선으로 되어 있다. 또한, 선택게이트(1617및 1618)도 각 각 행방향에 나란히 존재하는 선택게이트선 SG1,SG2로서 설치되어 있다.
부유게이트(14)는 제1층 폴리실리콘층으로 형성되고, 제어게이트(16)는 제2층 폴리실리콘층으로 형성되며, 비트선(18)은 텅스텐 폴리사이드층으로 형성디어 있다.
본 실시예가 특징으로 하는 점은 비트선(18)의 패턴이 직선이 아니라, 제1도에 나타낸 바와 같이 소오스부의 텅스텐 폴리사이드의 고립패턴(1817)을 우회한 패턴으로 되어 있다.
이때, 인접 비트선사이의 용량을 간단히 계산한다. 제4도는 제1도의 경우에 비트선을 텅스텐 폴리사이드로 형성한 경우(a)와, 종래와 같이 A1로 형성된 경우(b)의 단면도이다.
0.55㎛치수로 하면, 텅스텐 폴리사이드의 경우, 일반적으로 가공하기 쉽거나 리소그래피하기 쉽기 때문에 NAND셀의 횡폭 1.7㎛에 대해 폭 0.5㎛, 공간 1.15㎛로 형성된다. A1의 경우는 폭 0.7㎛에서 공간 1.0㎛이고, 폭 0.55㎛에서는 형성되지 않는다., 더욱이, 텅스텐 폴리사이드의 경우 막두께는 0.3㎛, A1의 경우는 주변회로에 있어서 전원선으로 사용되고, 또한 콘택트의 애스펙트비가 크기 때문에 0.8㎛정도의 두께로 된다. 이때, 인접비트선간의 노이즈의 비는 단위길이당
BL(W-폴리사이드)/BL(A1)
=(2×C1a/C2a)/(2×C1a/C2b)
=0.14
로 되어 텅스텐 폴리사이드를 이용하면, 비트선간 용량이 A1의 경우 4%로 대폭 절감된다.
제5도는, 제1도에 있어서 텅스텐 폴리사이드의 패턴만을 도시한 것으로, 도면중 참조부호 181~1816의 16개는 비트선의 패턴이다. 여기서, 1817은 메모리셀의 소오스 확산층과 콘택트를 취하고, 더욱이 소요스용의 A1배선과 콘택트를 취하기위한 텅스텐 폴리사이드의 고립패턴이다. 181~1816의 비트선은 1817의 고립패턴을 피하도록 하여 굽혀져 있고, 그 길이는 181부터 차례로 경사진 부분의 길이가 작아지게 되어 있다. 이에 따라 소오스와의 콘택트부분을 특히 면적적으로 증가할 필요가 없기 때문에 메모리셀 어레이의 면적을 증가시키는 일 없이 패턴화할 수 있다.
제6도는 제5도의 패턴에 부가해서 A1층(21), 텅스텐 폴리사이드와 확산층과의 콘택트부(22), 텅스텐 폴리사이드와 A1와의 콘택트부(23)를 도시한 것으로, 1개의 NAND셀에 각각 1/2개의 콘택트(211~2116)가 배치되고, 소오스부의 콘택트(2217)가 16개의 NAND당 1/4개 설치되며, 더욱이 A1과의 콘택트(23)이 16개의 NAND당 1/2개 설치되어 있다.
A1층(21)으로서 소오스부의 A1배선(211), 및 행디코더의 신호배선(211, 213), 메모리셀의 p웰 전위를 부여하기 위선 배선(214)이 배치되어 있다. 여기서, 참조부호 211은 212, 213에 비해 저항을 작게하기 위해 배선폭을 크게하고 있다. 여기서, 비트선의 간폭은 A부분이 1.15㎛에 대해, B는 1.05㎛로 작게 되어 있다. 이에따라 텅스텐 폴리사이드의 소오스에 있는 고립패턴(1817)에 의한 넓어짐을 흡수하고 있다.
제7도는, 제6도의 패턴에 확산층의 패턴을 부가하여 상하좌우로 되접어 꺽어 배치한 것으로, 제6도에는 제1도에 나타낸 바와 같이 1NAND(16비트)×16=256비트가 배치되어 있고, 제7도에는 제어게이트는 도시되지 않았지만 256×4=1024비트가 배치되어 있다. 여기서, 비트선은 32개, 소오스선은 1개이다. 이 패턴을 반복해서 발생킴으로써 원하는 셀 어레이의 패턴이 배치된다. 제8도는 그의 등가회로도이다.
제9도에 소오스 콘택트부의 확대패턴을 나타내고, 제10도에 그 A-A' 단면도, B-B'단면도를 나타내며, 제10도에 따라 그 공정을 설명한다. 먼저, 필드산화막(12)을 형성하고, 확산층영역을 형성한 후, 제1층 폴리실리콘막, ONO막, 제2층 폴리실리콘막(도시되지 않았음)을 형성하며, 다시 CVD산화막(17)을 퇴적한다. 그후, 폴리사이드와 확산층의 콘택트부를 리소그래피에 의해 형성하고, 그 부분의 산화막(17)을 에칭한 후, 폴리사이드막을 형성하며, 이온주입(믹싱인플러)에 의해 확산층과의 콘택트를 취한다. 그 후, 층간절연막을 퇴적하고, 콘택트부(23)를 에칭한 후 A1층(21)을 형성하고 패터닝한다.
이와 같이 본 실시예에 의하면, 비트선으로서 A1배선보다도 콘택트크기, 배선폭, 배선간 거리가 작게 될 수 있는 폴리사이드배선(18)을 이용함으로써 메모리셀 어레이의 미세화를 도모할 수 있다. 또한, 폴리사이드에서는 콘택트를 고려한 막두께를 A1보다도 얇게 할 수 있기 때문에 인접비트선 사이의 커플링 노이즈가 적어지게 되어 오동작을 제어할 수 있다. 또한 폴리사이드배선(18)을 굽히는 것으로 종래의 제1도에 나타낸 바와 같은 단락부분(5)이 불필요하게 되어 셀피치내에서 소오스부의 콘택트를 취할 수 있다. 이는 메모리셀 어레이의 미세화에 기여하게 된다.
또한, 본 발명은 상기한 실시예에 한정된 것으로는 아니고, 그 요지를 이탈 하지 않는 범위내에서 여러가지로 변형해서 실시할 수 있다. 실시예에서는 NAND형 셀을 예로 설명했지만, 이에 한정되지 않고 NOR형 셀에 적용할 수도 있다. 또한, 제1도전층으로서는 텅스테니나 몰리브덴의 폴리사이드, 제2도전층으로는 A1이 가장 바람직하지만 반드시 이들에 한정되는 것은 아니고, 제1및 제2도전층의 재료는 사양에 따라 적절히 변경할 수 있다. 또한, 실시예에서는 종래예에서 나타내고 있는 소오스단락부(5)에 의한 셀 어레이의 면적이 증가하지 않는 경우에 대해 설명했지만, 종래예와 같이 소오스단락부를 이용하여 비트선을 폴리사이드배선, 소오스선을 A1배선으로 해도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 드레인 확산층에 접속되는 비트선을 폴리사이드등의 제1도전층으로 형성하고, 소오스 확산층에 접속되는 소오스선을 A1등의 제2도전층으로 형성하며, 비트선을 형성하는 제1도전층을 소오스 확산층과 제2도전층의 접속부를 피하도록 설치하는 것에 의해 메모리셀의 미세화를 도모할 수 있으면서 비트선간의 커플링 크기를 작게 할 수 있고, 안정동작을 수행할 수 있는 EEPROM을 실현할 수 있다.

Claims (4)

  1. 전기적으로 개서가 가능한 불휘발성의 메모리셀을 복수개 직접하여 이루어지는 불휘발성 반도체 기억장치에 있어서, 상기 셀의 드레인 확산층에 접속되는 비트선을 제1도전층으로 형성하고, 상기 셀의 소오스 확산층에 접속된 소오스선을 제2도전층으로 형성하며, 상기 비트선을 형성하는 제1도전층을 상기 소오스 확산층과 제2도전층의 접속부를 피하도록 설치한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1도전층이 폴리사이드 또는 실리사이드배선층이고, 제2도전층이 금속배선층이 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 소오스 확산층을 제1도전층의 상기 비트선을 형성하지 않는 고립패턴부에 접속하고, 그 고립패턴부에 제2도전층을 접속한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 전하축적층과 제어게이트를 갖춘 불휘발성 메모리셀을 복수개 직렬로 접속한 NAND형 셀을 복수개 집적해서 이루어진 불휘발성 반도체 기억장치에 있어서, 상기 NAND형 셀을 횡방향으로 복수개 배치한 단위셀 어레이로, NAND셀의 드레인 확산층에 접속되어 종방향으로 연장되는 비트선을 폴리사이드배선으로 이루어진 제1도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되어 횡방향으로 연장되는 소오스선을 금속배선으로 이루어진 제2도전층으로 형성하며, 제1도전층의 일부를 고립패턴으로서 소오스 확산층에 형성하고, 이 고립패턴을 콘택트구멍을 통해 소오스 확산층에 접속하며, 제2도전층으로 이루어진 소오스선을 콘택트구멍을 통해 고립패턴에 접속하며, 제1도전층으로 이루어진 비트선을 고립패턴을 피하도록 고립패턴에 가까운 비트선부터 차례로 비트선을 굽혀 패턴화하면서 비트선의 굽힌 양을 고립패턴에 가까운 쪽부터 차례로 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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