KR950002072A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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Abstract

본 발명은 메모리셀의 미세화를 도모할 수 있으면서 비트선간의 커플링노이즈를 작게할 수 있고, 안정동작을 수행할 수 있는 EEPROM을 제공하는 것이다.
부유게이트와 제어게이트를 갖춘 불휘발성의 메모리셀을 복수개 직렬접속한 NAND셀을 복수개 집적해서 이루어진 EEPROM에 있어서, NAND셀의 드레인 확산층에 접속되는 비트선(181~1816)을 텅스텐 폴리사이드로 이루어진 제 1 도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되는 소오스선(211)을 Al 으로 이루어진 제 2 도전층으로 형성하며, 제 1 도전층의 고립패턴(1817)을 소오스선(211)을 형성하여 이층과 큰택트시켜 이 고립패턴(1817)에 소오스선(211)을 접속하고, 비트선(181~1816)을 고립패턴(1817)을 피하도록 배치한 것을 특징을 한다.

Description

불휘발성 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예에 따른 EEPROM의 NAND셀 구성을 나타낸 평면도, 제 2 도는 1조의 NAND셀의 평면도 및 등가회로도, 제 3 도는 제 2 도(a)의 A-A´단면도 및, B-B´단면도.

Claims (4)

  1. 전기적으로 개서가 가능한 불휘발성의 메모리셀을 복수개 집적하여 이루어진 불휘발성 반도체 기억장치에 있어서, 상기 셀의 드레인 확산층에 접속되는 비트선을 제 1 도전층으로 형성하고, 상기 셀의 소오스 확산층에 접속된 소오스선을 제 2 도전층으로 형성하며, 상기 비트선을 형성하는 제 1 도전층을 상기 소오스 확산층과 제 2 도전층의 접속부를 피하도록 설치한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 제 1 도전층이 폴리사이드 또는 실리사이드배선층이고, 제 2 도전층이 금속배선층인 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 소오스 확산층을 제 1 도전층의 상기 비트선을 형성하지 않는 고립패턴부에 접속하고, 그 고립패턴부에 제 2 도전층을 접속한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 전하축적층과 제어게이트를 갖춘 불휘발성 메모리셀을 복수개 직렬로 접속한 NAND형 셀을 복수개 집적해서 이루어진 불휘발성 반도체 기억장치에 있어서, 상기 NAND형 셀을 횡방향으로 복수개 배치한 단위셀 어레이로, NAND셀의 드레인 확산층에 접속되어 종방향으로 연장되는 비트선을 폴리사이드배선으로 이루어진 제 1 도전층으로 형성하고, NAND셀의 소오스 확산층에 접속되어 횡방향으로 연장되는 소오스선을 금속배선으로 이루어진 제 2 도전층으로 형성하며, 제 1 도전층의 일부를 고립패턴으로서 소오스 확산층에 형성하고, 이 고립패턴을 콘택트구멍을 통해 소오스 확산층에 접속하며, 제 1 도전층으로 이루어진 소오스선을 콘택트구멍을 통해 고립패턴에 접속하며, 제 1 도전층으로 이루어진 비트선을 고립패턴을 피하도록 고립패턴에 가까운 비트선부터 차례로 비트선을 굽혀 패턴화하면서 비트선의 굽힌 양을 고립패턴에 가까운 쪽부터 차례로 작게 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940012809A 1993-06-08 1994-06-08 불휘발성 반도체 기억장치 KR0139868B1 (ko)

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