JPH04307957A - 半導体装置の配線接続構造およびその製造方法 - Google Patents

半導体装置の配線接続構造およびその製造方法

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JPH04307957A
JPH04307957A JP3073206A JP7320691A JPH04307957A JP H04307957 A JPH04307957 A JP H04307957A JP 3073206 A JP3073206 A JP 3073206A JP 7320691 A JP7320691 A JP 7320691A JP H04307957 A JPH04307957 A JP H04307957A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
の配線接続構造およびその製造方法に関し、特に、多層
アルミニウム配線層の各層が接続孔を通じて接続された
半導体集積回路装置の配線接続構造およびその製造方法
に関するものである。
【0002】
【従来の技術】半導体装置においては、通常、半導体基
板上にトランジスタ等の素子(エレメント)が形成され
る。これらの素子間や、素子と外部回路との間を電気的
に接続するために、各種の配線が半導体基板上に形成さ
れる。従来、これらの配線としては、多結晶シリコン膜
、高融点金属膜、高融点金属シリサイド膜、アルミニウ
ム膜やアルミニウム合金膜等が用いられてきた。最近、
高速性が要求され、高集積化が図られた半導体集積回路
装置においては、配線抵抗を小さくする必要がある。そ
のため、比抵抗の小さいアルミニウム膜やアルミニウム
合金膜によって形成されたアルミニウム多層配線構造が
半導体集積回路装置において必須の配線構造となってい
る。
【0003】図20は、従来の半導体集積回路装置にお
けるアルミニウム多層配線構造の一例を示す部分平面図
である。図21は、図20のXXI−XXI線における
断面を示す部分断面図である。
【0004】これらの図を参照して、p型シリコン基板
1には、p型ウェル2とn型ウェル3とが形成されてい
る。p型ウェル2にはn型MOSトランジスタ8が形成
されている。n型ウェル3にはp型MOSトランジスタ
9が形成されている。n型MOSトランジスタ8は1対
のソースおよびドレイン領域としてn型不純物領域81
,82と、それらの間に形成されたゲート電極7とを含
む。p型MOSトランジスタ9は1対のソースおよびド
レイン領域としてp型不純物領域91,92と、それら
の間に形成されたゲート電極7とを含む。n型MOSト
ランジスタ8、p型MOSトランジスタ9のそれぞれを
電気的に分離するためにそれらの間に分離酸化膜5が形
成されている。この分離酸化膜5の下にはp型不純物領
域からなる反転防止領域4が形成されている。
【0005】シリコン酸化膜10に形成されたコンタク
ト孔を通じてn型不純物領域81,82、p型不純物領
域91,92のそれぞれに接続するように第1アルミニ
ウム配線層1Aが形成されている。図20を参照して、
第1アルミニウム配線層1Aはコンタクト孔C2を通じ
てn型不純物領域81に接続する。第1アルミニウム配
線層1Aはコンタクト孔C5を通じてp型不純物領域9
1に接続する。また、第1アルミニウム配線層1Aはコ
ンタクト孔C3を通じてn型不純物領域82に接続し、
コンタクト孔C4を通じてp型不純物領域92に接続す
る。さらに、第1アルミニウム配線層1Aはコンタクト
孔C1を通じてゲート電極7にも接続する。
【0006】この第1アルミニウム配線層1Aはバリア
メタル層11とアルミニウム合金層12と上層金属層1
30とを含む。この第1アルミニウム配線層1Aの構成
の従来例が特開昭64−80065号公報に示されてい
る。その公報によれば、バリアメタル層11は100〜
200Å程度の膜厚を有するMoSix から形成され
る。アルミニウム合金層12は4000〜6000Å程
度の膜厚を有するAl−Cu−Si合金から形成される
。上層金属層130は100〜1000Å程度の膜厚を
有するMoSix から形成される。
【0007】第2アルミニウム配線層2A(15)はス
ルーホールT(19)を通じて第1アルミニウム配線層
1Aに接続する。第1アルミニウム配線層1Aと第2ア
ルミニウム配線層2Aとの間には層間絶縁膜14が形成
されている。第2アルミニウム配線層2Aの上にはパッ
シベーション膜16が形成されている。
【0008】次に、図21に示された配線接続構造の形
成方法について説明する。図22〜図32は従来の配線
接続構造の製造方法の各工程における断面構造を示す部
分断面図である。
【0009】図22を参照して、p型シリコン基板1に
p型ウェル2とn型ウェル3とが形成される。素子形成
領域を電気的に分離するために厚いシリコン酸化膜から
なる分離酸化膜5と、その下にp型不純物領域からなる
反転防止領域4が形成される。p型ウェル2の素子形成
領域には、1対のソースおよびドレイン領域としてのn
型不純物領域81,82を含むn型MOSトランジスタ
8が形成される。また、n型ウェル3の素子形成領域に
は、1対のソースおよびドレイン領域としてのp型不純
物領域91,92を含むp型MOSトランジスタ9が形
成される。n型不純物領域81,82、p型不純物領域
91,92のそれぞれの表面を露出させるコンタクト孔
を有するシリコン酸化膜10が形成される。
【0010】次に図23に示すように、n型不純物領域
81,82、p型不純物領域91,92のそれぞれに接
続するように高融点金属を含むバリアメタル層11が反
応性スパッタリング法を用いて形成される。このバリア
メタル層11の上にはアルミニウム合金層12がスパッ
タリング法を用いて形成される。さらに、アルミニウム
合金層12の上には高融点金属を含む上層金属層130
がスパッタリング法を用いて形成される。
【0011】図24を参照して、上層金属層130の上
にはフォトレジスト膜17が形成される。このフォトレ
ジスト膜17をパターニングするために、矢印で示され
るように所定の領域17aのみに露光処理が施される。
【0012】図25に示すように、フォトレジスト膜1
7の現像処理により、露光部分17aのみが選択的に除
去される。
【0013】図26を参照して、フォトレジスト膜17
をマスクとして用いて反応性イオンエッチングにより、
上層金属層130、アルミニウム合金層12、バリアメ
タル層11が選択的に除去される。
【0014】図27に示すように、全面上に層間絶縁膜
14が形成される。
【0015】図28に示すように、層間絶縁膜14の上
にフォトレジスト膜18が形成される。フォトレジスト
膜18をパターニングするために、矢印で示されるよう
に所定の領域18aのみに露光処理が施される。
【0016】図29に示すように、フォトレジスト膜1
8の現像処理により、露光部分18aが選択的に除去さ
れる。
【0017】図30に示すように、フォトレジスト膜1
8をマスクとして用いて層間絶縁膜14が選択的に除去
されることにより、スルーホール19が形成される。
【0018】図31に示すように、スルーホール19を
通じて上層金属層130の表面に接触するように第2ア
ルミニウム配線層15が形成される。
【0019】最後に図32を参照して、第2アルミニウ
ム配線層15の表面を覆うようにパッシベーション膜1
6が形成される。
【0020】
【発明が解決しようとする課題】上述のような配線接続
構造においては、第1アルミニウム配線層1Aとして、
高融点金属を含むバリアメタル層11と、アルミニウム
合金層12と、高融点金属を含む上層金属層130とが
組合わせられた構造の配線層が用いられる。このような
構造のアルミニウム配線層においてバリアメタル層11
は以下の理由により用いられる。
【0021】(i)  コンタクト部においてアルミニ
ウムとシリコン基板(不純物拡散領域)とが直接接触す
ると、局部的に異常反応(アロイスパイク)が起こる。 これにより、その反応層が不純物拡散領域を突破って、
シリコン基板の下方に延びる。その結果、不純物拡散領
域の接合リークが発生する。これを防止するためにバリ
アメタル層がシリコン基板(不純物拡散領域)と直接接
触するように形成される。
【0022】(ii)  アルミニウム合金層中のシリ
コンが固相エピタキシャル成長によりコンタクト部に析
出する。これにより、接触不良が発生する。これを防止
するために、バリアメタル層がアルミニウム合金層の下
に形成される。
【0023】一方、アルミニウム合金層12の上に高融
点金属を含む上層金属層130が形成される理由は以下
のとおりである。
【0024】(a)  第1アルミニウム配線層を選択
的に除去するために、あるいは第1アルミニウム層の表
面に達するスルーホールを形成するために、フォトレジ
スト膜が第1アルミニウム配線層の上に形成される。こ
のとき、フォトレジスト膜に選択的に露光処理が施され
る。フォトレジスト膜に入射された光は第1アルミニウ
ム配線層の表面に達する。第1アルミニウム配線層の最
上層部がアルミニウム合金層から構成されると、フォト
レジスト膜を通過した光はアルミニウム合金層の表面で
反射する。この反射光がフォトレジスト膜の露光領域を
拡大する。これにより、フォトレジスト膜のパターン寸
法に誤差が生じる。
【0025】図33は、第1アルミニウム配線層を選択
的に除去するためにその上に形成されたフォトレジスト
膜の露光処理時における問題点を示す断面図である。第
1アルミニウム配線層はバリアメタル層11とアルミニ
ウム合金層12とから構成されいる。アルミニウム合金
層12の上にフォトレジスト膜17が形成される。フォ
トレジスト膜17のパターニングにおいて、光が矢印で
示されるように所定の露光領域17a(点線で示されて
いる)に入射される。このとき、入射光は矢印で示され
るようにアルミニウム合金層12の表面上で反射し、所
定の露光領域17a以外の領域17b(二点鎖線で示さ
れている)をも照射する。このように反射光によってフ
ォトレジスト膜17の露光部分が拡大されるため、仕上
りのレジストパターンの寸法に誤差が生ずる。
【0026】図34は、第1アルミニウム配線層の表面
に達するスルーホールを形成するためにその上に形成さ
れたフォトレジスト膜の露光時における問題点を示す断
面図である。第1アルミニウム配線層の最上層部である
アルミニウム合金層12の上には層間絶縁膜14が形成
されている。この層間絶縁膜14にスルーホールを形成
するために、すなわち、この層間絶縁膜14を選択的に
除去するためにフォトレジスト膜18が形成されている
。このフォトレジスト膜18の所定の露光領域18aの
みに矢印で示されるように光が入射される。この入射光
はフォトレジスト膜18を通過し、アルミニウム合金層
12の表面にも達する。アルミニウム合金層12の表面
で反射した光は、所定の露光領域18a(点線で示され
ている)以外の領域18b(二点鎖線で示されている)
にも照射する。そのため、フォトレジスト膜18の露光
部分が拡大され、仕上りのレジストパターンの寸法に誤
差が生ずる。
【0027】上述のような問題点を解消するためにアル
ミニウム合金層12の上に上層金属層130が形成され
る。すなわち、フォトレジスト膜の露光処理時において
、第1アルミニウム配線層の表面での反射光を低減する
ためにアルミニウム合金層12の上に高融点金属を含む
上層金属層130が形成される。図33、図34のそれ
ぞれに対応する製造工程は図24、図28に示されてい
る。
【0028】(b)  また、第1アルミニウム配線層
の最上層部がアルミニウム合金層から構成されると、そ
の上にシリコン酸化膜やフォトレジストを形成する後工
程の熱処理等により、アルミニウム合金層の表面からア
ルミニウムの突起物(ヒロック)が固相成長する。
【0029】図35は、ヒロックが発生した場合の問題
点を示す部分断面図である。第1アルミニウム配線層の
最上層部にはアルミニウム合金層12が形成されている
。このアルミニウム合金層12の上にはシリコン酸化膜
等からなる層間絶縁膜14が形成されている。この層間
絶縁膜14にスルーホールを形成するためにパターニン
グされたフォトレジスト膜18が形成されている。層間
絶縁膜14とフォトレジスト膜18の形成工程において
熱処理が加えられることにより、アルミニウム合金層1
2の表面にヒロック12aが発生している。このヒロッ
ク12aに起因して層間絶縁膜14に突出部14aが形
成される。そのため、突出部14aの上に形成されるフ
ォトレジスト膜18の膜厚は、他の領域のフォトレジス
ト膜18の膜厚よりも薄くなっている。その結果、この
フォトレジスト膜18をマスクとして用いてエッチング
処理が施されると、層間絶縁膜14の所定の除去される
べき領域14bだけでなく、層間絶縁膜14の突出領域
14cも除去されてしまう。これにより、第1アルミニ
ウム配線層の最上層部であるアルミニウム合金層12の
ヒロック12aの部分が露出し、その上に形成される第
2アルミニウム配線層と短絡するという問題を引起こす
【0030】このような問題を解決するため、フォトレ
ジスト膜18の膜厚を厚くするだけでなく、第1アルミ
ニウム配線層の最上層部として、アルミニウム合金層1
2の上に高融点金属を含む上層金属層130が形成され
る。なお、アルミニウム合金層12の上に高融点金属を
含む上層金属層130が形成された場合の図35に対応
する製造工程は図29に示されている。
【0031】(c)  第1アルミニウム配線層の上に
は層間絶縁膜やパッシベーション膜が形成される。これ
らの上層の絶縁膜の膜応力により第1アルミニウム配線
層が断線する場合がある。このようなストレス・マイグ
レーション現象に対する耐性を高めるために、高融点金
属を含む上層金属層がアルミニウム合金層の上に形成さ
れる。また、第1アルミニウム配線層の主要部を構成す
るアルミニウム合金層がエレクトロ・マイグレーション
によって欠損した場合に、第1アルミニウム配線層全体
の断線を防止するために上層金属層がアルミニウム合金
層の上に形成される。なお、エレクトロ・マイグレーシ
ョンとは、高密度の電子流が配線金属原子に衝突、散乱
する際に、金属原子が移動する現象をいう。このエレク
トロ・マイグレーションの効果によって、結晶粒界に沿
ってボイドと呼ばれる配線層の欠損が発生する。このボ
イドは次第に成長し、配線層の断面積の減少に伴なって
電流密度が増大し、発熱、断線を引起こす。
【0032】(d)  また、第1アルミニウム配線層
の最上層部がアルミニウム合金層から構成されると、ス
ルーホール形成時に生ずる残渣物や反応生成物等を除去
することが困難になるという問題を引起こす。
【0033】図36は、第1アルミニウム配線層の表面
を露出させるスルーホールを形成するときに発生する問
題点を示す断面図である。第1アルミニウム配線層の最
上層部としてのアルミニウム合金層12の表面を露出す
るようにスルーホール19が層間絶縁膜14に形成され
ている。このスルーホール19の形成時において、エッ
チング工程における残渣物20aがスルーホール19の
側壁に残存する。この残渣物20aは、層間絶縁膜14
の上に形成されたフォトレジスト膜をアッシング(As
hing)により除去した後においても残存する。また
、スルーホール19の底面、すなわち露出されたアルミ
ニウム合金層12の表面には変質物20b等が形成され
ている。これらの残渣物20aや変質物20bを除去し
、スルーホール19における第1アルミニウム配線層と
第2アルミニウム配線層との界面を安定化させるために
、洗浄処理が施される必要がある。しかしながら、この
洗浄処理を酸やアルカリの溶液を用いた湿式化学処理に
よって行なうことは困難である。それは、スルーホール
19によって露出されたアルミニウム合金層12の表面
が酸やアルカリの溶液によって腐食されるからである。 スルーホール19の洗浄処理を湿式化学処理によって充
分に行なうために、第1アルミニウム配線層の最上層部
として、アルミニウム合金層12の上に高融点金属を含
む上層金属層13が形成される。
【0034】(e)  以上の(a)〜(d)の理由か
ら、第1アルミニウム配線層の最上層部には高融点金属
を含む上層金属層が形成される。しかしながら、スルー
ホールの領域においては、第1アルミニウム配線層を構
成するアルミニウム合金層12と第2アルミニウム配線
層15とが上層金属層130を介在させて接続されてい
る。そのため、このような配線接続構造では、上層金属
層130を介在させない構造に比べて上層金属層の分だ
け、スルーホール抵抗値が大きくなっている。たとえば
、比抵抗が100×10−6Ω・cmの高融点金属を含
む上層金属層を0.1μmの膜厚で形成した場合、0.
8μm角のスルーホールの抵抗値は約0.2Ωだけ増大
し、高融点金属を含む上層金属層を介在させない場合に
比べて約2〜4倍になる。また、通常、層間絶縁膜14
を形成するときに施される400〜500℃の熱処理に
よって、高融点金属を含む上層金属層130とアルミニ
ウム合金層12とが反応して新たな合金層を形成する場
合がある。たとえば、Tiを含む上層金属層130が形
成される場合には、アルミニウムとチタンの反応が進行
し、スルーホールの抵抗値は著しく増大する。
【0035】以上のように、第1アルミニウム配線層の
最上層部として高融点金属を含む上層金属層を用いる上
で上記(a)〜(d)で示された役割を果したとしても
、スルーホールの抵抗値を上昇させるという問題点があ
った。特開昭64−80065号公報には第1アルミニ
ウム配線層の最上層部としてMoSix からなる上層
金属層が形成された構造が示されているが、上記(a)
〜(d)で示された役割を果し、かつスルーホール抵抗
値の上昇を抑制した配線接続構造は示されていない。
【0036】この発明の目的は上述のような問題点を解
決することであり、第1アルミニウム配線層の最上層部
における反射率を低減し、ヒロックの発生を防止し、信
頼性を向上させるとともに、スルーホールの領域におい
て、残渣物を低減させ、界面を安定化させ、かつスルー
ホール抵抗値の上昇を抑制することが可能な配線接続構
造およびその製造方法を提供することである。
【0037】
【課題を解決するための手段】この発明の1つの局面に
従った半導体集積回路装置の配線接続構造は、少なくと
も2層のアルミニウム配線が接続孔を通じて電気的に接
続されるものであり、主表面を有する半導体基板と、第
1のアルミニウム配線層と、絶縁層と、第2のアルミニ
ウム配線層とを備える。第1のアルミニウム配線層は、
アルミニウム含有層と、そのアルミニウム含有層の上に
形成された高融点金属含有層とを含み、半導体基板の主
表面上に形成されている。絶縁層は、高融点金属含有層
の表面に達する貫通孔を有し、第1のアルミニウム配線
層の上に形成されている。第2のアルミニウム配線層は
、貫通孔を通じて高融点金属含有層の表面に接触するこ
とにより、第1のアルミニウム配線層に電気的に接続さ
れている。高融点金属含有層は、第2のアルミニウム配
線層に接触する接触部と、第2のアルミニウム配線層に
接触しない非接触部とを含む。接触部は非接触部よりも
小さい膜厚を有する。
【0038】この発明のもう1つの局面に従った半導体
集積回路装置の配線接続構造の製造方法によれば、まず
、アルミニウム含有層と、そのアルミニウム含有層の上
に形成された高融点金属含有層とを含む第1のアルミニ
ウム配線層が半導体基板の主表面上に形成される。第1
のアルミニウム配線層の上には絶縁層が形成される。 この絶縁層を選択的に除去することにより、少なくとも
高融点金属含有層の表面を露出させる貫通孔が形成され
る。貫通孔を通じてその表面が露出する高融点金属含有
層の部分の膜厚が減少するように、高融点金属含有層が
選択的に除去される。貫通孔を通じて高融点金属含有層
の表面に接触するように絶縁層の上に第2のアルミニウ
ム配線層が形成される。
【0039】
【作用】この発明においては、第2のアルミニウム配線
層に接触する接触部(貫通孔形成領域)において、第1
のアルミニウム配線層を構成する高融点金属含有層の膜
厚は非接触部に比べて小さくなっている。そのため、ス
ルーホール抵抗値の上昇を抑制することができる。また
、貫通孔により露出する表面部に高融点金属含有層が少
なくとも存在すれば、貫通孔形成時のエッチング工程に
おいて発生した残渣物や変質物が酸やアルカリを含む溶
液を用いて、湿式化学処理によってその表面部を洗浄す
ることが可能になる。言い換えれば、スルーホール抵抗
値の上昇を抑制するために、貫通孔によりその表面が露
出する高融点金属含有層の部分の膜厚をいくら薄くして
もよい。
【0040】一方、貫通孔形成領域以外の領域において
は、すなわち第2のアルミニウム配線層に接触しない高
融点金属含有層の膜厚は、接触部の膜厚よりも大きくな
るように設定される。高融点金属含有層の非接触部は、
第1のアルミニウム配線層の最上層部での反射率を低減
させることができるので、第1のアルミニウム配線層の
上に形成されるレジストパターンの誤差発生に対する余
裕を拡大することができる。また、非接触部における高
融点金属含有層は、熱処理に伴なうアルミニウム合金層
の表面でのヒロックの発生を防止する。さらに、非接触
部における高融点金属含有層は、その上に形成される絶
縁層の膜応力によってアルミニウム合金層が欠損するの
を防止し得る。
【0041】以上のように第1のアルミニウム配線層を
構成する高融点金属含有層が本来の役割を果たし、かつ
第2のアルミニウム配線層に接触する部分においてスル
ーホール抵抗値の上昇を抑制することができる。
【0042】
【実施例】以下、この発明の一実施例を図を参照して説
明する。
【0043】図1は、この発明に従った配線接続構造の
一実施例を示す部分断面図である。図2は図1のスルー
ホールの部分を拡大して示す部分断面図である。これら
の図を参照して、p型シリコン基板1にp型ウェル2と
n型ウェル3とが形成されている。p型ウェル2とn型
ウェル3の素子形成領域を電気的に分離するために、厚
いシリコン酸化膜からなる分離酸化膜5とその下にp型
不純物領域からなる反転防止領域4とが形成されている
。p型ウェル2の素子形成領域には、n型MOSトラン
ジスタ8が形成されている。このn型MOSトランジス
タ8は、1対のソースおよびドレイン領域としてのn型
不純物領域81,82と、それらの間に形成されたゲー
ト電極7とを含む。ゲート電極7は、ポリシリコン層7
1からなる下層部分とタングステンシリサイド層72か
らなる上層部分とを含む。ゲート電極7はゲート酸化膜
6の上に形成されている。n型不純物領域81,82は
LDD構造を有する。一方、n型ウェル3の素子形成領
域にはp型MOSトランジスタ9が形成されている。 p型MOSトランジスタ9は、n型MOSトランジスタ
8と同様に、1対のソースおよびドレイン領域としての
p型不純物領域91,92と、それらの間に形成された
ゲート電極7とを含む。
【0044】n型不純物領域81,82、p型不純物領
域91,92のそれぞれに接続するように、第1アルミ
ニウム配線層1Aがシリコン酸化膜10の上に形成され
ている。第1アルミニウム配線層1Aはバリアメタル層
11とアルミニウム合金層12と上層金属層13とを含
む。バリアメタル層11はTiN膜などから形成される
。アルミニウム合金層12はAl−Si合金、Al−S
i−Cu合金、Al−Cu合金などのアルミニウム系合
金の膜から構成される。上層金属層13はチタン−タン
グステン(Ti−W)合金、モリブデンシリサイド(M
oSi)、タングステンシリサイド(WSi)、タング
ステン(W)、チタンナイトライド(TiN)などから
構成される。
【0045】第1アルミニウム配線層1Aを覆うように
層間絶縁膜14が形成される。この層間絶縁膜14には
、上層金属層13の表面を少なくとも露出するようにス
ルーホール19が設けられている。このスルーホール1
9を通じて上層金属層13の表面に接触することによっ
て、第1アルミニウム配線層1Aに電気的に接続するよ
うに第2アルミニウム配線層15が形成されている。 この第2アルミニウム配線層15を覆うようにパッシベ
ーション膜16が形成されている。
【0046】以上のように構成される配線接続構造にお
いて、第1アルミニウム配線層1Aの最上層部を構成す
る上層金属層13は2種類の膜厚t1,t2を有する。 すなわち、図2に示されるように、上層金属層13のう
ち、第2アルミニウム配線層15に接触しない、すなわ
ち層間絶縁膜14によって覆われている領域の非コンタ
クト部分131は膜厚t1を有する。上層金属層13の
うち、第2アルミニウム配線層15にスルーホール19
を通じて接触するコンタクト部分132は膜厚t2を有
する。コンタクト部分132の膜厚t2は非コンタクト
部分131の膜厚t1よりも小さい。好ましくは、膜厚
t1は500Å以上であり、膜厚t2は500Å未満で
ある。このようにして、スルーホール19を通じて第2
アルミニウム配線層15に接触する上層金属層のコンタ
クト部分132の膜厚を非コンタクト部分131の膜厚
よりも小さくすることにより、スルーホール抵抗値の上
昇を抑制することが可能になる。また、非コンタクト部
分131の膜厚t1を500Å以上に設定すれば、後で
述べるようにその表面の反射率を低い値で安定化させる
ことができる。上層金属層の非コンタクト部分131は
、第1アルミニウム配線層の最上層部の表面での反射率
を低くし、後工程の熱処理によるアルミニウム合金層1
2におけるヒロックの発生を回避させるとともに、層間
絶縁膜14の膜応力等によるアルミニウム合金層12の
欠損をも防止する。このような上層金属層13の役割を
維持した上で、コンタクト部分132の膜厚をより小さ
く設定することによってスルーホール抵抗値の上昇をも
抑制することが可能になる。
【0047】次にこの発明の配線接続構造の形成方法の
一実施例について説明する。図3〜図15はこの発明の
配線接続構造の製造方法の各工程における断面構造を順
に示す部分断面図である。
【0048】図3を参照して、p型シリコン基板1にp
型ウェル2とn型ウェル3とが形成される。p型ウェル
2、n型ウェル3のそれぞれの素子形成領域を電気的に
分離するために厚いシリコン酸化膜からなる分離酸化膜
5とその下にp型不純物領域からなる反転防止領域4と
が形成される。p型ウェル2の素子形成領域にはn型M
OSトランジスタ8が形成され、n型ウェルの素子形成
領域にはp型MOSトランジスタ9が形成される。n型
MOSトランジスタ8のソースおよびドレイン領域とし
てのn型不純物領域81,82、p型MOSトランジス
タ9のソースおよびドレイン領域91,92のそれぞれ
の表面を露出するようにシリコン酸化膜10にコンタク
トホールが設けられる。
【0049】図4を参照して、コンタクトホールを通じ
て、n型不純物領域81,82、p型不純物領域91,
92のそれぞれの表面に接触するようにバリアメタル層
11が反応性スパッタリング法によって約1000Åの
膜厚で形成される。このバリアメタル層11の上にはア
ルミニウム合金層12がスパッタリング法を用いて20
00〜10000Å程度の膜厚で形成される。さらに、
このアルミニウム合金層12の上には高融点金属を含む
上層金属層131が500Å以上の膜厚を有するように
スパッタリング法を用いて形成される。
【0050】図5に示すように、全面上にフォトレジス
ト膜17が形成される。このフォトレジスト17の所定
の露光領域17aのみに光が矢印で示されるように照射
される。このとき、アルミニウム合金層12の上には上
層金属層131が形成されているので、フォトレジスト
膜17に照射された光が上層金属層131の表面で反射
する度合は低減される。そのため、反射光によってフォ
トレジスト膜17の露光領域が拡大する度合が低減され
る。
【0051】図6を参照して、フォトレジスト膜17に
現像処理が施されることにより、レジストのパターニン
グが行なわれる。
【0052】図7に示すように、パターニングされたフ
ォトレジスト膜をマスクとして用いて上層金属層131
、アルミニウム合金層12、バリアメタル層11がマグ
ネトロン反応性イオンエッチング(RIE)技術を用い
て選択的に除去される。上層金属層131、アルミニウ
ム合金層12、バリアメタル層11のエッチング工程は
同一のマグネトロン反応性イオンエッチング装置内で行
なわれる。このエッチング工程で用いられるガス種はS
iCl4 、Cl2 、CF4 、SF6 等である。 また、このエッチング工程においてはシリコン基板1は
約140℃程度に加熱されている。
【0053】図8を参照して、全面上に層間絶縁膜14
が形成される。一例として、この層間絶縁膜は、シリコ
ン酸化膜からなる下層部分と、SOG膜からなる中央層
部分と、シリコン酸化膜からなる上層部分とから構成さ
れる。上層部分と下層部分を構成するシリコン酸化膜は
、プラズマCVD法によって約300℃の加熱温度で原
料ガスとしてSiH4 、N2 O系のガスを用いて形
成される。上層のシリコン酸化膜は約6000Åの膜厚
で形成され、下層のシリコン酸化膜は約2000Åの膜
厚で形成される。中央層部分を構成するSOG膜は、シ
リコン濃度1〜5%のSOG溶液を回転塗布することに
より形成される。また、このSOG膜は、150〜45
0℃の温度でホットプレート上でベーク処理が施された
後、400℃程度の温度で15〜30分間焼成すること
により形成される。
【0054】図9を参照して、フォトレジスト18が全
面上に形成される。所定の領域18aのみに光を照射す
ることにより、フォトレジスト膜18の露光処理が施さ
れる。このとき、アルミニウム合金層12の上には上層
金属層131が形成されているので、入射された光が層
間絶縁膜14を通過して上層金属層131の表面で反射
する度合は低減される。そのため、その反射光によって
フォトレジスト膜18の露光領域が拡大する度合は低減
される。
【0055】図10を参照して、現像処理が施されるこ
とにより、フォトレジスト膜18がパターニングされる
【0056】図11に示すように、パターニングされた
フォトレジスト膜18をマスクとして用いて層間絶縁膜
14が希フッ酸溶液によってウェットエッチングされる
ことにより、約4000Å程度の深さまで除去される。 このようにして、スルーホールのテーパ部分191が形
成される。次に、層間絶縁膜14が反応性イオンエッチ
ング等の異方性エッチング技術によって選択的に除去さ
れることにより、上層金属層131の表面を露出するよ
うにスルーホールの垂直部192が形成される。この異
方性エッチングにおいて用いられるガス種は、CHF3
(またはCF4 )とO2 (またはCO2 、Ar、
He)等の種々のガスの組合わせを挙げることができる
【0057】図12を参照して、フォトレジスト膜18
をマスクとして用いて、上層金属層の表面が露出してい
る部分132のみが膜厚を減少するように選択的に除去
される。このとき用いられるエッチング装置は、上記の
異方性エッチング工程で用いられた装置と同一でもよい
。また、この異方性エッチング工程で用いられるガス種
は上述の層間絶縁膜14のエッチングで用いられたガス
種と同一でもよい。しかしながら、その場合、数十Å/
分程度のエッチング速度で高融点金属を含む上層金属層
131が除去されるので、エッチング速度を向上させる
ために、SF6 とSiCl4 とCl2 の混合ガス
、あるいはCF4 とSiCl4 とCl2 の混合ガ
スを用いてもよい。なお、この上層金属層のエッチング
工程は、コンタクト部分132の膜厚が500Å未満の
所定の膜厚になるようにエッチング時間が制御されて行
なわれる。
【0058】図13を参照して、フォトレジスト膜18
が酸素プラズマを用いてアッシングされることにより除
去される。このようにして上層金属層のコンタクト部分
132の表面が少なくとも露出するようにスルーホール
19が形成される。このとき、スルーホール19の側壁
部やコンタクト部分132の表面に存在する残渣物や変
質物を除去するために酸やアルカリを用いた湿式化学処
理によってその表面が洗浄されても、アルミニウム合金
層12の上には上層金属層のコンタクト部分132が形
成されているのでアルミニウム合金層12が腐食される
等の問題は生じない。
【0059】図14を参照して、スルーホール19を通
じてコンタクト部分132に接触するようにアルミニウ
ム系合金からなる第2アルミニウム配線層15が700
0〜15000Å程度の膜厚でスパッタリング法を用い
て形成される。この第2アルミニウム配線層15のパタ
ーニングはフォトリソグラフィ技術を用いて行なわれ、
そのエッチング工程は、たとえばSiCl4 とCl2
 とCF4 の混合ガスを用いて140℃程度の加熱温
度下で行なわれる。
【0060】最後に、図15に示すように、第2アルミ
ニウム配線層15を覆うようにシリコン窒化膜からなる
パッシベーション膜16がプラズマCVD法を用いて7
000〜10000Å程度の膜厚で形成される。この膜
形成はSiH4 とNH3 の混合ガスを用いて300
℃程度の加熱温度下で行なわれる。
【0061】次にレジスト膜のパターニング工程におい
て照射される光の反射率と上層金属層の膜厚との関係に
ついて述べる。
【0062】図16は、アルミニウム膜の表面での反射
率を100%とした場合の全反射率(%)とチタンナイ
トライド(TiN)の膜厚(Å)との関係を示すグラフ
である。図に示されるように、シリコン基板の上に10
00Åの膜厚を有するタングステン膜が形成されている
。このタングステン膜の上にTiN膜が形成された状態
で、TiN膜の表面での光の全反射率が測定されている
。照射される光としてはi−線(365nm)、g−線
(436nm)が用いられている。図から明らかなよう
に、上層金属層を構成する膜がTiN膜の場合、少なく
ともその膜厚が500Å以上であれば、低い反射率を有
するTiN膜が得られる。しかしながら、この膜厚の範
囲は、膜厚のわずかな変動に対して反射率が敏感に変化
する膜厚の領域を含むため、安定した反射率を得るため
には膜厚を制御することが重要である。そのため、上層
金属層を構成する膜としてTiN膜を用いる場合には、
1000Å以上の膜厚のものが実用的には好ましい。
【0063】図17は、全反射率(%)とタングステン
(W)の膜厚(Å)との関係を示すグラフである。図か
ら明らかなように、上層金属層を構成する膜としてタン
グステン膜を用いる場合、少なくともその膜厚が500
Å以上であれば、膜厚に対して安定した反射率を有する
ものが得られる。500Å未満の膜厚では、タングステ
ン膜の反射率が膜厚に対して敏感に変動するため、その
範囲の膜厚を有するタングステン膜は実用的ではない。
【0064】図18は、全反射率(%)とタングステン
シリサイド(WSi)の膜厚(Å)との関係を示すグラ
フである。図から明らかなように、図17と同様に、5
00Å以上の膜厚に対しては反射率の安定したタングス
テンシリサイド膜が得られる。
【0065】なお、チタン−タングステン(Ti−W)
膜、モリブデン(Mo)膜、チタン(Ti)膜等につい
ても図17、図18に示されたものと同様の関係が得ら
れる。
【0066】以上のことから、図2に示される上層金属
層の非コンタクト部分131の膜厚t1は、反射率を考
慮すれば500Å以上であるのが好ましい。非コンタク
ト部分131が500Å以上の膜厚を有する場合には、
下層のアルミニウム合金層12におけるヒロックの発生
を防止し得る。さらに、非コンタクト部分131が50
0Å以上の膜厚を有する場合には、下層のアルミニウム
合金層12がストレス・マイグレーションやエレクトロ
・マイグレーションによって欠損した場合においても、
上層金属層の非コンタクト部分131は第1アルミニウ
ム配線層全体としての断線を防止するように働く。
【0067】非コンタクト部分131の膜厚t1の上限
値は特に規定されるものではない。しかしながら、膜厚
t1を大きくすると、実質的に第1アルミニウム配線層
全体の膜厚が大きくなるので、その上に形成される層間
絶縁膜14による埋め込み・平坦化が困難になる。その
ため、非コンタクト部分131の膜厚t1は数千Å以下
であるのが好ましい。
【0068】図19は、スルーホール抵抗値(kΩ)と
上層金属層のコンタクト部分の膜厚t2(Å)との関係
を示すグラフである。スルーホール抵抗値は、0.8μ
m角のスルーホールが106 個、連鎖的に接続された
状態で測定される。図から明らかなように、比抵抗値が
大きい場合、たとえばタングステンシリサイド(WSi
)膜の場合には、膜厚t2が少し変化するだけでスルー
ホール抵抗値は大きく変化する。また、タングステン(
W)膜のように比抵抗値が〜12μΩcm(比較のため
、アルミニウム膜は〜3μΩcm)と小さい場合でも、
熱処理によって高融点金属とアルミニウムやシリコンと
が反応して比抵抗値の大きな合金層が形成されるので、
スルーホール抵抗値が予想以上に上昇する。
【0069】以上の理由から、スルーホール抵抗値の上
昇はデバイス性能の劣化を招くものであり、できるだけ
小さくするのが好ましい。しかしながら、コンタクト部
分の膜厚t2=0とすると、スルーホール形成のための
エッチング工程においてアルミニウム合金層の表面が露
出するので、スルーホールの側壁面や界面に存在する残
渣物や変質物を除去することが極めて困難になる。この
残渣物はスルーホールの内部に残ってスルーホール・コ
ンタクト不良を引起こすなど、歩留まり低下の原因とも
なる。したがって、コンタクト部分の膜厚t2>0で膜
厚t2は0に近いのが好ましい。それにより、スルーホ
ール抵抗値の上昇をできるだけ抑制するのが望ましい。 非コンタクト部分の膜厚t1が500Å以上であるのが
好ましいという点を考慮すれば、コンタクト部分の膜厚
t2は500Å未満でできるだけ小さいのが好ましい。
【0070】
【発明の効果】以上のように、この発明によれば、第1
アルミニウム配線層の最上層部において反射率の低減を
図ることができ、第1アルミニウム配線層を構成するア
ルミニウム合金層の表面でのヒロックの発生を防止する
ことができ、第1アルミニウム配線層の断線に対する信
頼性をも向上させることができる。また、上記の利点を
維持するとともに、第1アルミニウム配線層と第2アル
ミニウム配線層との接触部において界面の洗浄処理を容
易に行なうことができ、かつスルーホール抵抗値の上昇
をも抑制することが可能になる。
【図面の簡単な説明】
【図1】この発明に従った配線接続構造の一実施例を示
す部分断面図である。
【図2】図1に示されたスルーホール部分を拡大して示
す部分断面図である。
【図3】この発明の配線接続構造の製造方法の第1工程
における断面構造を示す部分断面図である。
【図4】この発明の配線接続構造の製造方法の第2工程
における断面構造を示す部分断面図である。
【図5】この発明の配線接続構造の製造方法の第3工程
における断面構造を示す部分断面図である。
【図6】この発明の配線接続構造の製造方法の第4工程
における断面構造を示す部分断面図である。
【図7】この発明の配線接続構造の製造方法の第5工程
における断面構造を示す部分断面図である。
【図8】この発明の配線接続構造の製造方法の第6工程
における断面構造を示す部分断面図である。
【図9】この発明の配線接続構造の製造方法の第7工程
における断面構造を示す部分断面図である。
【図10】この発明の配線接続構造の製造方法の第8工
程における断面構造を示す部分断面図である。
【図11】この発明の配線接続構造の製造方法の第9工
程における断面構造を示す部分断面図である。
【図12】この発明の配線接続構造の製造方法の第10
工程における断面構造を示す部分断面図である。
【図13】この発明の配線接続構造の製造方法の第11
工程における断面構造を示す部分断面図である。
【図14】この発明の配線接続構造の製造方法の第12
工程における断面構造を示す部分断面図である。
【図15】この発明の配線接続構造の製造方法の第13
工程における断面構造を示す部分断面図である。
【図16】この発明の上層金属層として用いられるTi
Nの膜厚と全反射率との関係を示すグラフである。
【図17】この発明の上層金属層として用いられるタン
グステンの膜厚と全反射率との関係を示すグラフである
【図18】この発明の上層金属層として用いられるタン
グステンシリサイドの膜厚と全反射率との関係を示すグ
ラフである。
【図19】この発明の配線接続構造におけるスルーホー
ル抵抗値と上層金属層のコンタクト部の膜厚t2との関
係を示すグラフである。
【図20】従来の配線接続構造を示す部分平面図である
【図21】図20のXXI−XXI線における断面を示
す部分断面図である。
【図22】従来の配線接続構造の製造方法の第1工程に
おける断面構造を示す部分断面図である。
【図23】従来の配線接続構造の製造方法の第2工程に
おける断面構造を示す部分断面図である。
【図24】従来の配線接続構造の製造方法の第3工程に
おける断面構造を示す部分断面図である。
【図25】従来の配線接続構造の製造方法の第4工程に
おける断面構造を示す部分断面図である。
【図26】従来の配線接続構造の製造方法の第5工程に
おける断面構造を示す部分断面図である。
【図27】従来の配線接続構造の製造方法の第6工程に
おける断面構造を示す部分断面図である。
【図28】従来の配線接続構造の製造方法の第7工程に
おける断面構造を示す部分断面図である。
【図29】従来の配線接続構造の製造方法の第8工程に
おける断面構造を示す部分断面図である。
【図30】従来の配線接続構造の製造方法の第9工程に
おける断面構造を示す部分断面図である。
【図31】従来の配線接続構造の製造方法の第10工程
における断面構造を示す部分断面図である。
【図32】従来の配線接続構造の製造方法の第11工程
における断面構造を示す部分断面図である。
【図33】第1アルミニウム配線層の最上層部がアルミ
ニウム合金層である場合において、第1アルミニウム配
線層を選択的に除去するために形成されたフォトレジス
ト膜の露光処理時における問題点を説明するための部分
断面図である。
【図34】第1アルミニウム配線層の最上層部がアルミ
ニウム合金層である場合において、スルーホールを形成
するためにフォトレジスト膜に露光処理が施されたとき
の問題点を説明するための部分断面図である。
【図35】第1アルミニウム配線層の最上層部がアルミ
ニウム合金層である場合において、アルミニウム合金層
にヒロックが発生したときの問題点を説明するための部
分断面図である。
【図36】第1アルミニウム配線層の最上層部がアルミ
ニウム合金層である場合において、スルーホールの洗浄
処理が施されるときの問題点を説明するための部分断面
図である。
【符号の説明】
1  p型シリコン基板 12  アルミニウム合金層 13  上層金属層 14  層間絶縁膜 15(2A)  第2アルミニウム配線層19  スル
ーホール 131  非コンタクト部分 132  コンタクト部分 1A  第1アルミニウム配線層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  少なくとも二層のアルミニウム配線が
    接続孔を通じて電気的に接続された半導体集積回路装置
    の配線接続構造であって、主表面を有する半導体基板と
    、アルミニウム含有層と、そのアルミニウム含有層の上
    に形成された高融点金属含有層とを含み、前記半導体基
    板の主表面上に形成された第1のアルミニウム配線層と
    、前記高融点金属含有層の表面に達する貫通孔を有し、
    前記第1のアルミニウム配線層の上に形成された絶縁層
    と、前記貫通孔を通じて前記高融点金属含有層の表面に
    接触することにより、前記第1のアルミニウム配線層に
    電気的に接続された第2のアルミニウム配線層とを備え
    、前記高融点金属含有層は、前記第2のアルミニウム配
    線層に接触する接触部と前記第2のアルミニウム配線層
    に接触しない非接触部とを含み、前記接触部は前記非接
    触部よりも小さい膜厚を有する、半導体集積回路装置の
    配線接続構造。
  2. 【請求項2】  少なくとも二層のアルミニウム配線が
    接続孔を通じて電気的に接続された半導体集積回路装置
    の配線接続構造の製造方法であって、アルミニウム含有
    層と、そのアルミニウム含有層の上に形成された高融点
    金属含有層とを含む第1のアルミニウム配線層を半導体
    基板の主表面上に形成する工程と、前記第1のアルミニ
    ウム配線層の上に絶縁層を形成する工程と、前記絶縁層
    を選択的に除去することにより、少なくとも前記高融点
    金属含有層の表面を露出させる貫通孔を形成する工程と
    、前記貫通孔を通じてその表面が露出する前記高融点金
    属含有層の部分の膜厚が減少するように、前記高融点金
    属含有層を選択的に除去する工程と、前記貫通孔を通じ
    て前記高融点金属含有層の表面に接触するように前記絶
    縁層の上に第2のアルミニウム配線層を形成する工程と
    を備えた、半導体集積回路装置の配線接続構造の製造方
    法。
JP3073206A 1991-04-05 1991-04-05 半導体装置の配線接続構造およびその製造方法 Expired - Lifetime JP2921773B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003527743A (ja) * 1999-10-18 2003-09-16 インフィニオン テクノロジーズ ノース アメリカ コーポレイション 層間金属接続のための自己整合金属キャップ

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627345A (en) * 1991-10-24 1997-05-06 Kawasaki Steel Corporation Multilevel interconnect structure
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
US5668413A (en) * 1994-02-18 1997-09-16 Ricoh Company, Ltd. Semiconductor device including via hole
JPH07240473A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd 半導体記憶装置およびその製造方法
KR970007967B1 (en) * 1994-05-11 1997-05-19 Hyundai Electronics Ind Fabrication method and semiconductor device
KR0161379B1 (ko) 1994-12-23 1999-02-01 윤종용 반도체 소자의 다층배선 및 그 제조방법
KR0165813B1 (ko) * 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
US5892282A (en) * 1995-05-31 1999-04-06 Texas Instruments Incorporated Barrier-less plug structure
KR100424835B1 (ko) * 1995-05-31 2004-06-26 텍사스 인스트루먼츠 인코포레이티드 장벽을갖지않는반도체구조및이러한구조에서의금속간접속형성방법
US5705428A (en) * 1995-08-03 1998-01-06 Chartered Semiconductor Manufacturing Pte, Ltd. Method for preventing titanium lifting during and after metal etching
US5840624A (en) * 1996-03-15 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of via over etching for borderless contacts
US6433428B1 (en) 1998-05-29 2002-08-13 Kabushiki Kaisha Toshiba Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
KR100752189B1 (ko) * 2006-08-07 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US9153453B2 (en) 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319222A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6706868A (ja) * 1967-05-18 1968-11-19
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
US4900695A (en) * 1986-12-17 1990-02-13 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JP2615076B2 (ja) * 1987-09-19 1997-05-28 株式会社日立製作所 半導体集積回路装置の製造方法
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
US5422312A (en) * 1994-06-06 1995-06-06 United Microelectronics Corp. Method for forming metal via
US5470790A (en) * 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319222A (ja) * 1989-06-15 1991-01-28 Matsushita Electron Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003527743A (ja) * 1999-10-18 2003-09-16 インフィニオン テクノロジーズ ノース アメリカ コーポレイション 層間金属接続のための自己整合金属キャップ

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