JPS60260137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60260137A JPS60260137A JP11621484A JP11621484A JPS60260137A JP S60260137 A JPS60260137 A JP S60260137A JP 11621484 A JP11621484 A JP 11621484A JP 11621484 A JP11621484 A JP 11621484A JP S60260137 A JPS60260137 A JP S60260137A
- Authority
- JP
- Japan
- Prior art keywords
- film
- unevenness
- photoresist
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであって、
ＬＳＩにおける配線を形成するのに用いて最適なもので
ある。
ＬＳＩにおける配線を形成するのに用いて最適なもので
ある。
背景技術とその問題点
ＬＳＩにおけるＡ７！配線は、従来衣のような方法によ
り形成されている。即ち、まず例えばシリコン基板にト
ランジスタ等の素子を形成した後、これらの素子を被覆
する層間絶縁膜を形成する。
り形成されている。即ち、まず例えばシリコン基板にト
ランジスタ等の素子を形成した後、これらの素子を被覆
する層間絶縁膜を形成する。
次にこの眉間絶縁膜上にＡＩｌ膜を被着形成し、次いで
この＾ｌｌＩの上にフォトレジストを塗布する。
この＾ｌｌＩの上にフォトレジストを塗布する。
次にこのフォトレジストを配線形成用のフォトマスクを
用いて露光し、次いで所定の現像を行うことによりフォ
トレジストパターンを形成する。次にこのフォトレジス
トパターンをマスクとして＾ｌ膜をエツチングすること
により＾ｌ配線を形成する。
用いて露光し、次いで所定の現像を行うことによりフォ
トレジストパターンを形成する。次にこのフォトレジス
トパターンをマスクとして＾ｌ膜をエツチングすること
により＾ｌ配線を形成する。
上述の従来のＡ１配線の形成方法は、次のような欠点を
有している。即ち、上記層間′＃ＩＡ縁膜の表面はその
下層に形成されている素子構造を反映して凹凸がある部
分（例えばＭＯＳ ＬＳＩにおいてはメモリーセル部）
とほぼ平坦な部分（例えばフィールド部や周辺回路部）
とから成っている。
有している。即ち、上記層間′＃ＩＡ縁膜の表面はその
下層に形成されている素子構造を反映して凹凸がある部
分（例えばＭＯＳ ＬＳＩにおいてはメモリーセル部）
とほぼ平坦な部分（例えばフィールド部や周辺回路部）
とから成っている。
これに応じて、この層間絶縁膜上に形成されるＡｆｆ膜
とこのＡβ膜上に形成されるフォトレジストとの表面に
も同様に凹凸がある部分とほぼ平坦な部分とが存在する
。ところが、Ａ６膜の表面にこのような凹凸が存在する
と、フォトレジストを露光する際に上記凹凸部の近傍で
露光光線が乱反射され、この結果、上記凹凸部における
フォトレジストの露光量は平坦部におけるフォトレジス
トの露光量に比べて大きくなる。このためポジ形フォト
レジストを用いた場合には、現像により形成されるフォ
トレジストパターンの線幅がＡｌ膜の凹凸部と平坦部と
で異なり、凹凸部においては平坦部に比べて線幅がかな
り細くなってしまう。従って、上記フォトレジストパタ
ーンをマスクとしてＡ／膜をエツチングすることにより
形成されるＡＩ！配線の線幅も凹凸部においては平坦部
に比べて細くなってしまうという欠点があった。この問
題は、超ＬＳＩレベルのＭＯＳ ＬＳＩにおいて線幅が
１μｍ程度のＡｌ配線を形成する場合には、Ａｊ２配線
の断線等を招くため極めて重大である。
とこのＡβ膜上に形成されるフォトレジストとの表面に
も同様に凹凸がある部分とほぼ平坦な部分とが存在する
。ところが、Ａ６膜の表面にこのような凹凸が存在する
と、フォトレジストを露光する際に上記凹凸部の近傍で
露光光線が乱反射され、この結果、上記凹凸部における
フォトレジストの露光量は平坦部におけるフォトレジス
トの露光量に比べて大きくなる。このためポジ形フォト
レジストを用いた場合には、現像により形成されるフォ
トレジストパターンの線幅がＡｌ膜の凹凸部と平坦部と
で異なり、凹凸部においては平坦部に比べて線幅がかな
り細くなってしまう。従って、上記フォトレジストパタ
ーンをマスクとしてＡ／膜をエツチングすることにより
形成されるＡＩ！配線の線幅も凹凸部においては平坦部
に比べて細くなってしまうという欠点があった。この問
題は、超ＬＳＩレベルのＭＯＳ ＬＳＩにおいて線幅が
１μｍ程度のＡｌ配線を形成する場合には、Ａｊ２配線
の断線等を招くため極めて重大である。
発明の目的
本発明は、上述の問題にかんがみ、配線を形成するため
の従来の半導体装置の製造方法が有する上述のような欠
点を是正した半導体装置の製造方法を提供することを目
的とする。
の従来の半導体装置の製造方法が有する上述のような欠
点を是正した半導体装置の製造方法を提供することを目
的とする。
発明の概要
本発明に係る半導体装置の製造方法は、部分的に凹凸な
表面を有する絶縁膜上に配線形成用の膜及びフォトレジ
ストを順次形成する工程と、配線形成用の所定のフォト
マスクを用いて上記フォトレジストを露光する工程と、
上記フォトレジストを現像して所定のフォトレジストパ
ターンを形成する工程と、上記所定のフォトレジストパ
ターンをマスクとして上記配線形成用の膜をエツチング
することにより配線を形成する工程とをそれぞれ具備す
る半導体装置の製造方法において、上記配線形成用の膜
の形成に先立って、上記絶縁膜の上記凹凸でない表面に
凹凸を形成するようにしている。このようにすることに
よって、配線形成用の膜の表面の凹凸部分と凹凸でない
部分とでフォトレジストの露光量をほぼ同一とすること
ができるので、フォトレジストパターンの線幅を上記凹
凸部分と上記凹凸でない部分とでほぼ同一とすることが
でき、従って配線の線幅を上記凹凸部分と上記凹凸でな
い部分とでほぼ同一とすることができる。
表面を有する絶縁膜上に配線形成用の膜及びフォトレジ
ストを順次形成する工程と、配線形成用の所定のフォト
マスクを用いて上記フォトレジストを露光する工程と、
上記フォトレジストを現像して所定のフォトレジストパ
ターンを形成する工程と、上記所定のフォトレジストパ
ターンをマスクとして上記配線形成用の膜をエツチング
することにより配線を形成する工程とをそれぞれ具備す
る半導体装置の製造方法において、上記配線形成用の膜
の形成に先立って、上記絶縁膜の上記凹凸でない表面に
凹凸を形成するようにしている。このようにすることに
よって、配線形成用の膜の表面の凹凸部分と凹凸でない
部分とでフォトレジストの露光量をほぼ同一とすること
ができるので、フォトレジストパターンの線幅を上記凹
凸部分と上記凹凸でない部分とでほぼ同一とすることが
でき、従って配線の線幅を上記凹凸部分と上記凹凸でな
い部分とでほぼ同一とすることができる。
実施例
以下本発明に係る半導体装置の製造方法をＭＯＳ ＬＳ
Ｉの製造に適用した一実施例につき図面を参照しながら
説明する。
Ｉの製造に適用した一実施例につき図面を参照しながら
説明する。
第１Ａ図に示すように、まず例えばｐ型シリコン基板１
にソース領域及びドレイン領域をそれぞれ構成するｎ＋
層２，３、薄いＳｉＯ□膜から成るゲート絶縁膜４、多
結晶シリコン膜から成るゲート電極５、厚いＳｉｎｇ膜
６ （フィールド酸化膜）等を形成する。
にソース領域及びドレイン領域をそれぞれ構成するｎ＋
層２，３、薄いＳｉＯ□膜から成るゲート絶縁膜４、多
結晶シリコン膜から成るゲート電極５、厚いＳｉｎｇ膜
６ （フィールド酸化膜）等を形成する。
次に第１Ｂ図に示すように、ＣＶＤ法により全面に層間
絶縁膜としてのＡｓ５Ｇ膜７を被着形成し、次いでこの
Ａｓ５Ｇ膜７の所定部分をエツチング除去して開ロアａ
を形成した後、例えばＮ２雰囲気下で９００℃、１０分
の条件で熱処理を行うことによりＡｓ５Ｇ膜７のフロー
を行う。次に全面にＣＶＤ法により例えば膜厚 １００
０人の多結晶シリコン膜８を形成する。なおＡｓ５Ｇ膜
７及び多結晶シリコン膜８０表面には、ゲート電極５等
に起因して凹凸７ｂ、＄ａが形成されている。
絶縁膜としてのＡｓ５Ｇ膜７を被着形成し、次いでこの
Ａｓ５Ｇ膜７の所定部分をエツチング除去して開ロアａ
を形成した後、例えばＮ２雰囲気下で９００℃、１０分
の条件で熱処理を行うことによりＡｓ５Ｇ膜７のフロー
を行う。次に全面にＣＶＤ法により例えば膜厚 １００
０人の多結晶シリコン膜８を形成する。なおＡｓ５Ｇ膜
７及び多結晶シリコン膜８０表面には、ゲート電極５等
に起因して凹凸７ｂ、＄ａが形成されている。
次に例えば９００℃、５分の条件で熱処理を行う。この
熱処理によりＡｓ５Ｇ膜７が変形し、この結果、第１Ｃ
図に示すようにＡｓ５Ｇ膜７と多結晶シリコン膜８との
表面に凹凸７ｃ、８ｂが形成される。
熱処理によりＡｓ５Ｇ膜７が変形し、この結果、第１Ｃ
図に示すようにＡｓ５Ｇ膜７と多結晶シリコン膜８との
表面に凹凸７ｃ、８ｂが形成される。
次に第１Ｄ図に示すように、全面に例えばスパッタ法に
より、例えばＳｉを１％含有する膜厚４０００人のＡｌ
膜９を被着形成し、次いでこのＡｌｌ膜上上ポジ形のフ
ォトレジスト１０を塗布する。なお＾β膜９の表面には
、多結晶シリボン膜８の凹凸８ａに起因して凹凸９ａが
、また多結晶シリコン膜８の凹凸８ｂに起因して凹凸９
ｂが形成されている。
より、例えばＳｉを１％含有する膜厚４０００人のＡｌ
膜９を被着形成し、次いでこのＡｌｌ膜上上ポジ形のフ
ォトレジスト１０を塗布する。なお＾β膜９の表面には
、多結晶シリボン膜８の凹凸８ａに起因して凹凸９ａが
、また多結晶シリコン膜８の凹凸８ｂに起因して凹凸９
ｂが形成されている。
次に配線形成用の所定のフォトマスク（図示廿ず）を用
いて上記フォトレジスト１０を露光し、次いでこのフォ
トレジスト１０を現像することにより、第１Ｅ図に示す
ようにフォトレジストパターン１０８〜１０ｄを形成す
る。なお露光は例えば１０：１の縮小投影露光装置によ
り行う。
いて上記フォトレジスト１０を露光し、次いでこのフォ
トレジスト１０を現像することにより、第１Ｅ図に示す
ようにフォトレジストパターン１０８〜１０ｄを形成す
る。なお露光は例えば１０：１の縮小投影露光装置によ
り行う。
次に上記フォトレジストパターン１０ａ〜１０ｄをマス
クとして、例えば反応性イオンエツチング（ＲＩ Ｂ）
によりへβ膜９及び多結晶シリコン膜８をエツチングし
て、第１Ｆ図に示すように、ＡＡ膜と多結晶シリコン膜
との２層構造の配線１１ａ〜ｌｉｄを形成する。この後
、フォトレジストパターンｔＯａ〜１０ｄを除去してＭ
Ｏ３ＬＳＩの製造を終了する。
クとして、例えば反応性イオンエツチング（ＲＩ Ｂ）
によりへβ膜９及び多結晶シリコン膜８をエツチングし
て、第１Ｆ図に示すように、ＡＡ膜と多結晶シリコン膜
との２層構造の配線１１ａ〜ｌｉｄを形成する。この後
、フォトレジストパターンｔＯａ〜１０ｄを除去してＭ
Ｏ３ＬＳＩの製造を終了する。
上述の実施例によれば、第１Ｂ図に示す工程において多
結晶シリコン膜８を形成し、次いで熱処理を行うことに
より、第１Ｃ図に示すように、Ａｓ５Ｇ膜７と多結晶シ
リコン膜８との表面に凹凸７ｃ、８ｂを形成しているの
で、次のような利点がある。即ち、多結晶シリコン膜８
のＳｉｎｇ膜６に対応する部分の平坦な表面に凹凸８ｂ
を形成したので、次工程においてこの多結晶シリコン膜
８上に形成されるＡｊ２膜９におけるＳｉＯ□膜６に対
応する部分の表面にも上述と同様な凹凸９ｂが形成され
る（第１Ｄ図参照）。このためフォトレジスト１０を露
光する際に、上記凹凸９ｂによっても凹凸９ａによると
同様に露光光線が乱反射されるので、凹凸９ａに対応す
る部分と凹凸９ｂに対応する部分とでフォトレジスト１
０の露光量がほぼ同一となる。従って、現像により形成
されるフォトレジストパターン１０ａ−１０ｄの線幅は
ほぼ同一となるので、これらのフォトレジストパターン
１０ａ〜１０ｄをマスクとしてＡＩ！膜９及び多結晶シ
リコン膜８をＲＩＥによりエツチングすることによって
形成される配線１１ａ〜ｌｉｄの線幅を上記凹凸９ａに
対応する部分と凹凸９ｂに対応する部分とでほぼ同一と
することができる。このため、配線ｔｔａ〜Ｉｌｄの線
幅を例えば１μｍ程度とする場合においても、フォトレ
ジスト１０の露光条件を適当に選ぶごとによって、配線
１１ａ〜ｌｉｄの断線や短絡を防止することが可能であ
る。
結晶シリコン膜８を形成し、次いで熱処理を行うことに
より、第１Ｃ図に示すように、Ａｓ５Ｇ膜７と多結晶シ
リコン膜８との表面に凹凸７ｃ、８ｂを形成しているの
で、次のような利点がある。即ち、多結晶シリコン膜８
のＳｉｎｇ膜６に対応する部分の平坦な表面に凹凸８ｂ
を形成したので、次工程においてこの多結晶シリコン膜
８上に形成されるＡｊ２膜９におけるＳｉＯ□膜６に対
応する部分の表面にも上述と同様な凹凸９ｂが形成され
る（第１Ｄ図参照）。このためフォトレジスト１０を露
光する際に、上記凹凸９ｂによっても凹凸９ａによると
同様に露光光線が乱反射されるので、凹凸９ａに対応す
る部分と凹凸９ｂに対応する部分とでフォトレジスト１
０の露光量がほぼ同一となる。従って、現像により形成
されるフォトレジストパターン１０ａ−１０ｄの線幅は
ほぼ同一となるので、これらのフォトレジストパターン
１０ａ〜１０ｄをマスクとしてＡＩ！膜９及び多結晶シ
リコン膜８をＲＩＥによりエツチングすることによって
形成される配線１１ａ〜ｌｉｄの線幅を上記凹凸９ａに
対応する部分と凹凸９ｂに対応する部分とでほぼ同一と
することができる。このため、配線ｔｔａ〜Ｉｌｄの線
幅を例えば１μｍ程度とする場合においても、フォトレ
ジスト１０の露光条件を適当に選ぶごとによって、配線
１１ａ〜ｌｉｄの断線や短絡を防止することが可能であ
る。
また上述の凹凸９ｂは、Ａｓ５Ｇ膜７上に多結晶シリコ
ン膜８を形成し、次いで熱処理を行うだけで形成するこ
とができるので、極めて簡便であるという利点もある。
ン膜８を形成し、次いで熱処理を行うだけで形成するこ
とができるので、極めて簡便であるという利点もある。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、＾ｓｓＧ膜７に凹凸７Ｃ
を形成するために行う熱処理の条件を９００℃、５分と
したが、凹凸７Ｃが形成されれば必要に応じて熱処理条
件を変更してもよい。また多結晶シリコン膜８の膜厚も
上述の実施例において用いた値とは異なる値を用いるこ
ともできる。
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、＾ｓｓＧ膜７に凹凸７Ｃ
を形成するために行う熱処理の条件を９００℃、５分と
したが、凹凸７Ｃが形成されれば必要に応じて熱処理条
件を変更してもよい。また多結晶シリコン膜８の膜厚も
上述の実施例において用いた値とは異なる値を用いるこ
ともできる。
またＡｓ５Ｇ膜７の凹凸７Ｃを形成する方法は上述の実
施例において用いた方法に限定されるものではなく、必
要に応じて他の方法を用いることも可能である。例えば
Ａｓ５Ｇ膜７を形成した後にこのＡｓ５Ｇ膜７における
ＳｉＯ□膜６に対応する部分の表面に部分的にレーザビ
ーム、電子ビーム等を照射し、このビームのエネルギー
によってＡｓ５Ｇ膜７が局所的に緻密化されることによ
る局所的な体積変化を利用して凹凸７Ｃ４形成すること
も可能である。なお凹凸７Ｃのピンチ及び凸部と凹部と
の高さの差は、素子構造等に起因して生ずる凹凸のそれ
とほぼ同一にするのが好ましいが、ピンチは例えば１〜
３μｍであるのが好ましく、凹部と凸部との高さの差は
例えば０．３〜１μｍであるのが好ましい。
施例において用いた方法に限定されるものではなく、必
要に応じて他の方法を用いることも可能である。例えば
Ａｓ５Ｇ膜７を形成した後にこのＡｓ５Ｇ膜７における
ＳｉＯ□膜６に対応する部分の表面に部分的にレーザビ
ーム、電子ビーム等を照射し、このビームのエネルギー
によってＡｓ５Ｇ膜７が局所的に緻密化されることによ
る局所的な体積変化を利用して凹凸７Ｃ４形成すること
も可能である。なお凹凸７Ｃのピンチ及び凸部と凹部と
の高さの差は、素子構造等に起因して生ずる凹凸のそれ
とほぼ同一にするのが好ましいが、ピンチは例えば１〜
３μｍであるのが好ましく、凹部と凸部との高さの差は
例えば０．３〜１μｍであるのが好ましい。
発明の効果
本発明に係る半導体装置の製造方法によれば、配線形成
用の膜の形成に先立うて、絶縁膜の凹凸でない表面に凹
凸を形成するようにしでいるので、配線形成用の膜の表
面の凹凸部分と凹凸でない部分とでフォトレジストの露
光量をほぼ同一とすることができ、このためフォトレジ
ストパターンの線幅を上記凹凸部分と上記凹凸でない部
分とでほぼ同一とすることができる。従って、上記フォ
トレジストパターンをマスクとして配線形成用の膜をエ
ツチングすることにより形成される配線の線幅を上記凹
凸部分と上記凹凸でない部分とでほぼ同一とすることが
できる。
用の膜の形成に先立うて、絶縁膜の凹凸でない表面に凹
凸を形成するようにしでいるので、配線形成用の膜の表
面の凹凸部分と凹凸でない部分とでフォトレジストの露
光量をほぼ同一とすることができ、このためフォトレジ
ストパターンの線幅を上記凹凸部分と上記凹凸でない部
分とでほぼ同一とすることができる。従って、上記フォ
トレジストパターンをマスクとして配線形成用の膜をエ
ツチングすることにより形成される配線の線幅を上記凹
凸部分と上記凹凸でない部分とでほぼ同一とすることが
できる。
第１Ａ図〜第１Ｆ図は本発明に係る半導体装置の製造方
法をＭＯＳ ＬＳＩの製造に適用した一実施例を工程順
に示す断面図である。 なお図面に用いられた符号において、 ５−−−−−−−−−−−−・−ゲート電極７−−−−
−−・−−−−−−−−−Ａｓ Ｓ Ｇ膜（絶縁膜）８
−・−−−−−一−−−−−−−−−−多結晶シリコン
膜９−−−−−−−−−−−−−−−−−−−＾β膜１
０・−−一−−−−−−−−−−−・−フォトレジスト
１０ａ〜１０ｄ−・フォトレジストパターン１１ａ 〜
１ｉｄ−配線 である。 代理人 上屋 勝 〃 常包芳男 （自発）手続補正書 昭和５９年７月２３日 特許庁長官殿 １、事件の表示 逓 昭和５９年特許願第１１６２１４号 （２１８）ソニー株式会社 ６、補正により増加すＺ発明の数 １５９−
法をＭＯＳ ＬＳＩの製造に適用した一実施例を工程順
に示す断面図である。 なお図面に用いられた符号において、 ５−−−−−−−−−−−−・−ゲート電極７−−−−
−−・−−−−−−−−−Ａｓ Ｓ Ｇ膜（絶縁膜）８
−・−−−−−一−−−−−−−−−−多結晶シリコン
膜９−−−−−−−−−−−−−−−−−−−＾β膜１
０・−−一−−−−−−−−−−−・−フォトレジスト
１０ａ〜１０ｄ−・フォトレジストパターン１１ａ 〜
１ｉｄ−配線 である。 代理人 上屋 勝 〃 常包芳男 （自発）手続補正書 昭和５９年７月２３日 特許庁長官殿 １、事件の表示 逓 昭和５９年特許願第１１６２１４号 （２１８）ソニー株式会社 ６、補正により増加すＺ発明の数 １５９−
Claims (1)
- 部分的に凹凸な表面を有する絶縁膜上に配線形成用の膜
及びフォトレジストを順次形成する工程と、配線形成用
の所定のフォトマスクを用いて上記フォトレジストを露
光する工程と、上記フォトレジストを現像して所定のフ
ォトレジストパターンを形成する工程と、上記所定のフ
ォトレジストパターンをマスクとして上記配線形成用の
膜をエツチングすることにより配線を形成する工程とを
それぞれ具備する半導体装置の製造方法において、上記
配線形成用の膜の形成に先立って、上記絶縁膜の上記凹
凸でない表面に凹凸を形成するようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11621484A JPS60260137A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11621484A JPS60260137A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260137A true JPS60260137A (ja) | 1985-12-23 |
Family
ID=14681657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11621484A Pending JPS60260137A (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260137A (ja) |
-
1984
- 1984-06-06 JP JP11621484A patent/JPS60260137A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2845176B2 (ja) | 半導体装置 | |
| US5561084A (en) | Method of making an interconnection structure of a semiconductor device | |
| JPS60260137A (ja) | 半導体装置の製造方法 | |
| JPH0750694B2 (ja) | 導電層形成方法 | |
| JP2001110782A (ja) | 半導体装置の製造方法 | |
| US20050136664A1 (en) | Novel process for improved hot carrier injection | |
| JPS6214095B2 (ja) | ||
| JPS599964A (ja) | 半導体装置の電極および配線の形成方法 | |
| JPH09181077A (ja) | 半導体装置およびその製造方法 | |
| JP3330673B2 (ja) | 半導体装置及びその製造方法 | |
| JPS5850755A (ja) | 半導体装置 | |
| JPS62179160A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH04102357A (ja) | 半導体装置 | |
| JPH01109749A (ja) | 配線形成方法 | |
| JPH04340255A (ja) | 半導体装置およびその製造方法 | |
| JPH04348054A (ja) | 半導体装置の製造方法 | |
| JPH0373526A (ja) | パターン形成方法 | |
| JPH0590418A (ja) | 半導体装置の製造方法 | |
| JPS59163838A (ja) | 半導体装置の製造方法 | |
| JPS6019661B2 (ja) | 電極形成法 | |
| JPS59127850A (ja) | 半導体装置の製造方法 | |
| JPH0346331A (ja) | 配線パターンの形成方法 | |
| JPS59181563A (ja) | 半導体装置の製法 | |
| JPH04164331A (ja) | 配線部材の製造方法 | |
| JPH01123434A (ja) | 配線層を有する半導体装置 |