JPH04164331A - 配線部材の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線部材に関し、特に、基板に形成される配
線の下地絶縁膜の平担化技術に適用して有効な技術に関
するものである。

〔従来の技術〕

ＡＳＩＣＣ人ｐｐｌｉｃａｔｉｏｎ　Ｓ　ｐｅｃｉｆｉ
ｃ　Ｉ　ｎｔｅｇｒａｔｅｄΩ１ｒｃｕｉｔ）等の半導
体集積回路装置は多層配線構造を採用する。半導体集積
回路装置は、第１８図（要部断面図）に示すように、単
結晶珪素からなる半導体基板２１を主体に構成される。

半導体基板２１の主面は、図示しないが、素子分離絶縁
膜２２で周囲を規定された領域内にトランジスタ等の半
導体素子を構成する。半導体素子は論理回路、記憶回路
等を構成する。前記半導体素子の上層において、半導体
基板１の主面上には、この配線層数に限定されないが、
第１層目配線２４、第２層目配線２７、第３層目配線２
９及び第４層目配線３２を有する４層配線層が構成され
る。前記半導体素子、第１層目配線２４の夫々の間は層
間絶縁膜２３で電気的に分離される。第１層目配線２４
、第２層目配線２７の夫々の間は層間絶縁膜２５及び２
６で電気的に分離される。第２層目配線２７、第３層目
配線２９の夫々の間は層間絶縁膜２８で電気的に分離さ
れる。第３層目配線２９、第４層目配線３２の夫々の間
は層間絶縁膜３０で電気的に分離される。第１層目配線
２４乃至第４層目配線３２の夫々は例えばアルミニウム
合金膜で形成される。各配線層間の上下配線間は、層間
絶縁膜３０に形成された接続孔３１を通して第３層目配
線２９、第４層目配線３２の夫々が電気的に接続される
構造と同様に、接続される。

前記多層配線構造においては、各配線層に形成された配
線例えば第２層目配線２７の下地絶縁膜となる層間絶縁
膜２６の表面を平担化する技術が適用される。つまり、
同第１８図に示すように、層間絶縁膜２６は、所謂ＳＯ
Ｇ法を使用し、流動性を有する状態で滴下塗布され、こ
の後にベーク処理で硬化させた酸化珪素膜で形成される
。この層間絶縁膜２６は１層Ｆ！Ｉ絶縁膜２５の第１層
目配、１２４上の表面の段差上（凸部）に薄い膜厚で塗
布され、第１層目配線２４間の表面の段差上（凹部）に
厚い膜厚で塗布される。層間絶縁膜２５は、例えばＣＶ
Ｄ法又はスパッタ法で堆積され、第１層目配線２４の形
状に沿ってほぼ均一な膜厚を有する酸化珪素膜で形成さ
れる。このような平担化技術は、同第１８図の左側に示
すように、第２層目配線２７の段差での断面積の縮小や
断線を低減できるので、第２層目配線２７の電気的信頼
性を向上できる。

また、前述と同様な平担化技術に使用される層間絶縁膜
の形成方法としては、例えば下記の方法がある。＃ｉ縁
膜の堆積とエツチングとを相互に行う石英バイアススパ
ッタ法。配線間の空領域に配線として使用されないダミ
ーパターンを配置するダミーペデスタル法。

なお、前述の平担化技術については、例えば月刊セミコ
ンダクタ　ワールド、１９８７年３月号、第３６頁乃至
第４７頁に記載されている。

〔発明が解決しようとする課題〕

しかしながら、前述の平担化技術は、下記の点において
配慮がなされていない。

前記層間１１！縁膜２６つまりＳＯＧ法を使用して形成
される酸化珪素膜は、第１８図に示すように、第１層目
配線２４が近接して配置される密な領域、第１層目配線
２４がほとんど配置されない疎な領域。

或いは図示しない第１層目配線２４の配線幅が広い領域
の夫々において、表面がほぼ平担化される。

しかしながら、各領域の間においては基本的に段差が生
じる。例えば、第１８図に示すように、密な領域（図中
、左側）と疎な領域（図中、右側）との間の段差におい
て、第３層目配線２９に接続孔３１を通して第４層目配
線３２が接続される場合、各領域間の段差に接続孔３１
の段差が付加され、第４層目配線３２に断線不良が多発
する。このため、多層配線構造を採用する半導体集積回
路装置の電気的信頼性が低下するという問題点を生じる
。

また、前述の問題点を回避するには、第１目配線２４の
配置について、配線幅寸法、配線間寸法等の制約（レイ
アウトルール）が増大する。特に、ＡＳＩＣは各配線層
の配線設計を計算機処理で自動的に行っている（ＤＡ焙
処理使用する）ので、前記制約の増大は、計算機処理量
が増大し、開発期間や開発コストが増大するという問題
点を生じる。

また、前述の石英バイアススパッタ法を使用した場合は
、同様に第１層目配線２４の配置ついての制約が増大す
る等の問題点を生じる。

また、前述のダミーペデスタル法は、計算機処理を利用
し、配線の配置と併せてダミーパターンを配置するので
、同様に計算機処理量が増大する等の問題点を生じる。

本発明の目的は、基板上の下地絶縁膜の表面上に配線を
形成する配線部材において、前記下地絶縁膜の表面を平
担化することが可能な技術を提供することにある。　□ 本発明の他の目的は、前記下地絶縁膜の下層の素子や配
線の配置に対して、この下地絶縁膜の表面を独立に平担
化することが可能な技術を提供することにある。

本発明の他の目的は、前記下地絶縁膜の下層の素子や配
線の配置される領域の高低差に対して、この下地絶縁膜
の表面を独立に平担化することが可能な技術を提供する
ことにある。

本発明の他の目的は、前記目的を達成すると共に、製造
プロセス上の歩留りを向上することが可能な技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）基板の主面若しくは主面上に素子が、又は基板の
主面上に第１配線が疎密をなして配置され、この素子上
又は第１配線上に層間絶縁膜を介在して第２配線を形成
する配線部材の製造方法において、前記基板の主面若し
くは主面上に素子、又は基板の主面上に第１配線を形成
する工程と、この素子の上層又は第１配線の上層に、前
記素子の高さ又は第１配線の厚さと同等若しくはそれに
比べて厚い膜厚を有する層間絶縁膜を堆積する工程と、
この層間絶縁膜の前記素子、又は第１配線の形状に基づ
く表面の段差のうち最も低い位置に達するまで、この層
間絶縁膜の表面を研磨し平担化する工程とを備える。

（２）基板の主面若しくは主面上に素子が、又は基板の
主面上に第１配線が疎密をなして配置され。

この素子上又は第１配線上に層間絶縁膜を介在して第２
配線を形成する配線部材の製造方法において、前記基板
の主面若しくは主面上に素子、又は基板の主面上に第１
配線を形成する工程と、この素子の上層又は第１配線の
上層に、前記素子又は第１配線の表面の形状に沿ってほ
ぼ均一な膜厚で堆積される第１層間絶縁膜を堆積する工
程と、この第１層間絶縁膜上に、この第１層間絶縁膜の
前記素子又は第１配線の形状に基づいて成長する表面の
段差を被覆する、前記第１層間絶縁膜に対してエツチン
グ選択比を有するマスク層を形成する工程と、このマス
ク層の前記第１層間絶縁膜の表面の段差に基づく表面の
段差のうち最も低い位置に達するまで、このマスク層の
表面を研磨し平担化する工程と、このマスク層の表面に
エツチングを施し、前記第１層間絶縁膜の素子上又は第
１配線上の表面を露出すると共に、前記第１層間絶縁膜
の素子以外又は第１配線以外の表面にマスク層を残存す
る工程と、このマスク層を使用し、前記第１層間絶縁膜
の露出する領域をエツチングで除去し、素子又は第１配
線を露出する工程と、前記マスク層を除去した後、前記
素子上又は第１配線上及び第１層間絶縁膜上に第２層間
ＩＩ／Ａｌｌ膜を形成する工程とを備える。

（３）基板の主面若しくは主面上に素子が、又は基板の
主面上に第１配線が第１領域、この第１領域に比べて高
い位置を有する第２領域の夫々に配置され、この素子上
又は第１配線上に層間絶縁膜を介在して第２配線を形成
する配線部材の製造方法において、前記基板の主面若し
くは主面上に素子、又は基板の主面上に第１配線を前記
第１領域、第２領域の夫々に形成する工程と、この素子
の上層又は第１配線の上層に、低い位置を有する第１領
域の素子以外又は第１配線以外での表面の位置が、高い
位置を有する第２領域に配置された素子の高さ又は第１
配線の高さと同等若しくはそれに比べて高くなる膜厚を
有する層間絶縁膜を堆積する工程と、この層間絶縁膜の
うち素子、又は第１配線の形状に基づく表面の段差の最
も低い位置に達するまで、この層間絶縁膜の表面を研磨
し平担化する工程とを備える。

〔作　　用〕

上述した手段（１）によれば、前記層間絶縁膜の素子、
又は第１配線の形状に基づく表面の段差と共に、前記素
子の疎密、又は第１配線の疎密に基づく表面の段差（例
えば密な領域と疎な領域との間の段差）を研磨で物理的
かつ強制的に除去し、この層間絶縁膜の表面を平担化で
きる。この結果、層間絶縁膜の表面の段差に基づく第２
配線の断線不良を低減できるので、配線部材の電気的信
頼性を向上できる。また、前記素子の形状や疎密配置。

又は第１配線の形状や疎密配置に制約されずに、これら
に対して独立に層間絶縁膜の表面を平担化できる。この
結果、設計、開発期間の短縮化や製造コストの低減化を
図れ、特に、ＡＳＩＣを開発する際に使用される計算機
処理（ＤＡ焙処理の計算機処理量の低減化を図れる。

上述した手段（２）によれば、前記第１層間絶縁膜の素
子、又は第１配線の形状に基づく表面の段差や前記素子
の疎密、又は第１配線の疎密に基づく表面の段差による
マスク層の表面の段差を研磨で物理的かつ強制的に除去
し、このマスク層の表面を平担化すると共に、マスク層
の膜厚を均一化（段差の低い領域に残存させるマスク層
の膜厚を均一化し、かつ段差の高い領域において除去さ
れるマスク層の膜厚を均一化）したので、マスク層の膜
厚の制御性を向上し、この後、前記マスク層を使用し、
素子以外の領域、又は第１配線以外の領域にそれに対し
て自己整合で第１層間絶縁膜（ダミーペデスタルとして
使用）を形成したので、第２層間絶縁膜の表面を平担化
できる。

上述した手段（３）によれば、前記層間絶縁膜の素子、
又は第１配線の形状に基づく表面の段差、前記素子の疎
密、又は第１配線の疎密に基づく表面の段差、第１領域
と第２領域との高低差に基づく表面の段差の夫々を研磨
で物理的かつ強制的に除去し、この層間絶縁膜の表面を
平担化できる。

以下、本発明の構成について、２層配線構造を採用する
ＡＳＩＣ等の半導体集積回路装置に本発明を適用した一
実施例とともに説明する。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の実施例Ｉである多層配線構造を採用する半導体
集積回路装置を第１図（要部断面図）で示す。

第１−に示すように、２層配線構造を採用する半導体集
積回路装置（ＡＳＩＣ）は単結晶珪素からなる半導体基
板１を主体に構成される。半導体基板１の主面には素子
分離絶縁膜（フィールド絶縁膜）２で周囲を規定された
領域内に図示しないトランジスタ、抵抗素子、容量素子
等の半導体素子が構成される。

前記半導体素子の上層において、半導体基板１の主面上
には第１層目配線４、第２層目配線８の夫々で形成され
る２層配線構造を有する。前記半導体素子、第１層目配
線４の夫々の間は層間絶縁膜３で電気的に分離される。

第１層目配線４、第２層目配線８の夫々の間は層間絶縁
膜６で電気的に分離される。第１層目配線４は、図示し
ないが、層間絶縁膜３に形成された接続孔を通して半導
体素子間を電気的に接続する。第２層目配線８は、層間
絶縁膜６に形成された接続孔７を通して第１層目配線４
間を電気的に接続する。第１層目配線４、第２層目配線
８の夫々は、その手法を説明しないが、計算機処理（Ｄ
Ａ処理）で自動的に設計され配置される。第１層目配線
４．第２層目配線８の夫々は例えばアルミニウム合金膜
で形成される。

アルミニウム合金膜は例えばＣｕ、Ｓｉのいずれか又は
相方が添加されたアルミニウム膜である。

Ｃｕはマイグレーション耐圧を高める作用がある。

Ｓｉはアロイスパイク現象を低減する作用がある。

同第１図中、左側において、第１層目配線４Ａ。

４Ｂの夫々は、相互に近接して配置（例えば最小配線間
々隔で配置）され、第１層目配線４の配置密度が高い密
な領域を形成する。第１図中右側において、第１層目配
線４Ｃは、近接する領域に他の第１層目配線４が配置さ
れておらず、第１層目配線４の配置密度が低い疎な領域
を形成する。第１層目配線４Ａは第２層目配線８Ａを介
在して他の第１層目配線４に接続される。第１層目配線
４Ｂ、４Ｃの夫々の間は第２層目配線８Ｂを介在して電
気的に接続される。

前記第１層目配線４間、例えば第１層目配線４Ｂ、４Ｃ
の夫々の比較的配線間々隔が広い領域には層間絶縁膜５
が配置される。層間絶縁膜５は。

ダミーペデスタル（ダミーパターン）として使用され、
第１層目配線４に基づく層間絶縁膜６の表面に形成され
る段差を低減し、平担化する目的で構成される。層間絶
縁膜５は、相互に近接する第１層目配線４Ａ、４Ｂの夫
々の間等、層間絶縁膜６が埋込まれその表面が実質的に
平担化される領域には配置されない。

前記第２層目配線８の上層には最終保護膜（ファイナル
パッシベーション膜）９が構成される。

次に、前述の２層配線構造を有する半導体集積回路装置
の製造方法について、第２図乃至第９図（各製造工程毎
に示す要部断面図）を使用し、簡単に説明する。なお、
この製造方法は第１層目配線４、第２層目配線８の夫々
の間の層間絶縁膜６の形成方法を重点において説明する
。

まず、半導体基板１の主面の素子分離絶縁膜２で周囲を
規定された領域内に半導体素子を形成する。この後、前
記半導体素子上を含む基板全面に層間絶縁膜３を形成す
る。

次に、第３図に示すように、層間絶縁膜３上の密な領域
に第１層目配線４Ａ、４Ｂの夫々を形成すると共に、層
間絶縁膜３上の疎な領域に第１層目配線４Ｃを形成する
。第１層目配線４は例えばスパッタ法若しくは蒸着法で
堆積されたアルミニウム合金膜にパターンニングを施し
て形成される。

第１層目配線４は例えば１．８〜２．０［μｍ］の膜厚
で形成される。

次に、第４図に示すように、前記第１層目配線４上を含
む基板全面に層間絶縁膜（将来、ダミーペデスタルにな
る）５を形成する。層間絶縁膜５は、第１層目配線４の
形状に沿ってほぼ均一な膜で形成される、例えばＣＶＤ
法若しくはスパッタ法で堆積される酸化珪素膜で形成す
る。酸化珪素膜は、第１層目配線４の膜厚と同等の膜厚
１例えば１．８〜２．ｏ［μｍ］の膜厚で形成される。

次に、第４図に示すように、前記層間絶縁膜Ｓ上を含む
基板全面にマスク層ｌＯを形成する。マスク層！０は、
例えば滴下塗布法で塗布され、この後にベータ処理で硬
化させたフォトレジスト膜（Ｉｆ脂膜）を使用する。こ
のフォトレジスト膜は、滴下塗布の際、流動性を有して
いるので、層間絶縁膜５の密な領域、疎な領域の夫々に
おいて、その表面がほぼ平担化される。マスク層！０は
、その表面の段差のうち最も低い領域が、層間絶縁膜５
の第１層目配線４上の表面の段差が最も高い領域に比べ
て高くなる膜厚で形成される。マスク層１０は。

例えば最も薄い領域において約３．０［μｍ］の膜厚で
形成される。層間絶縁膜５及びマスク層ｌＯを１つの層
間絶縁膜として見た場合、この層間絶縁膜は第１層目配
線４の膜厚と同等若しくはそれに比べて厚い膜厚で形成
される。

次に、第５図に示すように、前記マスク層１０の表面を
研磨し、マスク層１０の表面を平担化する。

この研磨は、密な領域の第１層目配線４Ａ及び４Ｂの領
域、密な領域のそれ以外の領域、疎な領域の第１層目配
線４Ｃの領域、疎な領域のそれ以外の領域、密な領域と
疎な領域との間の領域の夫々において、マスク層１０の
表面を実質的に同一表面となる研磨しろもって行われる
。つまり、研磨は、マスク層１０の表面の段差のうち最
も低い領域に達するか若しくはそれ以上の深さでマスク
層１０の表面を削り採ることにより行われる。マスク層
１０は、例えばその表面から深さ方向に約２．５［μｍ
］の研磨しろをもって研磨される。

前記研磨は、例えばポリエステル材で形成されたテープ
の表面に有機物をバインダとして酸化アルミニウムの砥
粒を接着し、この研磨用テープをマスク層ｌＯの表面に
沿って一定の方向に送ることにより行われる。つまり、
研磨は、所謂テープ研磨法で行われ、マスク層１０の表
面は物理的及び強制的に削り採られる。また、研磨の際
、研磨用テープは、マスク層ｌＯの表面に適度な押圧力
で押圧される。また、研磨は、研磨用テープとマスク層
ｌＯの表面との接触で発生する静電気を防止する目的で
、イオンを含む液体を併用して行われる。或いは、研磨
は、マスク層１０の表面の研磨で発生する異物や研磨用
テープから放散された砥粒の残骸を排除する目的で、洗
浄液を併用して行われる。

前述のマスク層１０は、表面の研磨により、第１層目配
線４上（将来、・、除去される領域）の膜厚が均一化さ
れると共に、第１層目配線４以外の領域上（将来、マス
クとして残存する領域）の膜厚が均一化される。第１０
図（研磨前の平担度を示す図）にマスク層！０を形成し
た直後（研磨前）の表面の平担度を示し、第１１図（研
磨後の平担度を示す図）にマスク層１０の研磨後の表面
の平担度を示す。マスク層！Ｏは、研磨前においては密
な領域の表面と疎な領域の表面との高低差が数［μｍ］
であるのに対して、研磨後において数百［ｎ　ｍ］に修
正され、研磨はマスク層！Ｏの表面を約１衝程度に平担
化できる。

次に、第６図に示すように、前記マスク層１０の表面を
基板全面において露光及び現像し、マスク層！Ｏの表面
を深さ方向に一部除去する。マスク層ＩＯは、第１層目
配線４の上部において除去さ九、層間絶縁膜６の表面が
露出されると共に、第１層目配線４以外の領域において
層間絶縁膜５の上部に残存される。このマスク層１０は
例えば表面から約０．５〜０．７［μｍ］の深さで除去
される。

次に、前記マスク層１０をエツチングマスクとして使用
し、第７図に示すように、第１層目配線４上の露出する
層間絶縁膜５をエツチングで除去し。

第１層目配線４を露出するにの第１層目配線４の露出す
る工程と共に、この第１層目配線４間、つまりマスク層
１０下にダミーペデスタルとして使用される層間ｌ＊ｉ
！縁膜５が形成される。このダミーペデスタルとして使
用される層間絶縁膜５は、第１層目配線４の形成以後、
製造用マスクを使用しないで形成され、この第１層目配
線４に対して自己整合で形成される。

次に、第８図に示すように、残存するマスク層１０を除
去する。

次に、第９図に示すように、第１層目配線４上、層間絶
縁膜５上の夫々を含む基板全面に層間絶縁膜６を形成す
る。層間絶縁膜６は、例えば、コンフォーマルＣＶＤ法
で堆積した酸化珪素膜で形成サレ、約１．８〜２．０［
μｍ］の膜厚で形成される。

この層間絶縁膜６は、第１層目配線４間に、この第１層
目配線４と実質的に同一の膜厚で形成される層間絶縁膜
６をダミーペデスタルとして形成したので、第１層目配
線４上、層間絶縁膜５上の夫々の表面は実質的に同一表
面となり、この表面は平担化される。また、密な領域に
おいて、近接する第１層目配線４Ａ、４Ｂの夫々の間は
、層間絶縁膜６が埋込まれ、この層間絶縁膜６の表面も
平担化される。

次に、図示しないが、層間絶縁膜６に接続孔７を形成し
、層間絶縁膜６の表面上に第２層目配線８を形成する。

第２層目配線８は、その下地膜となる層間絶縁膜６の表
面が平担化されるので、断面積の縮小や断線不良が発生
しない。

この後、第２層目配線８上を含む基板全面に最終保護膜
９を形成することにより、前記第１図に示す半導体集積
回路装置は完成する。

このように、半導体基板工の主面上に第１層目配線４が
疎密をなして配置され、この第１層目配線４上に層間絶
縁膜６を介在して第２層目配線８を形成する半導体集積
回路装置において、前記半導体基板１の主面上に第１層
目配線４を形成する工程と、この第１層目配線４の上層
に、第１層目配線４の表面の形状に沿ってほぼ均一な膜
厚で堆積される層間絶縁膜５を堆積する工程と、この層
間絶縁膜５上に、この層間絶縁膜５の第１層目配線４の
形状に基づいて成長する表面の段差を被覆する、前記層
間絶縁膜５に対してエツチング選択比を有するマスク層
１０を形成する工程と、このマスク層ｌＯの前記層間絶
縁膜５の表面の段差に基づく表面の段差のうち最も低い
位置に達するまで、このマスク層１０の表面を研磨し平
担化する工程と、このマスク層ｌＯの表面にエツチング
を施し、前記層間絶縁膜５の第１層目配線４上の表面を
露出すると共に、前記層間絶縁膜５の第１層目配線４以
外の表面にマスク層ｌＯを残存する工程と、このマスク
層１０を使用し、前記層間絶縁膜５の露出する領域をエ
ツチングで除去し、第１層目配線４を露出する工程と、
前記マスク層１ｏを除去した後、前記第１層目配線４上
及び層間絶縁膜５上に層間絶縁膜６を形成する工程とを
備える。この構成により、前記層間絶縁膜５の第１層目
配線４の形状に基づく表面の段差や第１層目配線４の疎
密に基づく表面の段差によるマスク層１ｏの表面の段差
を研磨で物理的かつ強制的に除去し、このマスク層１゜
の表面を平担化すると共に、マスク層１ｏの膜厚を均一
化（段差の低い領域に残存させるマスク層１０の膜厚を
均一化し、かつ段差の高い領域において除去されるマス
ク層１０の膜厚を均一化）したので、マスク層！０の膜
厚の制御性を向上し、この後、前記マスク層１０を使用
し、第１層目配線４以外の領域にそれに対して自己整合
で層間絶縁膜（ダミーペデスタル）５を形成したので、
層間絶縁膜６の表面を平担化できる。この結果、層間絶
縁膜６の表面の段差に基づく第２層目配線８の断線不良
を低減できるので、半導体集積回路装置の電気的信頼性
を向上できる。

また、前記第１層目配線４の形状や疎密配置に制約され
ずに、これらに対して独立に層間絶縁膜６の表面を平担
化できる。この結果、ＡＳＩＣの設計、開発期間の短縮
化や製造コストの低減化を図れ、特に、ＡＳＩＣを開発
する際に使用される計算機処理の計算機処理量の低減化
を図れる。

また、前記層間絶縁膜６の表面は確実に平担化できるの
で、層間絶縁膜６をクラックの発生の少ない機械的強度
の高い材料で形成できる。

（実施例■） 本実施例■は、配線の下地膜となる絶縁膜の表面を直接
研磨し、この絶縁膜の表面を平担化した、本発明の第２
実施例である。

本発明の実施例■である多層配線構造を採用する半導体
集積回路装置の製造方法について、第１２図乃至第１７
図（各製造工程毎に示す要部断面図）を使用し、簡単に
説明する。

まず、素子分１１Ｍ縁膜２上にゲート配線１１が密に配
置された領域と配置されない疎な領域とを形成し、この
ゲート配線ｌｌ上を含む基板全面に層間絶縁膜３を形成
する。ゲート配線１１は例えばＭＩＳＦＥＴのゲート電
極やバイポーラトランジスタのエミッタ引出用電極と同
一導電層で形成される。

このゲート配線１１は、例えば多結晶珪素膜、高融点金
属珪化膜等の単層或はそれらを積層した積層膜で形成さ
れる。また、ゲート電極１１が配置された密な領域にお
いて、層間絶縁膜３の表面は、疎な領域での層間絶縁膜
３の表面に比べて、ゲート電極１１の膜厚に相当する分
、高い位置に形成される。

次に、第１２図に示すように１層間絶縁膜ａ上に第１層
目配線４を形成する。疎な領域つまり低い位置には第１
層目配線４Ａが配置され、密な領域つまり高い位置には
第１層目配線４Ｃが配置される。

次に、第１３図に示すように、第１層目配線４上を含む
基板全面に層間絶縁膜１２を形成する。層間絶縁膜１２
は例えばＣＶＤ法又はスパッタ法で堆積した酸化珪素膜
で形成される。この層間絶縁膜１２は、疎な領域（低い
位置）において、第１層目配線４Ａ以外の領域での表面
の最も低い位置が、密な領域（高い位置）に配置された
第１層目配ｇ４ｃの高さと同等又はそれ以上に高くなる
厚い膜厚で形成される。

次に、第１４図に示すように、層間絶縁膜１２上を含む
基板全面にフォトレジスト膜１３を形成する。

フォトレジスト膜１３は１滴下塗布法で塗布し、この後
ベーク処理で硬化されることにより形成される。

次に、第１５図に示すように、前記フォトレジスト膜１
３、層間絶縁膜１２の表面の一部の夫々を研磨し、層間
絶縁膜１２の表面を平担化する。この研磨は、前記実施
例Ｉと同様に、テープ研磨法で行う。研磨は、層間絶縁
膜１２の表面の段差のうち最も低い位置すなわち疎な領
域において層間絶縁膜１２の第１層目配線４Ａ以外の領
域の表面に達するまで若しくはそれ以上に深い研磨しろ
をもって行われる。この研磨は、層間絶縁膜１２の第１
層目配線４の形状に基づく表面の段差、第１層目配線４
の疎密配置に基づく表面の段差、疎な領域と密な領域と
の間の表面の段差、高い位置と低い位置との間の表面の
段差の夫々を除去し、平担化できる。

つまり、層間絶縁膜１２の表面は下層の状態に対して独
立に研磨により平担化できる。

次に、第１６図に示すように、層間絶縁膜１２上を含む
基板全面に層間・絶縁膜１４を形成する。この１間絶縁
膜！４の表面は、下地の層間絶縁膜１２の表面が平担化
されているので、平担化される。

次に１層間絶縁膜１４．１２の夫々に接続孔７を形成し
、この後、第１７図に示すように、層間絶縁膜１４上に
第２層目配線８（８Ａ及び８Ｃ）を形成する。第２層目
配線８は接続孔７を通して第１層目配線４に接続される
。

そして、図示しないが、第２層目配線８上を含む基板全
面に最終保護膜を形成することにより、本実施例の半導
体集積回路装置は完成する。

このように、半導体基板ｌの主面上に第１層目配線４が
疎密をなして配置され、この第１層目配線４上に層間絶
縁膜１２（及び１４）を介在して第２層目配線８を形成
する半導体集積回路装置の製造方法において、前記半導
体基板ｌの主面上に第１層目配線４を形成する工程と、
この第１層目配線４の上層に、前記第１層配線４の厚さ
と同等若しくはそれに比べて厚い膜厚を有する層間絶縁
膜１２を堆積する工程と、この層間絶縁膜１２の第１層
目配線４の形状に基づく表面の段差のうち最も低い位置
に達するまで、この層間絶縁膜１２の表面を研磨し平担
化する工程とを備える。この構成により、前記層間絶縁
膜１２の第１層目配線４の形状に基づく表面の段差と共
に、前記第１層目配線４の疎密に基づく表面の段差（例
えば密な領域と疎な領域との間の段差）を研磨で物理的
かつ強制的に除去し、この層間絶縁膜１２の表面を平担
化できる。

また、半導体基板１の主面上に第１層目配線４が低い領
域、この低い領域に比べて高い位置を有する高い領域の
夫々に（層間絶縁膜ａ上に）配置され、この第１層目配
線４上に層間絶縁膜１２を介在して第２層目配線８を形
成する半導体集積回路装置の製造方法において、前記半
導体基板ｌの主面上に第１層目配線４を前記低い領域、
高い領域の夫々に形成する工程と、この第１層目配線４
の上層に、低い領域で第１層目配線４以外での表面の位
置が、高い領域に配置された第１層目配線４の高さと同
等若しくはそれに比べて高くなる膜厚を有する層間絶縁
膜１２を堆積する工程と、この層間絶縁膜１２のうち第
１層目配線４の形状に基づく表面の段差″の最も低い位
置に達するまで、この層間絶縁膜１２の表面を研磨し平
担化する工程とを備える。この構成により、前記層間絶
縁膜１２の第１層目配線４の形状に基づく表面の段差、
前記第１層目配線４の疎密に基づく表面の段差、低い領
域と高い領域との高低差に基づく表面の段差の夫々を研
磨で物理的かつ強制的に除去し、この層間絶縁膜１２の
表面を平担化できる。

以上、本発明者によってなされた発明を、前記実施例し
こ基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。

例えば、本発明は、２層配線構造に限定されず。

３層、４層、５層、６層、７層、８層、・・・等の多層
配線構造を有する半導体集積回路装置に適用できるにの
場合、本発明は、各配線層の間の層間絶縁膜のすべての
若しくは一部の層間絶縁膜の表面を研磨で平担化する。

また、本発明は、配線の形状に基づく層間絶縁膜の表面
の段差を低減するだけでなく、半導体基板の主面若しく
は１１！！縁性基板の主面上に配置された素子（例えば
、Ｓ○■構造）の形状に基づく層間絶縁膜の表面の段差
を低減してもよい。

また、本発明は、半導体集積回路装置に限定されず、プ
リント配線基板等、多層配線構造を有する配線部材に広
く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

基板上の下地絶縁膜の表面上に配線を形成する配線部材
において、前記下地絶縁膜の表面を平担化できる。

前記下地絶縁膜の下層の素子や配線の配置に対して、こ
の下地絶縁膜の表面を独立に平担化できる。

前記下地絶縁膜の下層の素子や配線の配置される領域の
高低差に対して、この下地絶縁膜の表面を独立に平担化
できる。

前記効果を奏すると共に、製造プロセス上の歩留りを向
上できる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである多層配線構造を採用
する半導体集積回路装置の要部断面図、第２図乃至第９
図は、前記半導体集積回路装置の製造方法について各製
造工程毎に示す要部断面図、 第１０図は、前記半導体集積回路装置において。 膜表面の研磨前の平担度を示す図、 第１１図は、前記膜表面の研磨後の平担度を示す図、 第１２図乃至第１７図は、本発明の実施例■である多層
配線構造を採用する半導体集積回路装置の製造方法につ
いて各製造工程毎に示す要部断面図、 第１８図は、従来の多層配線構造を採用する半導体集積
回路装置の要部断面図である。 図中、１・・・半導体基板、３．５．６．１２．１４・
・・層間絶縁膜、４，８・・・配線、５・・ダミーペデ
スタル、７・・・接続孔、ｌＯ・・・マスク層である。

Claims (1)

1. 【特許請求の範囲】 １、基板の主面若しくは主面上に素子が、又は基板の主
   面上に第１配線が疎密をなして配置され、この素子上又
   は第１配線上に層間絶縁膜を介在して第２配線を形成す
   る配線部材の製造方法において、前記基板の主面若しく
   は主面上に素子、又は基板の主面上に第１配線を形成す
   る工程と、この素子の上層又は第１配線の上層に、前記
   素子の高さ又は第１配線の厚さと同等若しくはそれに比
   べて厚い膜厚を有する層間絶縁膜を堆積する工程と、こ
   の層間絶縁膜の前記素子、又は第１配線の形状に基づく
   表面の段差のうち最も低い位置に達するまで、この層間
   絶縁膜の表面を研磨し平担化する工程とを備えたことを
   特徴とする配線部材の製造方法。 ２、基板の主面若しくは主面上に素子が、又は基板の主
   面上に第１配線が疎密をなして配置され、この素子上又
   は第１配線上に層間絶縁膜を介在して第２配線を形成す
   る配線部材の製造方法において、前記基板の主面若しく
   は主面上に素子、又は基板の主面上に第１配線を形成す
   る工程と、この素子の上層又は第１配線の上層に、前記
   素子又は第１配線の表面の形状に沿ってほぼ均一な膜厚
   で堆積される第１層間絶縁膜を堆積する工程と、この第
   １層間絶縁膜上に、この第１層間絶縁膜の前記素子又は
   第１配線の形状に基づいて成長する表面の段差を被覆す
   る、前記第１層間絶縁膜に対してエッチング選択比を有
   するマスク層を形成する工程と、このマスク層の前記第
   １層間絶縁膜の表面の段差に基づく表面の段差のうち最
   も低い位置に達するまで、このマスク層の表面を研磨し
   平担化する工程と、このマスク層の表面にエッチングを
   施し、前記第１層間絶縁膜の素子上又は第１配線上の表
   面を露出すると共に、前記第１層間絶縁膜の素子以外又
   は第１配線以外の表面にマスク層を残存する工程と、こ
   のマスク層を使用し、前記第１層間絶縁膜の露出する領
   域をエッチングで除去し、素子又は第１配線を露出する
   工程と、前記マスク層を除去した後、前記素子上又は第
   １配線上及び第１層間絶縁膜上に第２層間絶縁膜を形成
   する工程とを備えたことを特徴とする配線部材の製造方
   法。 ３、基板の主面若しくは主面上に素子が、又は基板の主
   面上に第１配線が第１領域、この第１領域に比べて高い
   位置を有する第２領域の夫々に配置され、この素子上又
   は第１配線上に層間絶縁膜を介在して第２配線を形成す
   る配線部材の製造方法において、前記基板の主面若しく
   は主面上に素子、又は基板の主面上に第１配線を前記第
   １領域、第２領域の夫々に形成する工程と、この素子の
   上層又は第１配線の上層に、低い位置を有する第１領域
   の素子以外又は第１配線以外での表面の位置が、高い位
   置を有する第２領域に配置された素子の高さ又は第１配
   線の高さと同等若しくはそれに比べて高くなる膜厚を有
   する層間絶縁膜を堆積する工程と、この層間絶縁膜のう
   ち素子、又は第１配線の形状に基づく表面の段差の最も
   低い位置に達するまで、この層間絶縁膜の表面を研磨し
   平担化する工程とを備えたことを特徴とする配線部材の
   製造方法。