JPH06232126A - 複合半導体回路装置およびその作製方法 - Google Patents
複合半導体回路装置およびその作製方法Info
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- JPH06232126A JPH06232126A JP1615393A JP1615393A JPH06232126A JP H06232126 A JPH06232126 A JP H06232126A JP 1615393 A JP1615393 A JP 1615393A JP 1615393 A JP1615393 A JP 1615393A JP H06232126 A JPH06232126 A JP H06232126A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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Abstract
(57)【要約】
【目的】 Ｓｉ電子回路素子と第III 族−第Ｖ族光・電
子回路素子、および光配線（導波路）を同一基板上に作
製する複合半導体回路装置およびその作製方法を提供す
る。 【構成】 Ｓｉ基板１１上に並んで形成してなるIII 族
−Ｖ族電子・光素子１２とＳｉＬＳＩ１３とを有すると
共に、これらを覆う平坦化層としてのＳｉＯ2 １４の平
坦面から各々鉛直方向に形成された配線用穴１５内に配
線材料を埋め込み配線１６を施してなる。
子回路素子、および光配線（導波路）を同一基板上に作
製する複合半導体回路装置およびその作製方法を提供す
る。 【構成】 Ｓｉ基板１１上に並んで形成してなるIII 族
−Ｖ族電子・光素子１２とＳｉＬＳＩ１３とを有すると
共に、これらを覆う平坦化層としてのＳｉＯ2 １４の平
坦面から各々鉛直方向に形成された配線用穴１５内に配
線材料を埋め込み配線１６を施してなる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＧａＡｓ／Ｓｉ
等に代表される複合半導体基板において、Ｓｉ電子回路
素子と第III 族−第Ｖ族（以下「III 族−Ｖ族」と称
す）光・電子回路素子、および光配線（導波路）を同一
基板上に作製する複合半導体回路装置およびその作製方
法に関するものである。
等に代表される複合半導体基板において、Ｓｉ電子回路
素子と第III 族−第Ｖ族（以下「III 族−Ｖ族」と称
す）光・電子回路素子、および光配線（導波路）を同一
基板上に作製する複合半導体回路装置およびその作製方
法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】III 族
−Ｖ族／Ｓｉにおいては、III 族−Ｖ族デバイスを作製
して、そのまま配線工程を行っていた。
−Ｖ族／Ｓｉにおいては、III 族−Ｖ族デバイスを作製
して、そのまま配線工程を行っていた。
【０００３】従来の複合半導体回路装置の製造の概略を
図１９に示す。同図において、０１はＳｉ基板、０２は
ＳｉＬＳＩ、０３は高品質化層、０４は素子層を各々図
示する。従来において配線を行う場合、ＳｉＬＳＩ０２
と素子層０４とを単に配線材料を載せて配線０５をして
いた。
図１９に示す。同図において、０１はＳｉ基板、０２は
ＳｉＬＳＩ、０３は高品質化層、０４は素子層を各々図
示する。従来において配線を行う場合、ＳｉＬＳＩ０２
と素子層０４とを単に配線材料を載せて配線０５をして
いた。
【０００４】ところで、図１９に示すように、ＳｉＬＳ
Ｉ０２と素子層０４とは段差があり、この段差は、フォ
ト工程の多重化に従って大きくなる。特にIII 族−Ｖ族
／Ｓｉにおいては、III 族−Ｖ族結晶の高品質化層に数
μｍに及ぶ膜を積層する必要があり、段差の問題は特に
大きい。また、この表面段差があると、その配線は難し
いものがあった。１つは段差による配線切れ。また１つ
は段差によるフォト工程の焦点深度による、リソの切れ
の悪さがあった。これらの要因により、III 族−Ｖ族／
Ｓｉ複合半導体回路装置は、集積度の低いものしかでき
なかった。
Ｉ０２と素子層０４とは段差があり、この段差は、フォ
ト工程の多重化に従って大きくなる。特にIII 族−Ｖ族
／Ｓｉにおいては、III 族−Ｖ族結晶の高品質化層に数
μｍに及ぶ膜を積層する必要があり、段差の問題は特に
大きい。また、この表面段差があると、その配線は難し
いものがあった。１つは段差による配線切れ。また１つ
は段差によるフォト工程の焦点深度による、リソの切れ
の悪さがあった。これらの要因により、III 族−Ｖ族／
Ｓｉ複合半導体回路装置は、集積度の低いものしかでき
なかった。
【０００５】他方、光の発光素子−受光素子間を光配線
する必要性が求められている。その１つの方法として、
光導波路を用いる方法がある。光導波路は、一般に、光
を通る部分（コア）と光がコアから逃げない様にする屈
折率の異なる部分（クラッド）（空気の場合もある）か
らなる。コアに入った光は外に洩れること無く（換言す
ると低損失で）所望の所に光を送る技術である。
する必要性が求められている。その１つの方法として、
光導波路を用いる方法がある。光導波路は、一般に、光
を通る部分（コア）と光がコアから逃げない様にする屈
折率の異なる部分（クラッド）（空気の場合もある）か
らなる。コアに入った光は外に洩れること無く（換言す
ると低損失で）所望の所に光を送る技術である。
【０００６】しかしながら、光導波路は急激に光を曲げ
ることが難しく、電気の導線とは異なっている。そのた
め、例えば、上記III 族−Ｖ族／Ｓｉ複合半導体回路装
置上に光導波路を形成した場合、表面凹凸が大きく、損
失の原因となるため、実現されることはなかった。
ることが難しく、電気の導線とは異なっている。そのた
め、例えば、上記III 族−Ｖ族／Ｓｉ複合半導体回路装
置上に光導波路を形成した場合、表面凹凸が大きく、損
失の原因となるため、実現されることはなかった。
【０００７】本発明は上記問題に鑑み、厚膜形成が必要
なIII 族−Ｖ族／Ｓｉにおいても、フォト工程、配線工
程が平坦な表面上で行われることを可能とし、それによ
り、配線の段差切れ、フォト精度の向上、ひいては集積
度を向上させ、またこれらを形成した上に低損失の光導
波路を実現させる光・電子複合半導体装置およびその作
製方法を提供することを目的とする。
なIII 族−Ｖ族／Ｓｉにおいても、フォト工程、配線工
程が平坦な表面上で行われることを可能とし、それによ
り、配線の段差切れ、フォト精度の向上、ひいては集積
度を向上させ、またこれらを形成した上に低損失の光導
波路を実現させる光・電子複合半導体装置およびその作
製方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成する本発
明に係る複合半導体回路装置の構成は、Ｓｉ基板上に並
んで形成された、III 族−Ｖ族電子・光素子とＳｉＬＳ
Ｉとを有し、前記III族−Ｖ族電子・光素子とＳｉ素子
間とが配線された基板において、横方向の前記配線が平
坦に形成されていることを特徴とする。
明に係る複合半導体回路装置の構成は、Ｓｉ基板上に並
んで形成された、III 族−Ｖ族電子・光素子とＳｉＬＳ
Ｉとを有し、前記III族−Ｖ族電子・光素子とＳｉ素子
間とが配線された基板において、横方向の前記配線が平
坦に形成されていることを特徴とする。
【０００９】前記構成において、III 族−Ｖ族素子がＳ
ｉ−ＬＳＩに較べ、上面は同等の位置にあるが、下面は
下方より形成され、III 族−Ｖ族素子の厚みが厚くなっ
ていることを特徴とする。
ｉ−ＬＳＩに較べ、上面は同等の位置にあるが、下面は
下方より形成され、III 族−Ｖ族素子の厚みが厚くなっ
ていることを特徴とする。
【００１０】また、他の複合半導体回路装置の構成はＳ
ｉ基板上に並んで形成された、III族−Ｖ族電子・光素
子とＳｉＬＳＩとを有し、前記III 族−Ｖ族素子とＳｉ
素子間とが電気・光配線された基板において、横方向の
前記電気・光配線が平坦に形成されていることを特徴と
する。
ｉ基板上に並んで形成された、III族−Ｖ族電子・光素
子とＳｉＬＳＩとを有し、前記III 族−Ｖ族素子とＳｉ
素子間とが電気・光配線された基板において、横方向の
前記電気・光配線が平坦に形成されていることを特徴と
する。
【００１１】一方の本発明に係る複合半導体回路装置の
作製方法はＳｉ基板上に化合物半導体をヘテロエピタキ
シャル成長した複合半導体基板上に、電気および光素子
を形成する工程において、（１）Ｓｉ基板の一部に選択
的に化合物半導体をヘテロエピタキシャル成長させる工
程と、（２）表面全体に亙って平坦化材料からなる第一
の平坦化膜層で表面凹凸より厚く覆う工程と、（３）上
記第一の平坦化膜層の表面を研磨により平坦化する工程
と、（４）平坦化された、選択成長した半導体の上に所
望の素子構造を成長させる工程と、（５）表面全体に亙
って平坦化材料からなる第二の平坦化膜層で表面凹凸よ
り厚く覆う工程と、（６）上記第二の平坦化膜層の表面
を研磨により平坦化する工程と、（７）平坦化した平坦
化材料の一部に、下地Ｓｉ基板あるいは選択成長した半
導体基板あるいはそれらに形成された電極まで穴を開け
る工程と、（８）その穴に配線材料を堆積させ、表面で
配線する工程とを含む、ことを特徴とする。
作製方法はＳｉ基板上に化合物半導体をヘテロエピタキ
シャル成長した複合半導体基板上に、電気および光素子
を形成する工程において、（１）Ｓｉ基板の一部に選択
的に化合物半導体をヘテロエピタキシャル成長させる工
程と、（２）表面全体に亙って平坦化材料からなる第一
の平坦化膜層で表面凹凸より厚く覆う工程と、（３）上
記第一の平坦化膜層の表面を研磨により平坦化する工程
と、（４）平坦化された、選択成長した半導体の上に所
望の素子構造を成長させる工程と、（５）表面全体に亙
って平坦化材料からなる第二の平坦化膜層で表面凹凸よ
り厚く覆う工程と、（６）上記第二の平坦化膜層の表面
を研磨により平坦化する工程と、（７）平坦化した平坦
化材料の一部に、下地Ｓｉ基板あるいは選択成長した半
導体基板あるいはそれらに形成された電極まで穴を開け
る工程と、（８）その穴に配線材料を堆積させ、表面で
配線する工程とを含む、ことを特徴とする。
【００１２】上記構成において、上記Ｓｉ基板の一部に
選択的に化合物半導体をヘテロエピタキシャル成長させ
る際に、あらかじめ化合物半導体を成長させる部分のＳ
ｉ表面を掘り込んでおき、続く、表面平坦化工程後にお
いても、III 族−Ｖ族半導体膜厚を厚く形成することを
特徴とする。
選択的に化合物半導体をヘテロエピタキシャル成長させ
る際に、あらかじめ化合物半導体を成長させる部分のＳ
ｉ表面を掘り込んでおき、続く、表面平坦化工程後にお
いても、III 族−Ｖ族半導体膜厚を厚く形成することを
特徴とする。
【００１３】上記構成において、平坦化材料を研磨する
際に、研磨を停止させる、研磨速度の遅い材料を、所望
の厚さの箇所に配設することを特徴とする。
際に、研磨を停止させる、研磨速度の遅い材料を、所望
の厚さの箇所に配設することを特徴とする。
【００１４】上記構成において、平坦化膜層の表面に配
線を形成した該平坦表面で第１層の光配線を形成した
後、平坦化材料からなる第三の平坦化膜層で表面凹凸よ
り厚く覆った後表面研磨により平坦化し、次いで、前記
第１層の光配線と略直交する第２層の光配線を形成する
ことを特徴とする。
線を形成した該平坦表面で第１層の光配線を形成した
後、平坦化材料からなる第三の平坦化膜層で表面凹凸よ
り厚く覆った後表面研磨により平坦化し、次いで、前記
第１層の光配線と略直交する第２層の光配線を形成する
ことを特徴とする。
【００１５】すなわち、本発明は、（１）平坦化物を厚
く積んで、平坦化に実績のある研磨により平坦化して、
次の工程に進む方法を採用すると共に、（２）III 族−
Ｖ族をヘテロエピさせる前に、III 族−Ｖ族成長させる
部分を掘り込んでおいて、上記方法による平坦化凹凸を
少しでも少なくすること、（３）平坦化材の研磨をセル
フアライン（縦方向）的に自動的に停止させるマーカを
入れて、研磨に要求される条件を緩くし、再現性向上が
得られること、（４）上記で平坦化されているので、従
来の光導波路技術（含むフォトリソ工程）を光・電子回
路（半導体）を集積した後に作製することが、可能とな
り、電子配線と光配線を組合わせることが可能となる。
換言すると、これまでのＳｉＬＳＩ，III 族−Ｖ族光電
子技術を損うことなく、いわゆるボード内、チップ内光
インタコネクションを、実現させようとするものであ
る。
く積んで、平坦化に実績のある研磨により平坦化して、
次の工程に進む方法を採用すると共に、（２）III 族−
Ｖ族をヘテロエピさせる前に、III 族−Ｖ族成長させる
部分を掘り込んでおいて、上記方法による平坦化凹凸を
少しでも少なくすること、（３）平坦化材の研磨をセル
フアライン（縦方向）的に自動的に停止させるマーカを
入れて、研磨に要求される条件を緩くし、再現性向上が
得られること、（４）上記で平坦化されているので、従
来の光導波路技術（含むフォトリソ工程）を光・電子回
路（半導体）を集積した後に作製することが、可能とな
り、電子配線と光配線を組合わせることが可能となる。
換言すると、これまでのＳｉＬＳＩ，III 族−Ｖ族光電
子技術を損うことなく、いわゆるボード内、チップ内光
インタコネクションを、実現させようとするものであ
る。
【００１６】
【実施例】以下、本発明に係る一実施例を図面を参照し
て説明する。 （実施例１）図１は本実施例に係る複合半導体回路装置
の概略図である。同図に示すように本装置は、Ｓｉ基板
１１上に並んで形成してなるIII 族−Ｖ族電子・光素子
１２とＳｉＬＳＩ１３とを有すると共に、これらを覆う
平坦化層１４の平坦面から各々鉛直方向に形成された配
線用穴１５内に配線材料を埋め込み配線１６を施してな
るものである。
て説明する。 （実施例１）図１は本実施例に係る複合半導体回路装置
の概略図である。同図に示すように本装置は、Ｓｉ基板
１１上に並んで形成してなるIII 族−Ｖ族電子・光素子
１２とＳｉＬＳＩ１３とを有すると共に、これらを覆う
平坦化層１４の平坦面から各々鉛直方向に形成された配
線用穴１５内に配線材料を埋め込み配線１６を施してな
るものである。
【００１７】図２にＧａＡｓ／Ｓｉを例に、第１の実施
例を説明する。Ｓｉ基板１１上にＳｉＬＳＩ１２を作製
する。一部の領域をＧａＡｓ領域として、なにも形成さ
れていないＳｉ表面が露出している。この基板上にＧａ
Ａｓを選択成長する工程を行う。まず、ＳｉＯ2 膜２１
をＣＶＤ法により積層する。そして、フォトリソ工程に
より、ＧａＡｓを成長すべき部分のＳｉＯ2 膜２１をエ
ッチングし、Ｓｉ基板１１を露出させる（図２
（Ａ））。
例を説明する。Ｓｉ基板１１上にＳｉＬＳＩ１２を作製
する。一部の領域をＧａＡｓ領域として、なにも形成さ
れていないＳｉ表面が露出している。この基板上にＧａ
Ａｓを選択成長する工程を行う。まず、ＳｉＯ2 膜２１
をＣＶＤ法により積層する。そして、フォトリソ工程に
より、ＧａＡｓを成長すべき部分のＳｉＯ2 膜２１をエ
ッチングし、Ｓｉ基板１１を露出させる（図２
（Ａ））。
【００１８】ＧａＡｓは気相成長法により成長させる工
程であるが、ＳｉＯ2 膜２１上には成長せず、Ｓｉ表面
のみに選択的にエピタキシャル成長させることが可能で
ある。この様にしてＧａＡｓ層２２を約４μｍ選択成長
させた（図２（Ｂ））。
程であるが、ＳｉＯ2 膜２１上には成長せず、Ｓｉ表面
のみに選択的にエピタキシャル成長させることが可能で
ある。この様にしてＧａＡｓ層２２を約４μｍ選択成長
させた（図２（Ｂ））。
【００１９】続いて、第一の平坦化膜層としてのＳｉＯ
2 平坦化膜２３をＣＶＤ法により、約５μｍ積層させた
（図３（Ａ））。この膜厚は、Ｓｉ表面から見て、最も
厚いＧａＡｓ表面（４μｍ）に比較して、１μｍ厚く設
定させてある。その後、化学機械研磨により、ＳｉＯ2
平坦化膜２３をＳｉ表面から３μｍの厚みになるまで、
ＧａＡｓ層２２と共に研磨平坦化させた（図３
（Ｂ））。
2 平坦化膜２３をＣＶＤ法により、約５μｍ積層させた
（図３（Ａ））。この膜厚は、Ｓｉ表面から見て、最も
厚いＧａＡｓ表面（４μｍ）に比較して、１μｍ厚く設
定させてある。その後、化学機械研磨により、ＳｉＯ2
平坦化膜２３をＳｉ表面から３μｍの厚みになるまで、
ＧａＡｓ層２２と共に研磨平坦化させた（図３
（Ｂ））。
【００２０】この結果、表面平坦性は、凹凸にして５０
Ａ以下となった。ＳｉＯ2 平坦化膜２３の平坦化と同時
に、ＧａＡｓ層２２表面もＳｉＯ2 表面と同じ高さまで
研磨された。これは、ＧａＡｓ層２２の研磨速度がＳｉ
Ｏ2 に比較して、速いため、ＳｉＯ2 平坦化を行うと自
動的にＧａＡｓ表面もＳｉＯ2 表面と同じ面で平坦化さ
れるという特徴を有している。
Ａ以下となった。ＳｉＯ2 平坦化膜２３の平坦化と同時
に、ＧａＡｓ層２２表面もＳｉＯ2 表面と同じ高さまで
研磨された。これは、ＧａＡｓ層２２の研磨速度がＳｉ
Ｏ2 に比較して、速いため、ＳｉＯ2 平坦化を行うと自
動的にＧａＡｓ表面もＳｉＯ2 表面と同じ面で平坦化さ
れるという特徴を有している。
【００２１】続いて、ＳｉＯ2 平坦化膜２３とＧａＡｓ
層２２とが露出している表面にＧａＡｓ，ＡｌＧａＡｓ
からなる電子素子（本実施例ではＨＢＴ（hetero BiPol
ar Transistor)２４と、ＨＥＭＴ（High Electron Mobi
lity Transistor)およびＦＥＴ）とＧａＡｓ，ＡｌＧａ
Ａｓからなる光素子（ＬＤ（Laser Diode)とＰＤ(Photo
Detector)）２５とを作製した（図４（Ａ））。ここで
は、図２（Ｂ）の工程で示した様に、ＳｉＯ2 膜により
選択成長が行われ、ＧａＡｓ層２２の表面が露出してい
る部分のみに、電子・光素子２６を作製することがで
き、ＧａＡｓ電子・光素子１２を形成した。素子膜厚は
厚い所で、約１μｍであった。
層２２とが露出している表面にＧａＡｓ，ＡｌＧａＡｓ
からなる電子素子（本実施例ではＨＢＴ（hetero BiPol
ar Transistor)２４と、ＨＥＭＴ（High Electron Mobi
lity Transistor)およびＦＥＴ）とＧａＡｓ，ＡｌＧａ
Ａｓからなる光素子（ＬＤ（Laser Diode)とＰＤ(Photo
Detector)）２５とを作製した（図４（Ａ））。ここで
は、図２（Ｂ）の工程で示した様に、ＳｉＯ2 膜により
選択成長が行われ、ＧａＡｓ層２２の表面が露出してい
る部分のみに、電子・光素子２６を作製することがで
き、ＧａＡｓ電子・光素子１２を形成した。素子膜厚は
厚い所で、約１μｍであった。
【００２２】続いて、平坦化のために、第二の平坦化膜
層としてのＳｉＯ2 平坦化膜２７を約２μｍ積層した
（図４（Ｂ））。その後、化学機械研磨により、ＳｉＯ
2 平坦化膜２７をＳｉ基板１１の表面から４．３μｍの
厚みになるまで、研磨平坦化させた（図５（Ａ））。表
面平坦性は、凹凸にして５０Ａ以下となった。
層としてのＳｉＯ2 平坦化膜２７を約２μｍ積層した
（図４（Ｂ））。その後、化学機械研磨により、ＳｉＯ
2 平坦化膜２７をＳｉ基板１１の表面から４．３μｍの
厚みになるまで、研磨平坦化させた（図５（Ａ））。表
面平坦性は、凹凸にして５０Ａ以下となった。
【００２３】次にＳｉＬＳＩ１３，ＧａＡｓ電子・光素
子１２の電極部分に、配線用の穴開けを行う。フォトレ
ジストを均一にぬり、マスクで露光し、ＲＩＥでＳｉＯ
2 平坦化膜２７を選択的にエッチングするという通常の
フォト工程を行った。ここで、ＳｉＯ2 平坦化膜２７表
面が平坦（＜５０Ａ）であるため、フォトの切れが良
く、フォト装置の限界（本装置、本工程では０．１μｍ
の線幅精度）まで、細い穴１５を開けることができた
（図５（Ｂ））。原理的には、装置の精度が向上すれば
線幅５０Ａ程度まで可能と考えられる。
子１２の電極部分に、配線用の穴開けを行う。フォトレ
ジストを均一にぬり、マスクで露光し、ＲＩＥでＳｉＯ
2 平坦化膜２７を選択的にエッチングするという通常の
フォト工程を行った。ここで、ＳｉＯ2 平坦化膜２７表
面が平坦（＜５０Ａ）であるため、フォトの切れが良
く、フォト装置の限界（本装置、本工程では０．１μｍ
の線幅精度）まで、細い穴１５を開けることができた
（図５（Ｂ））。原理的には、装置の精度が向上すれば
線幅５０Ａ程度まで可能と考えられる。
【００２４】その後、ＣＶＤ法により配線金属を付着さ
せ、配線１６を施した。ここでは、ＳｉＯ2 の穴開け
（ピンホール）部に乱れなく、断線せずに接続される。
ふたたび、表面からフォト工程により望みの配線１６を
施すことができた（図１）。
せ、配線１６を施した。ここでは、ＳｉＯ2 の穴開け
（ピンホール）部に乱れなく、断線せずに接続される。
ふたたび、表面からフォト工程により望みの配線１６を
施すことができた（図１）。
【００２５】尚、ここでは、省略したが、本配線後、図
５（Ａ），図５（Ｂ），図１に示す各工程を繰返すこと
により、配線１６を多層化することも可能である。実際
に３重の配線を行ったが、配線の精度その他にはなんら
変化無く、多層化することが可能であった。
５（Ａ），図５（Ｂ），図１に示す各工程を繰返すこと
により、配線１６を多層化することも可能である。実際
に３重の配線を行ったが、配線の精度その他にはなんら
変化無く、多層化することが可能であった。
【００２６】（実施例２）図２にＩｎＰ／Ｓｉを例に、
第２の実施例を説明する。Ｓｉ基板上に配線工程を残し
た、ＳｉＬＳＩを作製する。この基板上にＩｎＰを選択
成長する工程を行う。本実施例では、ＩｎＰ層の選択成
長するべき領域として、あらかじめ８μｍの凹部３１を
Ｓｉ基板１１に掘りこんでおいた。
第２の実施例を説明する。Ｓｉ基板上に配線工程を残し
た、ＳｉＬＳＩを作製する。この基板上にＩｎＰを選択
成長する工程を行う。本実施例では、ＩｎＰ層の選択成
長するべき領域として、あらかじめ８μｍの凹部３１を
Ｓｉ基板１１に掘りこんでおいた。
【００２７】まず、ＳｉＯ2 膜２１をＣＶＤ法により積
層する。そして、フォトリソ工程により、ＩｎＰを成長
すべき部分のＳｉＯ2 膜２１をエッチングし、Ｓｉ基板
１１を露出させる（図６（Ａ））。
層する。そして、フォトリソ工程により、ＩｎＰを成長
すべき部分のＳｉＯ2 膜２１をエッチングし、Ｓｉ基板
１１を露出させる（図６（Ａ））。
【００２８】実施例１では、ＩｎＰを成長させるＳｉ表
面は、他のＳｉ表面と同一であったが、本実施例２で
は、ＩｎＰ成長部分は、上述したように凹部３１として
いる。
面は、他のＳｉ表面と同一であったが、本実施例２で
は、ＩｎＰ成長部分は、上述したように凹部３１として
いる。
【００２９】この凹部分の作製方法としては、２通の方
法を行った。
法を行った。
【００３０】その１つは、実施例１における図２（Ａ）
の工程の後に凹部３１を形成する方法である。図２
（Ａ）の工程で、ＳｉＯ2 膜２１をエッチングし、更に
Ｓｉ基板もエッチングし、図６（Ａ）に示す様に、Ｓｉ
表面から、約８μｍの凹部３１になるようにした。この
Ｓｉ基板１１のエッチングとして本実施例では、ＳｉＯ
2膜２１をエッチングするフォトレジストをそのまま残
しておき、ＲＩＥ（リアクティブイオンエッチング）法
により、凹部３１に形成した。尚、その他のＳｉドライ
エッチング技術、ウェットエッチング技術、その他従来
から知られている技術、方法を用いることが可能である
ことはいうまでもない。
の工程の後に凹部３１を形成する方法である。図２
（Ａ）の工程で、ＳｉＯ2 膜２１をエッチングし、更に
Ｓｉ基板もエッチングし、図６（Ａ）に示す様に、Ｓｉ
表面から、約８μｍの凹部３１になるようにした。この
Ｓｉ基板１１のエッチングとして本実施例では、ＳｉＯ
2膜２１をエッチングするフォトレジストをそのまま残
しておき、ＲＩＥ（リアクティブイオンエッチング）法
により、凹部３１に形成した。尚、その他のＳｉドライ
エッチング技術、ウェットエッチング技術、その他従来
から知られている技術、方法を用いることが可能である
ことはいうまでもない。
【００３１】他の１つの方法は、ＳｉＬＳＩ１３を形成
する前に、Ｓｉ基板１１のうち、ＩｎＰを成長させる領
域を上記の方法により凹部３１をに形成しておく方法で
ある。本実施例では、上記２つの方法両方を用いたが、
どちらも同様の効果が得られた。この凹部の形成時期に
ついては、ＳｉＬＳＩ形成工程との関連において、有利
な方を用いることができる。
する前に、Ｓｉ基板１１のうち、ＩｎＰを成長させる領
域を上記の方法により凹部３１をに形成しておく方法で
ある。本実施例では、上記２つの方法両方を用いたが、
どちらも同様の効果が得られた。この凹部の形成時期に
ついては、ＳｉＬＳＩ形成工程との関連において、有利
な方を用いることができる。
【００３２】ＩｎＰは気相成長法により成長させる工程
であるが、ＳｉＯ2 膜２１上には成長せず、Ｓｉ基板１
１の表面にエピタキシャルに選択的に成長させることが
可能である。この様にしてＩｎＰ層３２を約１０μｍ成
長させた（図６（Ｂ））。
であるが、ＳｉＯ2 膜２１上には成長せず、Ｓｉ基板１
１の表面にエピタキシャルに選択的に成長させることが
可能である。この様にしてＩｎＰ層３２を約１０μｍ成
長させた（図６（Ｂ））。
【００３３】続いて、第一の平坦化膜としてのＳｉＯ2
平坦化膜２３をＣＶＤ法により、約３μｍ積層させた
（図７（Ａ））。この膜厚は、Ｓｉ表面から見て、最も
厚いＩｎＰ表面（２μｍ）に比較して、１μｍ厚く設定
させてある。その後、化学機械研磨により、ＳｉＯ2 平
坦化膜２３をＳｉ基板１１の表面から１μｍの厚みにな
るまで、研磨平坦化させた（図７（Ｂ））。
平坦化膜２３をＣＶＤ法により、約３μｍ積層させた
（図７（Ａ））。この膜厚は、Ｓｉ表面から見て、最も
厚いＩｎＰ表面（２μｍ）に比較して、１μｍ厚く設定
させてある。その後、化学機械研磨により、ＳｉＯ2 平
坦化膜２３をＳｉ基板１１の表面から１μｍの厚みにな
るまで、研磨平坦化させた（図７（Ｂ））。
【００３４】表面平坦性は、凹凸にして５０Ａ以下とな
った。ＳｉＯ2 平坦化膜２３の平坦化と同時に、ＩｎＰ
層３２表面もＳｉＯ2 表面と同じ高さまで研磨された。
これは、ＩｎＰの研磨速度がＳｉＯ2 に比較して、速い
ため、ＳｉＯ2 平坦化を行うと自動的にＩｎＰ表面もＳ
ｉＯ2 表面と同じ面で平坦化されるという特徴を有して
いる。続いて、ＳｉＯ2 とＩｎＰが露出している表面に
ＩｎＰ，ＩｎＧａＡｓＰからなる電子素子（本実施例で
はＨＢＴ（Hetero BiPolar Transistor)３３とＨＥＭＴ
（High Electron Mobility Transistor)およびＦＥＴ）
とＩｎＰ，ＩｎＧａＡｓＰからなる光素子（ＬＤ（Lase
r Diode)とＰＤ（Photo Detector））３４を作製し電子
・光素子３５を得た（図８（Ａ））。
った。ＳｉＯ2 平坦化膜２３の平坦化と同時に、ＩｎＰ
層３２表面もＳｉＯ2 表面と同じ高さまで研磨された。
これは、ＩｎＰの研磨速度がＳｉＯ2 に比較して、速い
ため、ＳｉＯ2 平坦化を行うと自動的にＩｎＰ表面もＳ
ｉＯ2 表面と同じ面で平坦化されるという特徴を有して
いる。続いて、ＳｉＯ2 とＩｎＰが露出している表面に
ＩｎＰ，ＩｎＧａＡｓＰからなる電子素子（本実施例で
はＨＢＴ（Hetero BiPolar Transistor)３３とＨＥＭＴ
（High Electron Mobility Transistor)およびＦＥＴ）
とＩｎＰ，ＩｎＧａＡｓＰからなる光素子（ＬＤ（Lase
r Diode)とＰＤ（Photo Detector））３４を作製し電子
・光素子３５を得た（図８（Ａ））。
【００３５】ここでは、先に示した様に、ＳｉＯ2 によ
り選択性が保たれ、ＩｎＰが露出している部分のみに、
電子・光素子３５を作製することが可能であった。素子
膜厚は厚い所で、約１μｍであった。
り選択性が保たれ、ＩｎＰが露出している部分のみに、
電子・光素子３５を作製することが可能であった。素子
膜厚は厚い所で、約１μｍであった。
【００３６】続いて、平坦化のために、第二の平坦化膜
としてＳｉＯ2 平坦化膜２７を約２μｍ積層した（図８
（Ｂ））。その後、化学機械研磨により、ＳｉＯ2 平坦
化膜２７をＳｉ表面から３．３μｍの厚みになるまで、
研磨平坦化させた（図９（Ａ））。表面平坦性は、凹凸
にして５０Ａ以下となった。
としてＳｉＯ2 平坦化膜２７を約２μｍ積層した（図８
（Ｂ））。その後、化学機械研磨により、ＳｉＯ2 平坦
化膜２７をＳｉ表面から３．３μｍの厚みになるまで、
研磨平坦化させた（図９（Ａ））。表面平坦性は、凹凸
にして５０Ａ以下となった。
【００３７】次に、ＳｉＬＳＩ１３，ＩｎＰ電子・光素
子３６の電極部分に、配線用の穴開けを行う。フォトレ
ジストを均一にぬり、マスクで露光し、ＲＩＥでＳｉＯ
2 平坦化膜２７を選択的にエッチングするという通常の
フォト工程を行った。ここで、ＳｉＯ2 平坦化膜２７表
面が平坦（＜５０Ａ）であるため、フォトの切れが良
く、フォト装置の限界（本装置、工程では０．１μｍの
精度）まで、細い穴１５を開けることができた（図９
（Ｂ））。
子３６の電極部分に、配線用の穴開けを行う。フォトレ
ジストを均一にぬり、マスクで露光し、ＲＩＥでＳｉＯ
2 平坦化膜２７を選択的にエッチングするという通常の
フォト工程を行った。ここで、ＳｉＯ2 平坦化膜２７表
面が平坦（＜５０Ａ）であるため、フォトの切れが良
く、フォト装置の限界（本装置、工程では０．１μｍの
精度）まで、細い穴１５を開けることができた（図９
（Ｂ））。
【００３８】その後、ＣＶＤ法により配線金属を付着さ
せた。ここでは、ＳｉＯ2 の穴開け（ピンホール）部に
乱れなく、断線せずに接続される。ふたたび、表面から
フォト工程により望みの配線１６を形成することができ
た（図１０）。
せた。ここでは、ＳｉＯ2 の穴開け（ピンホール）部に
乱れなく、断線せずに接続される。ふたたび、表面から
フォト工程により望みの配線１６を形成することができ
た（図１０）。
【００３９】本実施例では、あらかじめＩｎＰ層３２の
成長領域を掘り込んで凹３２を形成してあるため、Ｓｉ
表面上の構造を実施例１と同じ厚みとしても、出来上が
ったＩｎＰ層３２の膜厚が、掘り込んだ８μｍ分だけ厚
くすることができる。ＩｎＰはＧａＡｓと比較して、II
I 族−Ｖ族／Ｓｉとしては、比較的厚くてもクラックの
発生が少ない（従来の技術参照）。従って、高品質化に
１０μｍ程度あった方が有利である。
成長領域を掘り込んで凹３２を形成してあるため、Ｓｉ
表面上の構造を実施例１と同じ厚みとしても、出来上が
ったＩｎＰ層３２の膜厚が、掘り込んだ８μｍ分だけ厚
くすることができる。ＩｎＰはＧａＡｓと比較して、II
I 族−Ｖ族／Ｓｉとしては、比較的厚くてもクラックの
発生が少ない（従来の技術参照）。従って、高品質化に
１０μｍ程度あった方が有利である。
【００４０】実施例１，２では、平坦化膜としてＳｉＯ
2 を用いた例を示したが、その他にＳｉＮX ，Ｓｉ3 Ｎ
4 ，ポリイミドを同様に実施したが同様の結果が得られ
た。この様に平坦化膜としては、化学機械研磨により平
坦化でき、かつ、各素子、配線等に影響を及ぼさない材
料であれば、全て利用できる。また、平坦化膜の作製方
法においても同様に多種多用（スピンオングラス，ＣＶ
Ｄ，スパッタ成膜，塗布等）の方法を用いることができ
る。
2 を用いた例を示したが、その他にＳｉＮX ，Ｓｉ3 Ｎ
4 ，ポリイミドを同様に実施したが同様の結果が得られ
た。この様に平坦化膜としては、化学機械研磨により平
坦化でき、かつ、各素子、配線等に影響を及ぼさない材
料であれば、全て利用できる。また、平坦化膜の作製方
法においても同様に多種多用（スピンオングラス，ＣＶ
Ｄ，スパッタ成膜，塗布等）の方法を用いることができ
る。
【００４１】（実施例３）次に化学機械研磨の際に、研
磨停止層を挿入する場合を説明する。
磨停止層を挿入する場合を説明する。
【００４２】ほとんどの工程は、実施例１と同じであ
る。異なる工程を以下に示す。
る。異なる工程を以下に示す。
【００４３】実施例１と同様に操作して図２（Ｂ）に示
すＳｉ基板１１の表面のみにＧａＡｓ層２２を選択成長
させた。
すＳｉ基板１１の表面のみにＧａＡｓ層２２を選択成長
させた。
【００４４】次に、ＳｉＯ2 膜２１に比較して研磨速度
の遅いＳｉ3 Ｎ4 膜４１を、２．９５μｍ±０．０５μ
ｍで研磨停止層として積層した（図１１（Ａ））。
の遅いＳｉ3 Ｎ4 膜４１を、２．９５μｍ±０．０５μ
ｍで研磨停止層として積層した（図１１（Ａ））。
【００４５】次に、平坦部において、Ｓｉ3 Ｎ4 膜４１
を選択的にエッチングする（図１１（Ｂ））。更に、第
一の平坦化膜としてＳｉＯ2 平坦化膜２３を５μｍ積層
する（図１２（Ａ））。
を選択的にエッチングする（図１１（Ｂ））。更に、第
一の平坦化膜としてＳｉＯ2 平坦化膜２３を５μｍ積層
する（図１２（Ａ））。
【００４６】その後、化学機械研磨により、ＳｉＯ2 平
坦化膜２３の研磨を行う。この際研磨終了を実施例１と
同じ様に４．３μｍを目標にするが、それよりも約０．
１μｍオーバ研磨を行った。しかしながら、Ｓｉ3 Ｎ4
はＳｉＯ2 に比較して研磨速度が遅いため、研磨はＳｉ
3 Ｎ4 層４１の所で停止する（図１２（Ｂ））。
坦化膜２３の研磨を行う。この際研磨終了を実施例１と
同じ様に４．３μｍを目標にするが、それよりも約０．
１μｍオーバ研磨を行った。しかしながら、Ｓｉ3 Ｎ4
はＳｉＯ2 に比較して研磨速度が遅いため、研磨はＳｉ
3 Ｎ4 層４１の所で停止する（図１２（Ｂ））。
【００４７】これは、実施例１では、研磨停止が、Ｓｉ
基板１１と研磨布との平行度で決定され、その位置精度
で残されたＳｉＯ2 膜分布が決定する。すなわち精度が
必要であった。それに比較し、本実施例では、研磨停止
が研磨停止剤（Ｓｉ3 Ｎ4 ）で決定されるため、平行度
の精度は必要ない。その結果、研磨機械が安価ですむ。
特別の技術が無くとも、再現性に優れた研磨面が得られ
るという特徴を有する。尚、第二の平坦化膜層を形成し
て平坦化層を形成する図４（Ｂ）〜図５（Ａ）に示した
工程においても、同様の研磨停止を入れて、同様に操作
した結果、平行度の精度が必要なかった。
基板１１と研磨布との平行度で決定され、その位置精度
で残されたＳｉＯ2 膜分布が決定する。すなわち精度が
必要であった。それに比較し、本実施例では、研磨停止
が研磨停止剤（Ｓｉ3 Ｎ4 ）で決定されるため、平行度
の精度は必要ない。その結果、研磨機械が安価ですむ。
特別の技術が無くとも、再現性に優れた研磨面が得られ
るという特徴を有する。尚、第二の平坦化膜層を形成し
て平坦化層を形成する図４（Ｂ）〜図５（Ａ）に示した
工程においても、同様の研磨停止を入れて、同様に操作
した結果、平行度の精度が必要なかった。
【００４８】（実施例４）次に第４の実施例として、基
板の一部に選択成長し、その選択成長表面を平坦化した
例を示す。
板の一部に選択成長し、その選択成長表面を平坦化した
例を示す。
【００４９】実施例１〜３では問題に成らない成長条件
で行ったが、化合物半導体の成長方法、条件により、選
択成長がうまく達成できない場合がある。
で行ったが、化合物半導体の成長方法、条件により、選
択成長がうまく達成できない場合がある。
【００５０】その例として、エッジグロース，選択マス
クへの多結晶成長がある。
クへの多結晶成長がある。
【００５１】エッジグロースとは、選択成長において、
選択成長マスク近傍が目的とする成長速度より速くなる
現象である。これは、未成長の選択マスク上の成長原料
が気相拡散あるいは成長面マイグレーションにより選択
成長領域に運ばれ、選択成長の選択成長マスク近傍の成
長速度が速まるものと理解されている。
選択成長マスク近傍が目的とする成長速度より速くなる
現象である。これは、未成長の選択マスク上の成長原料
が気相拡散あるいは成長面マイグレーションにより選択
成長領域に運ばれ、選択成長の選択成長マスク近傍の成
長速度が速まるものと理解されている。
【００５２】選択マスクへの多結晶等の成長とは、本
来、選択マスクにはなにも成長しないはずであるが、成
長条件によっては、（例えば、成長の加飽和度が高すぎ
る場合など）選択マスク上にも化合物半導体が析出す
る。この析出物も表面凹凸として、後工程に各種の障害
を与える。
来、選択マスクにはなにも成長しないはずであるが、成
長条件によっては、（例えば、成長の加飽和度が高すぎ
る場合など）選択マスク上にも化合物半導体が析出す
る。この析出物も表面凹凸として、後工程に各種の障害
を与える。
【００５３】実施例２と同様に操作して、ＩｎＰを成長
するべき所のＳｉ表面を露出させ、成長させたくない所
は、ＳｉＯ2 膜２１を選択成長膜とした（図１３
（Ａ））。本実施例では、成長時間を短縮させるためす
なわち、成長時間を短くして、スループットを上げる目
的のために加飽和度を上げた。
するべき所のＳｉ表面を露出させ、成長させたくない所
は、ＳｉＯ2 膜２１を選択成長膜とした（図１３
（Ａ））。本実施例では、成長時間を短縮させるためす
なわち、成長時間を短くして、スループットを上げる目
的のために加飽和度を上げた。
【００５４】そのため、ＩｎＰ成長領域においては、
目的とするＩｎＰ層３２の成長膜厚以上がＳｉＯ2 選択
成長膜近傍で成長（エッジグロース）３２ａした、選
択成長膜上にも、結晶３２ｂが成長した（図１３
（Ｂ））。
目的とするＩｎＰ層３２の成長膜厚以上がＳｉＯ2 選択
成長膜近傍で成長（エッジグロース）３２ａした、選
択成長膜上にも、結晶３２ｂが成長した（図１３
（Ｂ））。
【００５５】これらは、次の工程において問題となる。
本実施例では、この状態において、同様に平坦化膜とし
てのＳｉＯ2 平坦化膜２３を積層した（図１４
（Ａ））。その後、化学機械研磨により平坦化を行った
（図１４（Ｂ））。
本実施例では、この状態において、同様に平坦化膜とし
てのＳｉＯ2 平坦化膜２３を積層した（図１４
（Ａ））。その後、化学機械研磨により平坦化を行った
（図１４（Ｂ））。
【００５６】その結果、エッジグロース３２ａ、多結晶
３２ｂの選択成長膜への成長等が有ったにもかかわら
ず、表面が平坦化された（同図１４（Ｂ））。
３２ｂの選択成長膜への成長等が有ったにもかかわら
ず、表面が平坦化された（同図１４（Ｂ））。
【００５７】ＩｎＰ選択成長領域は、エッジグロース３
２ａがあったにもかかわらず、平坦なＩｎＰ面が作成さ
れた。
２ａがあったにもかかわらず、平坦なＩｎＰ面が作成さ
れた。
【００５８】多結晶３２ｂは、平坦化材（ここでは、Ｓ
ｉＯ2 ）内に存在するが、表面としては、平坦化が実現
された。
ｉＯ2 ）内に存在するが、表面としては、平坦化が実現
された。
【００５９】（実施例５）次に、第５の実施例として、
光−電子融合に加え、光導波路も一緒にした例を示す。
工程としては、実施例２の図１０に示した配線工程の後
（図１５（Ａ））に、次の工程を行った。
光−電子融合に加え、光導波路も一緒にした例を示す。
工程としては、実施例２の図１０に示した配線工程の後
（図１５（Ａ））に、次の工程を行った。
【００６０】実施例２で配線工程を行った後、光発光受
光素子（ここでは、装置表面方向からの光の入出力が行
われる）間の表面に、高屈折率の光導波路５１を作製し
た（図１５（Ｂ））。ここでは、図１６に示す様に、発
光受光素子１２からの光は、斜に作製された導波路５１
により全反射され、横方向に伸びる光導波路５１へ光が
効率良く方向転換されている。この段階で、光配線，電
気配線が完成し、目的を果たしている。
光素子（ここでは、装置表面方向からの光の入出力が行
われる）間の表面に、高屈折率の光導波路５１を作製し
た（図１５（Ｂ））。ここでは、図１６に示す様に、発
光受光素子１２からの光は、斜に作製された導波路５１
により全反射され、横方向に伸びる光導波路５１へ光が
効率良く方向転換されている。この段階で、光配線，電
気配線が完成し、目的を果たしている。
【００６１】本実施例では、さらに光配線を２重化し
た。平坦化材５２を配線段差より厚い膜厚で積層し、化
学機械研磨により平坦化を行った（図１７（Ａ））。
た。平坦化材５２を配線段差より厚い膜厚で積層し、化
学機械研磨により平坦化を行った（図１７（Ａ））。
【００６２】その後ＣＶＤとフォトエッチング等によ
り、光導波路を所望の発光素子と受光素子間に光配線を
行った（図１７（Ｂ））。ここでは、光配線の２重化と
して、横方向を第１層の光導波路５１Ａ（図１７
（Ｂ））、紙面方向を第２層の光導波路５１Ｂ（図１７
（Ｂ））とした（図１８の平面図参照）が、これらを適
当に組合わせることはもちろん可能である。また、第２
層目の光配線の工程において、電気配線を同時に実施す
ることも可能である。
り、光導波路を所望の発光素子と受光素子間に光配線を
行った（図１７（Ｂ））。ここでは、光配線の２重化と
して、横方向を第１層の光導波路５１Ａ（図１７
（Ｂ））、紙面方向を第２層の光導波路５１Ｂ（図１７
（Ｂ））とした（図１８の平面図参照）が、これらを適
当に組合わせることはもちろん可能である。また、第２
層目の光配線の工程において、電気配線を同時に実施す
ることも可能である。
【００６３】本実施例において、化合物半導体による発
光受光素子は、他の素子等に較べて、高い位置にあり
（換言すると、発光受光素子と光導波路との距離が短い
ため）、光洩れが少なく、良い光結合（光配線）が実現
された（III 族−Ｖ族結晶が厚膜であることが、本実施
例においては有効な良い方向に現れている）。
光受光素子は、他の素子等に較べて、高い位置にあり
（換言すると、発光受光素子と光導波路との距離が短い
ため）、光洩れが少なく、良い光結合（光配線）が実現
された（III 族−Ｖ族結晶が厚膜であることが、本実施
例においては有効な良い方向に現れている）。
【００６４】ここで、本実施例においては、光配線工程
において、表面は平坦化が成されており（５０Ａ以
下）、光導波路として損失あるいは外部への漏洩（クロ
ストークに関係する）はきわめて少ない物を実現するこ
とが可能となった。
において、表面は平坦化が成されており（５０Ａ以
下）、光導波路として損失あるいは外部への漏洩（クロ
ストークに関係する）はきわめて少ない物を実現するこ
とが可能となった。
【００６５】尚、電気配線工程と光配線工程を逆にし
て、光配線工程の後に、電気配線工程を行っても、同様
の動作特性を有していた。
て、光配線工程の後に、電気配線工程を行っても、同様
の動作特性を有していた。
【００６６】尚、本実施例では、発光受光方向を面発光
として、光配線は横方向とした。そして、光の横−縦斜
方向への変換を、斜に作製した全反射面を利用して行っ
ている。
として、光配線は横方向とした。そして、光の横−縦斜
方向への変換を、斜に作製した全反射面を利用して行っ
ている。
【００６７】その他に、面方向の光を横方向に変換する
にはグレーティングによる方法も実施した。また、キャ
ビティを形成する横方向のＬＤや受光素子において、
斜に作製した全反射グレーチィング導波路間の干渉
等により、第１の光配線と第２の光配線を結合させるな
ど行ったが、従来の平面上に作製した光配線（導波路）
と同程度の特性を有するものが得られた。その他に、既
存の導波路技術を全て適用できることは言うまでも無
い。
にはグレーティングによる方法も実施した。また、キャ
ビティを形成する横方向のＬＤや受光素子において、
斜に作製した全反射グレーチィング導波路間の干渉
等により、第１の光配線と第２の光配線を結合させるな
ど行ったが、従来の平面上に作製した光配線（導波路）
と同程度の特性を有するものが得られた。その他に、既
存の導波路技術を全て適用できることは言うまでも無
い。
【００６８】（実施例６）上記方法により作製した複合
半導体回路装置の特徴を示す。
半導体回路装置の特徴を示す。
【００６９】平坦上に電気配線を行うため、従来の方法
で必要であった段差上の配線が不要となった。従来、段
差上に配線した場合、その部分の配線が薄くなり、回路
装置稼働中に配線がきれるなど信頼性に問題があった。
本回路装置においては、平坦な部分でのみ配線されてい
るため、段差によるこの劣化の問題はなくなり、回路装
置の信頼性（配線の寿命試験）は、従来の平坦部の配線
と同様になり、格段の向上が得られた。
で必要であった段差上の配線が不要となった。従来、段
差上に配線した場合、その部分の配線が薄くなり、回路
装置稼働中に配線がきれるなど信頼性に問題があった。
本回路装置においては、平坦な部分でのみ配線されてい
るため、段差によるこの劣化の問題はなくなり、回路装
置の信頼性（配線の寿命試験）は、従来の平坦部の配線
と同様になり、格段の向上が得られた。
【００７０】また逆に、従来法においては、上記信頼性
を確保するために、配線の幅あるいは厚みを厚くする方
法が必要であった。換言すると、配線幅規制は、平坦部
のそれで決まるのではなく、段差部で決まっていた。そ
のため、例えば本実施例の半導体回路装置作製装置にお
いて、平坦部においては０．１μｍの線幅精度を有して
いるにも拘らず、従来法においては、段差部の上記信頼
性を維持するために、線幅として、０．５μｍまでしか
確保できなかった。本実施例の場合、この様なことはな
く、装置性能の０．１μｍとしても、信頼性、歩留りに
悪影響をあたえることはない。従って、本発明の半導体
回路装置は、従来の物に比較して、高集積の複合半導体
回路装置を得ることができた。
を確保するために、配線の幅あるいは厚みを厚くする方
法が必要であった。換言すると、配線幅規制は、平坦部
のそれで決まるのではなく、段差部で決まっていた。そ
のため、例えば本実施例の半導体回路装置作製装置にお
いて、平坦部においては０．１μｍの線幅精度を有して
いるにも拘らず、従来法においては、段差部の上記信頼
性を維持するために、線幅として、０．５μｍまでしか
確保できなかった。本実施例の場合、この様なことはな
く、装置性能の０．１μｍとしても、信頼性、歩留りに
悪影響をあたえることはない。従って、本発明の半導体
回路装置は、従来の物に比較して、高集積の複合半導体
回路装置を得ることができた。
【００７１】光配線においても、上記電気配線と同様の
特徴を有している。更に、光配線においては、下記の特
徴を有し、従来法では不可能である複合半導体回路を実
現できた。
特徴を有している。更に、光配線においては、下記の特
徴を有し、従来法では不可能である複合半導体回路を実
現できた。
【００７２】従来の段差上の光配線においては、横方向
の光配線であるにも拘らず、段差に従い、配線が上下方
向に変化していた。導波路により光のとじ込めが成され
ているとはいえ、この段差により、光の散乱、導波路外
への漏洩等により、光配線を伝わる光の損失、光漏洩に
よる配線間のクロストーク、シングルモードの崩壊が生
じた。そのため、細い光配線、長距離の光伝送が不可能
であった。その一例として、３μｍの段差においては、
約３dBの損失があった。本実施例の場合、それらの問題
が全て解決されているという特徴を有している。
の光配線であるにも拘らず、段差に従い、配線が上下方
向に変化していた。導波路により光のとじ込めが成され
ているとはいえ、この段差により、光の散乱、導波路外
への漏洩等により、光配線を伝わる光の損失、光漏洩に
よる配線間のクロストーク、シングルモードの崩壊が生
じた。そのため、細い光配線、長距離の光伝送が不可能
であった。その一例として、３μｍの段差においては、
約３dBの損失があった。本実施例の場合、それらの問題
が全て解決されているという特徴を有している。
【００７３】また、光配線において、その伝播特性は、
導波路の界面の平坦性が大きな要因となる。導波路の界
面に凹凸がある場合、光はそこで、散乱され、伝播損失
の増大、外部への光の放出が生じて、導波路特性を著し
く悪化させる。従来、段差上で導波路を作製した場合、
フォト工程の焦点深度の関係から、フォトの切れを良く
することができなかった。そのため、段差が大きくなる
と、導波路の界面（外壁）に凹凸が発生した。段差３μ
ｍにおいては、１μｍの凹凸が発生していた。１μｍの
凹凸では、１．５μｍの光をシングルモードを伝播させ
ることは不可能であった。しかしながら、本実施例にお
いては、界面の凹凸は、０．０３μｍ以下に制御されて
おり、伝播効率に格段の向上がみられ、チップ内の伝送
（約４mm）においてはその損失が１dB以下になってい
る。
導波路の界面の平坦性が大きな要因となる。導波路の界
面に凹凸がある場合、光はそこで、散乱され、伝播損失
の増大、外部への光の放出が生じて、導波路特性を著し
く悪化させる。従来、段差上で導波路を作製した場合、
フォト工程の焦点深度の関係から、フォトの切れを良く
することができなかった。そのため、段差が大きくなる
と、導波路の界面（外壁）に凹凸が発生した。段差３μ
ｍにおいては、１μｍの凹凸が発生していた。１μｍの
凹凸では、１．５μｍの光をシングルモードを伝播させ
ることは不可能であった。しかしながら、本実施例にお
いては、界面の凹凸は、０．０３μｍ以下に制御されて
おり、伝播効率に格段の向上がみられ、チップ内の伝送
（約４mm）においてはその損失が１dB以下になってい
る。
【００７４】この様に、本発明の複合半導体装置は、上
下方向、横方向（界面の凹凸）両方の、光導波路の界面
平坦性（直線性）が向上していると言う特徴を有してお
り、従来の技術では得られない、光配線特性を有してい
る。
下方向、横方向（界面の凹凸）両方の、光導波路の界面
平坦性（直線性）が向上していると言う特徴を有してお
り、従来の技術では得られない、光配線特性を有してい
る。
【００７５】半導体部分が厚くなっているため、III 族
−Ｖ族化合物半導体の結晶性が向上している。従来法に
より作製した場合、本実施例と同じ結晶性を得ようとす
る、換言すると、同等のIII 族−Ｖ族半導体素子特性を
得ようとすると、III 族−Ｖ族半導体素子の上面が、Ｓ
ｉ−ＬＳＩの上面より高い位置になる。そのため、光・
電気配線において、縦方向の配線が長くなるという不利
があった。本発明回路装置においては、III 族−Ｖ族回
路装置も、Ｓｉ回路装置も上面は同じ高さとなり、縦方
向の配線が短く実現されている。配線が短くなり、電気
・光配線による伝播効率が向上するという特徴を有して
いる。
−Ｖ族化合物半導体の結晶性が向上している。従来法に
より作製した場合、本実施例と同じ結晶性を得ようとす
る、換言すると、同等のIII 族−Ｖ族半導体素子特性を
得ようとすると、III 族−Ｖ族半導体素子の上面が、Ｓ
ｉ−ＬＳＩの上面より高い位置になる。そのため、光・
電気配線において、縦方向の配線が長くなるという不利
があった。本発明回路装置においては、III 族−Ｖ族回
路装置も、Ｓｉ回路装置も上面は同じ高さとなり、縦方
向の配線が短く実現されている。配線が短くなり、電気
・光配線による伝播効率が向上するという特徴を有して
いる。
【００７６】
【発明の効果】本発明によれば、III −Ｖヘテロエピタ
キシャル生長、III −Ｖ素子形成（成長）、フォトリソ
工程、配線等を平坦な表面上で行うことが可能となり、
凹凸に起因する、配線の段差切れ、フォトの焦点深度差
によるボケ等が解決できる。従って、高集積が可能とな
る。その結果応答が高速になる。また従来の技術では、
損失が大きく、実現不可能と考えられていた、光導波路
を、光素子を形成した上に作成することが可能となる。
キシャル生長、III −Ｖ素子形成（成長）、フォトリソ
工程、配線等を平坦な表面上で行うことが可能となり、
凹凸に起因する、配線の段差切れ、フォトの焦点深度差
によるボケ等が解決できる。従って、高集積が可能とな
る。その結果応答が高速になる。また従来の技術では、
損失が大きく、実現不可能と考えられていた、光導波路
を、光素子を形成した上に作成することが可能となる。
【図１】第１の実施例に係る複合半導体回路装置の概略
図である。
図である。
【図２】第１の実施例の工程図である。
【図３】第１の実施例の工程図である。
【図４】第１の実施例の工程図である。
【図５】第１の実施例の工程図である。
【図６】第２の実施例の工程図である。
【図７】第２の実施例の工程図である。
【図８】第２の実施例の工程図である。
【図９】第２の実施例の工程図である。
【図１０】第２の実施例の工程図である。
【図１１】第３の実施例の工程図である。
【図１２】第３の実施例の工程図である。
【図１３】第４の実施例の工程図である。
【図１４】第４の実施例の工程図である。
【図１５】第５の実施例の工程図である。
【図１６】斜全反射による光配線図である。
【図１７】第５の実施例の工程図である。
【図１８】光配線（二重）、電気配線の平面図である。
【図１９】従来の複合半導体回路装置の概略図である。
１１ Ｓｉ基板 １２ ＧａＡｓ電子・光素子 １３ ＳｉＬＳＩ １４ ＳｉＯ2 膜 １５ 穴 １６ 配線 ２１ ＳｉＯ2 膜 ２２ ＧａＡｓ層 ２３，２７ ＳｉＯ2 平坦化膜 ２４，３３ 電子素子 ２５，３４ 光素子 ２６，３５ 電子・光素子 ３１ 凹部 ３２ ＩｎＰ層 ３２ａ エッジグロース ３２ｂ 結晶 ３６ ＩｎＰ電子・光素子 ４１ Ｓｉ3 Ｎ4 膜 ５１ 光導波路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須郷 満 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 佐々木 徹 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 小林 二三彦 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (7)
- 【請求項１】 Ｓｉ基板上に並んで形成された、III 族
−Ｖ族電子・光電子素子とＳｉＬＳＩとを有し、前記II
I 族−Ｖ族電子・光素子と、Ｓｉ素子間とが配線された
基板において、横方向の前記配線が平坦に形成されてい
ることを特徴とする複合半導体回路装置。 - 【請求項２】 請求項１において、III 族−Ｖ族素子が
ＳｉＬＳＩに較べ、上面は同等の位置にあるが、下面は
下方より形成され、III 族−Ｖ族素子の厚みが厚くなっ
ていることを特徴とする複合半導体回路装置。 - 【請求項３】 Ｓｉ基板上に並んで形成された、III 族
−Ｖ族電子・光素子とＳｉＬＳＩとを有し、前記III 族
−Ｖ族素子とＳｉ素子間とが電気・光配線された基板に
おいて、横方向の前記電気・光配線が平坦に形成されて
いることを特徴とする複合半導体回路装置。 - 【請求項４】 Ｓｉ基板上に化合物半導体をヘテロエピ
タキシャル成長した複合半導体基板上に、電気および光
素子を形成する工程において、 （１）Ｓｉ基板の一部に選択的に化合物半導体をヘテロ
エピタキシャル成長させる工程と、 （２）表面全体に亙って平坦化材料からなる第一の平坦
化膜層で表面凹凸より厚く覆う工程と、 （３）上記第一の平坦化膜層の表面を研磨により平坦化
する工程と、 （４）平坦化された、選択成長した半導体の上に所望の
素子構造を成長させる工程と、 （５）表面全体に亙って平坦化材料からなる第二の平坦
化膜層で表面凹凸より厚く覆う工程と、 （６）上記第二の平坦化膜層の表面を研磨により平坦化
する工程と、 （７）平坦化した平坦化材料の一部に、下地Ｓｉ基板あ
るいは選択成長した半導体基板あるいはそれらに形成さ
れた電極まで穴を開ける工程と、 （８）その穴に配線材料を堆積させ、表面で配線する工
程とを含む、ことを特徴とする複合半導体回路装置の作
製方法。 - 【請求項５】 請求項４において、上記Ｓｉ基板の一部
に選択的に化合物半導体をヘテロエピタキシャル成長さ
せる際に、あらかじめ化合物半導体を成長させる部分の
Si表面を掘り込んでおき、続く、表面平坦化工程後にお
いても、III族−Ｖ族半導体膜厚を厚く形成することを
特徴とする複合半導体回路装置の作製方法。 - 【請求項６】 請求項４又は５において、平坦化材料を
研磨する際に、研磨を停止させる、研磨速度の遅い材料
を、所望の厚さの箇所に配設することを特徴とする複合
半導体回路装置の作製方法。 - 【請求項７】 請求項４において、平坦化膜層の表面に
配線を形成した該平坦表面で第１層の光配線を形成した
後、平坦化材料からなる第三の平坦化膜層で表面凹凸よ
り厚く覆った後表面研磨により平坦化し、次いで、前記
第１層の光配線と略直交する第２層の光配線を形成する
ことを特徴とする複合半導体回路装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615393A JP3248636B2 (ja) | 1993-02-03 | 1993-02-03 | 複合半導体回路装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615393A JP3248636B2 (ja) | 1993-02-03 | 1993-02-03 | 複合半導体回路装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232126A true JPH06232126A (ja) | 1994-08-19 |
| JP3248636B2 JP3248636B2 (ja) | 2002-01-21 |
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ID=11908566
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1615393A Expired - Fee Related JP3248636B2 (ja) | 1993-02-03 | 1993-02-03 | 複合半導体回路装置の作製方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3248636B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392257B1 (en) | 2000-02-10 | 2002-05-21 | Motorola Inc. | Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same |
| US6583034B2 (en) | 2000-11-22 | 2003-06-24 | Motorola, Inc. | Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure |
| US7046719B2 (en) | 2001-03-08 | 2006-05-16 | Motorola, Inc. | Soft handoff between cellular systems employing different encoding rates |
| US7251385B2 (en) | 2002-12-06 | 2007-07-31 | Seiko Epson Corporation | Wavelength multiplexing on-chip optical interconnection circuit, electro-optical device, and electronic apparatus |
| JP2010074082A (ja) * | 2008-09-22 | 2010-04-02 | Asahi Kasei Electronics Co Ltd | 半導体基板及びその製造方法 |
| WO2011105056A1 (ja) * | 2010-02-26 | 2011-09-01 | 住友化学株式会社 | 電子デバイスおよび電子デバイスの製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60245187A (ja) * | 1984-05-19 | 1985-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0350822A (ja) * | 1989-07-19 | 1991-03-05 | Sharp Corp | 半導体装置の製造方法 |
| JPH03191572A (ja) * | 1989-12-21 | 1991-08-21 | Nippon Soken Inc | 光半導体装置 |
| JPH04164331A (ja) * | 1990-10-29 | 1992-06-10 | Hitachi Ltd | 配線部材の製造方法 |
| JPH06224404A (ja) * | 1993-01-28 | 1994-08-12 | Oki Electric Ind Co Ltd | 集積回路装置の製造方法 |
-
1993
- 1993-02-03 JP JP1615393A patent/JP3248636B2/ja not_active Expired - Fee Related
Patent Citations (5)
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| US7046719B2 (en) | 2001-03-08 | 2006-05-16 | Motorola, Inc. | Soft handoff between cellular systems employing different encoding rates |
| US7251385B2 (en) | 2002-12-06 | 2007-07-31 | Seiko Epson Corporation | Wavelength multiplexing on-chip optical interconnection circuit, electro-optical device, and electronic apparatus |
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| WO2011105056A1 (ja) * | 2010-02-26 | 2011-09-01 | 住友化学株式会社 | 電子デバイスおよび電子デバイスの製造方法 |
| US8878250B2 (en) | 2010-02-26 | 2014-11-04 | Sumitomo Chemical Company, Limited | Electronic device and method for producing electronic device |
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| Publication number | Publication date |
|---|---|
| JP3248636B2 (ja) | 2002-01-21 |
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