JPS60245187A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60245187A
JPS60245187A JP9969184A JP9969184A JPS60245187A JP S60245187 A JPS60245187 A JP S60245187A JP 9969184 A JP9969184 A JP 9969184A JP 9969184 A JP9969184 A JP 9969184A JP S60245187 A JPS60245187 A JP S60245187A
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Shigenobu Yamagoshi
茂伸 山腰
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 □　発明の技術分野 本発明は、光半導体素子と通常の半導体素子のように高
さの差が大である半導体素子を同一基板上に集積化する
ような場合に適用して好結果が得られる半導体装置の製
造方法に関する。
従来技術と問題点 近年、光半導体素子、例えば、レーザ・ダイオードと通
常の半導体素子、例えば、電界効果型トランジスタとを
組み合わせて同一基板上に形成する技術が盛んに研究さ
れている。
第１図はそのような半導体装置の要部切断側面図である
。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇａ
’Ａｓ能動層、３はｎ＋型ＧａＡｓバッファ層、４はｎ
型ＡｎＧａＡｓクラッド層、５はｎ型ＧａＡＳ活性層、
６はｐ型Ａｊ！ＧａＡｓクラ・７ド層、７はｐ型ＧａＡ
ｓコンタクト層、８はｎ側コンタクト電極、９はｎ側コ
ンタクト電極、１０はソース電極、１１はドレイン電極
、１２はゲート電極、ＬＤはレーザ・ダイオード部分、
ＦＴは電界効果型トランジスタ部分、Ｓｌはレーザ・ダ
イオード部分ＬＤに於ける半導体層全体の厚さ、Ｓ２は
ｎ型ＧａＡＳ能動層２に於ける厚さをそれぞれ示してい
る。
第２図は第１図に見られる半導体装置の等化回路図を表
し、第１図に関して説明した部分と同部分は同記号で指
示しである。
この従来例に於けるレーザ・ダイオード部分ＬＤに於け
る半導体層全体の厚さｓｌとしては５〜１０〔μｍ〕程
度もあり、また、電界効果型トランジスタ部分ＦＴに於
けるｎ型ＧａＡｓ能動層２に於ける厚さＳ２は０．３〔
μｍ〕程度であるから、両者を同一基板の表面にそのま
ま形成したのでは、その段差は極めて大きいものになっ
てしまう。
そこで、この従来例では、半絶縁性ＧａＡｓ基板１の一
部を除去し、レーザ・ダイオード部分Ｉ７Ｄの厚さに相
当する深さを有する凹所を形成し、該凹所内にレーザ・
ダイオード部分ＬＤを、そして、凹所外、即ち、半絶縁
性ＧａＡｓ基板１に於ける本来の表面に電界効果型トラ
ンジスタ部分ＦＴをそれぞれ形成してあり、全体の表面
を略平坦にしである。
このようにすると、フォト・レジスト工程の困難が若干
緩和されはするが、従来技術に依って前記凹所を形成し
た場合、該凹所に於ける傾斜面がかなり切り立った状態
に形成されるので、レーザ・ダイオード部分ＬＤと電界
効果型トランジスタ部分ＦＴとを結ぶ配線が断線する虞
がある。
第３図は他の従来例を表す要部切断側面図であり、第１
図及び第２図に関して説明した部分と同部分は同記号で
指示しである。
この従来例では、レーザ・ダイオード部分ＬＤと電界効
果型トランジスタ部分ＦＴとが半絶縁性ＧａＡｓ基板１
の同一表面上に形成されているので、第１図に見られる
従来例のような断線の問題は生じないが、その著しい段
差の為、フォト・レジスト工程が困難であり、特に、電
界効果型トランジスタ部分ＦＴに要求される微細パター
ンの形成が困難である。
このように、従来技術をもってしては、製作上の困難と
、それに起因して生ずる特性の劣化は回避できない問題
であった。
ところで、第１図に関して説明した従来例に於ける凹所
の形成は、本発明に重大な関係をもっているので、ここ
で更に詳細に説明する。
第４図乃至第８図は従来技術に依って凹所を形成する場
合を説明する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
第４図参照 （ａｌ　例えば、分子線エピタキシャル成長（ｍｏｌｅ
ｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｙ：ＭＢＥ）法を
適用し、半絶縁性ＧａＡｓ基板２１上にｎ型ＧａＡｓ能
動層２２を成長させる。
（ｂ）　例えば、スパッタ法を適用することに依って、
二酸化シリコン（ＳｉＯｚ）膜２３を厚さ例えば４００
０　（人〕程度に形成する。
第５図参照 （Ｃ）　通常のフォト・リソグラフィ技術にて、二酸化
シリコン膜２３のパターニングを行い、凹所形成予定領
域上に開口２３Ａを形成する。
第６図参照 ＋ｄ）　二酸化シリコン膜２３をマスクにして半絶縁性
ＧａＡｓ基板２１のパターニングを行い、凹所２４を形
成する。尚、この凹所２４の深さはレーザ・ダイオード
部分の高さを考慮して決定されることは云うまでもない
。また、このパターニングをする際には、エッチャント
として８Ｈ２０２＋ｌＨ２ＳＯ４＋ｌＨ２Ｏを用いてい
る。
第７図参照 ｔｅｌ　マスクとして用いた二酸化シリコン膜２３を除
去し、図示の状態にしてから、半導体装置を完成させる
について種々の加工を行う。
第８図参照 （ｆｌ　この図では、前記加工の一つを実施する為、フ
ォト・レジスト膜２５を形成した状態を示している。
さて、前記のようにして形成された第７図に見られる凹
所２４に於ける傾斜面の角度θは４５゜以上にもなり、
しかも、エツジは鋭い折れ曲がりをなすので、配線を形
成した場合には、そのエツジに於いて断線を生じ易い。
また、第８図に見られるように、フォト・レジスト膜２
５を形成した場合には、エツジの部分、即ち、矢印Ａで
指示した部分は薄く、また、矢印Ｂで形成した部分は厚
く形成されるので、均一な処理が不可能になる。
第９図乃至第１１図は第４図乃至第８図に関して説明し
た工程で形成した凹所が不都合であることを更に説明す
るものであり、第９図は要部平面図、第１０図は第９図
に見られるｌｖ！ａ−ａ’に沿う断面図、第１１図は第
９図に見られる綿ｂ−ｂ　’に沿う断面図をそれぞれ表
し、第４図乃至第８図に関して説明した部分と同部分は
同記月で指示してあり、記号２４Ａ及び２４八′は傾斜
面を示している。
通常、半導体装置を製造する場合、それが完成された場
合の特性などの点から、基板は面指数が（］　ＯＯ）で
ある面を主表面として用いる方が有利であることが多い
。
そこで、第９図に見られる半絶縁性ＧａＡｓ基板２１の
主表面を（１００）として凹所２４を形成したとすると
、線ａ−ａ’で切断した第１０図に見られる面は（０１
１）になり、線ｂ−ｂ　’で切断した第１１図に見られ
る面は（０１１）になる。
各図から理解されるように、（０１１）面では第４図乃
至第８図について説明した凹所２４と同じ断面形状にな
っているが、（０１１）面では、所謂、逆テーパをなす
断面形状になっている。
従って、（０１１）面に平行な方向に配線を引き出すこ
とは全く不可能であることが明らかである。
前記従来技術に於いて、基板に凹所を形成した場合の例
示では、それに依って生成される段差をそのままにした
状態で説明した。
然しなから、そのような凹所に半導体層を成長させて埋
めれば表面が平坦になって段差は解消されるであろうこ
とは、誰しも想到することと思われる。
ところが、前記した従来技術で形成された凹所のように
、エツジに鋭い折れ曲がりを有するものにあっては、半
導体層の良好な埋め込みは期待できない。
第１２図乃至第１４図は凹所に半導体層を埋め込む従来
技術の一例を解説する為の工程要所に於ける半導体装置
の要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、第４図乃至第１１図に関して説明した
部分と同部分は同記号で指示しである。
第１２図参照 ＋ａ）　第４図乃至第６図に関して説明した工程と類似
の工程を経て、基板２１に凹所２４を形成する。
第１３図参照 （ｂｌ　適宜のエピタキシャル成長法を適用することに
依り、半導体層２６を成長させる。
第１４図参照 （Ｃ１基板２１の表面に在る不要な部分の半導体層２６
を例えばラッピングなど機械的に、或いは、エツチング
など化学的に除去し、図示のように半導体層２６を凹所
２４内に埋め込むようにする。
前記説明した技法に依ると、ウェハ内での均−性及び製
造歩留りが悪く、実用的ではない。
第１５図乃至第１７図は凹所に半導体層を埋め込む従来
技術の他の例を解説する為の工程要所に於ける半導体装
置の要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。
第１５図参照 （ａｌ　第１２図に関して説明した工程と同様の工程と
同様の工程を採って基板２１に凹所２４を形成する。
（ｂｌ　凹所２４上の部分に開口を有する適当な材料、
例えばＳ　ｉ　Ｏ２からなるマスク膜２７を形成する。
第１６図参照 （Ｃ）　液相エピタキシャル成長（ｌｉｑｕｉｄ　ｐｈ
ａｓｅ　ｅｐｉｔａｘｙ：ＬＰＥ）法等を利用した選択
エピタキシャル成長法を適用することに依り、半導体層
２６を成長させ、その後、マスク膜２７を除去する。
ここで成長させた半導体層２６には、そのエツジに異常
成長部分２６′が形成される。
（ｄｉ　化学エツチング法を適用することに依り、異常
成長部分２６′を除去する。
０ 前記説明した技法に依ると、半導体層２６を形成した場
合に生ずる異常成長部分２６′のみをエツチングして表
面を平坦にすることは困難であって、第１７図に見られ
るように、オーバ・エツチング部分２１Ａが形成され、
配線切れなどの問題が発生する為、製造歩留りが低下す
る。
以上の説明で判るように、従来技術を以てしては、凹所
を半導体層で埋めることに依りプレーナ化することも困
難である。
発明の目的 本発明は、高さに大きな差がある半導体素子を同一基板
上に形成し、且つ、それ等半導体素子を配線で結ぶに際
し、所謂、プレーナ型にすることを可能にすると共に前
記半導体素子間を結ぶ配線の断線を防止する。
発明の構成 本発明に於ける半導体装置の製造方法では、基板上にそ
の表面となだらかな傾斜面からなる段差部分を介して連
なる低い基板面を形成し、次いで、該低い基板面上に表
面が前記基板のそれと略均衡１ する単結晶層を形成し、次いで、該単結晶層を利用した
半導体素子及び前記基板の表面を利用した半導体素子を
それぞれ形成し且つそれ等名手導体素子を結ぶ配線を形
成する一Ｌ程が含まれてなることを特徴とする構成を採
っている。
この構成に依ると、例えば、低い基板面上にレーザ・ダ
イオードのように丈が高い半導体素子を形成し、基板の
表面に電界効果型トランジスタのように丈が低い半導体
素子を形成し、両者を結ぶ配線を施しても断線を生ずる
ことはなく、また、両者の表面を平坦に、即ち、プレー
ナ型にすることも容易である。
発明の実施例 第１８図乃至第２２図は本発明−実施例を解説する為の
工程要所に於ける半導体装置の要部切断側面図であり、
以下、これ等の図を参照しつつ説明する。
第１８図参照 ｆａｌ　半絶縁性ＧａＡｓ基板３１上にフォト・レジス
ト膜３２を形成する。
２ ここで用いるフォト・レジストとしては、例えば、ＡＺ
１３５０　（米国　ＳＨＩ　ＰＬＥＹ社製）を用いるこ
とができる。
（ｂｌ　フォト・レジスト膜３２のバターニングを行い
、なだらかな傾斜面３２Ｂを有する開口３２Ａを形成す
る。
前記のように、なだらかな傾斜面３２Ｂを有する開口３
２Ａの形成方法に関しては後に詳記するが、このような
開口３２Ａは次なる工程ｔｅｌに於けるベーキングも大
きな影響を及ぼしている。
ｆｏｌ　温度を２００〔℃〕、また、時間を数〔分〕の
条件でベーキングを行う。
通常、フォト・レジスト膜のベーキング温度としては１
２０（’Ｃ）程度を選択するが、本発明の場合、なだら
かな傾斜面３２Ｂを形成する必要性から前記ベーキング
温度を採用する。
第１９図参照 Ｔｄｌ　アルゴン（Ａｒ）イオンを利用したイオン・エ
ツチング法、即ち、スパッタ・エツチング法３ を適用し、マスクであるフォト・レジスト膜３２が殆ど
全てスパッタされる迄エツチングを行い、残ったフォト
・レジスト膜を除去することに依り、半絶縁性ＧａＡｓ
基板３１の表面３１Ａに対し、なだらかな傾斜面からな
る段差部分３１Ｂを介して連なる低い基板面３１Ｃが形
成される。即ち、凹所３１′が得られる。
このようなエツチングは、フォト・レジスト膜３２と半
絶縁性ＧａＡＳ基板３１とのエツチング・レートの差を
利用するものであり、前記のようにアルゴン・イオンを
用い、加速エネルギを５００（ｅＶ）とした場合、フォ
ト・レジストに対するＧａＡｓのエツチング・レートは
基板面に対するイオン・ビームの入射角に依って変化さ
せることが可能であり、約４倍程度大にすることもでき
る。
前記のようにして形成された段差部分３１Ｂが表面３１
Ａとなす角度θは１６°程度にすることが可能である。
第２０図参照 ４ ｆｅ１ＭＢＥ法、ＭＯＣＶＤ　（ｍｅｔａｌ　ｏｒｇａ
ｎ　ｉ　ｃ、　ｃｈｅｍｉｃａｌ　ｖａｐｏｕｒｄｅｐ
ｏｓｉｔｉｏｎ）法、液相エピタキシャル成長法など、
適宜の技法を選択して多層の半導体層３３を成長させる
。
ここでは、この半導体層３３は、例えば、５乃至６層か
らなり、レーザ・ダイオードを構成するのに必要である
半導体層、例えば、バッファ層、クラッド層、活性層、
クラッド層、キャップ層などから構成されている。然し
なから、簡明にする為、第２０図では単層の状態で表し
である。
第２１図参照 （ｆ）　半導体層３３の表面には、基板３１に形成され
た凹所３１′が転写された状態の凹所が存在するので、
これを埋めるフォト・レジスト膜３４を形成する。
このフォト・レジスト膜３４を形成するには、全面にフ
ォト・レジストをスピン・コートしてから、前記工程（
ｂｌで採用した技法を応用してパ５ ターニングすることができ、その際の露光などに関して
は、前記したように後に詳記する。
第２２図参照 ｆｇｌ　前記工程ｆｄｌに於けると同様に、アルゴン・
イオンを用いたスパッタ・エツチング法を適用すること
に依り、フォト・レジスト膜３４が殆ど全てスパッタさ
れる迄エツチングを行い、残ったフォト・レジスト膜を
除去すると、図示のように、基板３１の凹所３１′内の
みに多層の半導体層３３が残り、他は除去される。
このようにして得られた半導体層３３は電極を形成すれ
ばレーザ・ダイオードとして機能するものであり、また
、基板３１に於ける本来の表面に電界効果型トランジス
タを形成することも容易である。
以上説明した工程では半導体層３３が凹所３１′内の全
面に形成されるようになっているが、これを凹所３１′
内にメサ状に形成することも可能であり、それには、前
記第２０図について説明した工程の後、次の第２３図及
び第２４図を参照して６ 説明される工程を採るようにすると良い。
第２３図参照 （ｈｌ　半導体層３３の表面に形成された凹所３１′内
にメサ状のフォト・レジスト膜３４′を形成する。
このフォト・レジスト膜３４′を形成する場合も、前記
第２１図に関して説明した工程でフォト・レジスト膜３
４を形成した技法を適用することができる。
第２４図参照 （１）前記第２２図に関して説明した工程で採用したス
パッタ・エツチング法を適用することに依り、フォト・
レジスト膜３４′が全てスパッタされる迄エツチングを
行うと、図示のように、凹所３１′内にメサ状の半導体
層３３が形成される。
第２３図及び第２４図に見られる工程を採った場合にも
、前記第１８図乃至第２２図について説明した実施例の
場合と全く同じ半導体装置を得ることが可能である。
７ 第２５図及び第２６図は本発明を適用して基板に形成さ
れた凹所を表す為の要部平面図及び要部切断側面図であ
り、第１８図乃至第２４図に関して説明した部分と同部
分は同記号で指示しである。
本発明に依ると、第２５図の線ａ−ａ’及び線ｂ−ｂ　
’の何れの面で切断しても、第２６図に見られる要部切
断側面が得られる。
図から明らかなように、基板３１の面方位の如何に拘わ
らず、９０６相違する方向から見ても、低い基板面３１
Ｃがなだらかな段差部分３１Ｂを介して基板表面３１Ａ
と連なっていることは第９図乃至第１１図について説明
した従来技術と対比して大きく相違する点であり、従っ
て、本発明に依った場合、凹所３１′の４方向に配線を
引き出すことができる。
このようなことからすれば、凹所３１′を方形でなく、
円形にすれば、配線は３６０６何れの方向にも引き出す
ことができる。
第２７図及び第２８図は凹所３１′が円形である実施例
を表す要部平面図及び要部切断側面図で８ あり、第１８図乃至第２６図に関して説明した部分と同
部分は同記号で指示しである。
図示のように、円形の低い基板面３１Ｃは、その全周が
なだらかな段差部分３１Ｂを介して基板表面３１Ａに連
続している。
ここで、前記第１８図、第２１図、第２３図に関して記
述したフォト・レジスト膜３２．３４．３４′等の形成
方法について説明する。
第２９図及び第３０図はエツジに緩やかな傾斜面を有す
るフォト・レジスト膜を形成する場合を説明する為の工
程要所に於ける半導体装置等の要部切断側面図である。
第２９図に於いて、４１は半絶縁性ＧａＡｓ基板、４２
はポジティブ型フォト・レジスト膜、４３はガラス・マ
スク、４３Ａはマスク・パターン、４４は紫外線、Ｇ、
はギヤツブをそれぞれ示している。
図に見られるように、フォト・レジスト膜４２とガラス
・マスク４３との間に適当なギャップＧｐを採って紫外
線４４を照射すると、マスク・パタ９ −ン４３Ａのエツジに於いては、所謂、パターンのボケ
を生ずるので、その部分では露光不足になり、その状態
で現像すると、第３０図に見られるように、なだらかな
傾斜面４２　Ａを有する凹所４４が形成されるものであ
る。
第３１図は第２９図について説明した露光方法とは異な
る技法について説明する為の工程要所に於ける半導体装
置の要部切断側面図であり、第２９図に関して説明した
部分と同部分は同記号で指示しである。
図に於いて、４５はポジティブ型電子ビーム・レジス１
へ膜、４６は密な電子ビーム、４７は疎な電子ビームを
示している。
図示の電子ビーム・レジスト膜４５に電子ビーム照射す
る際、レジスト膜４５を完全に残そうとする部分には密
な電子ビーム４６を照射し、なだらかな傾斜面を形成し
ようとする部分には疎な電子ビーム４７を照射し、レジ
スト膜４５を完全に除去しようとする部分には電子ビー
ムが照射されないようにする。
０ このように露光量を変化させて電子ビームを照射したレ
ジスト膜４５を現像すると、第３０図に見られるなだら
かな傾斜面４２Ａ及び凹所４４を有するパターンと同じ
パターンが形成される。
第３２図は第２９図及び第３１図について説明した露光
方法とは異なる技法について説明する為の工程要所に於
ける半導体装置の要部切断側面図であり、第２９図及び
第３１図に関して説明しｈ部分と同部分は同記号で指示
しである。
図に於いて、４８は例えば二酸化シリコン等からなる誘
電体膜、４９は金属からなるマスクをそれぞれ示してい
る。
この例では、基板４１から適当なギャップＧｐを介して
金属からなるマスク４９を配置し、スパッタ法を適用し
て誘電体膜４８を形成すれば、図示されているように、
なだらかな傾斜面４８Ａ及び凹所４４を有するものが得
られる。
次ぎに、結晶組成に依存するエツチング・レートの差を
利用し、なだらかな傾斜面を有する凹所を形成する実施
例について説明する。
１ 第３３図はＡｌ１ｘ　Ｇａ１４　Ａｓに於けるＸ値とエ
ツチング・レートＲＴＥとの関係を表す線図である。
図から判るように、ＡｌｘＧａ、−ＸＡ３はＸ値を大に
するとエツチング・レー１−ＲＴＥ　も大になる。
この現象を利用すると、Ａ　ｅＸＧ　ａ　、−ＸＡ　ｓ
層に、なだらかな傾斜面を形成することができる。
第３４図乃至第３６図はその実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明する。
第３４図参照 ｌａ１ＭＢＥ法或いはＭ０ＣＶＤ法を適用することに依
り、ＧａＡｓ基板５１上に、Ｘ値が次第に大きくなるよ
うにして、Ａ７１ＸＧａ１．、、ｌＡＳ層５２を厚さ例
えば１０　〔μｍ〕程度に形成する第３５図参照 ｉｂｌ　Ａ　Ｉ　Ｘ　Ｇ　ａ　Ｉ−ｇ　Ａ　ｓ層５２の
表面にフォト・２ レジスト、二酸化シリコン、窒化シリコン等からなるマ
スク膜５３を形成する。
（Ｃ）　ｉｎ常のフォト・リソグラフィ技術を適用する
ことに依り、マスク膜５３のパターニングを行い、（０
１１）方向にストライプ状開口５３Ａを形成する。
＋ｄｌ　フッ化水素酸系エツチング液、例えば、ＨＦ　
：　ＣＨ３ＣＯＯＨ：　Ｈ２０２：　Ｈ２０＝０．５：
２：１：１ 或いは、 ＨＦ　：　ＨＮＯ３：　）Ｔ、、。
−１：３＝２ 等を用いてＡ　Ｉ　、ＩＧ　ａ　Ｉ−Ｘ　Ａ　ｓ層５２
をエツチングすると、Ａｌの含有量が大である層はどエ
ツチング・レート大であるから、図にみられるように、
なだらかな傾斜面５２Ａを有する凹所５４が得られる。
第３６図参照 （ｅｌ　マスク膜５３を除去してから、等方性エッチャ
ントを用いて全面をエツチングすることに依３ す、Ａ　Ｉｔ　Ｘ　Ｇ　ａ　Ｉ−Ｘ　Ａ　ｓ層５２を完
全に除去すると、ＧａＡｓ基板５１には前記凹所５４が
転写され、なだらかな傾斜面５１Ａを有する凹所５５が
形成される。
前記説明から、本発明に依れば、基板になだらかな傾斜
面を有する凹所を形成することは容易であることが理解
できよう。
この実施例に於いては、凹所５４を形成するのに、化学
的エツチング法を適用することができる点が大きな特徴
になっている。
第３７図は本発明一実施例に依って製造された半導体装
置の要部切断側面図を示している。
図に於いて、６１は半絶縁性ＧａＡｓ基板、６２は凹所
、６２Ａは凹所６２の傾斜面、６３はｎ側コンタクト層
、６４はｎ側クラッド層、６５は活性層、６６はｐ側り
ラッド層、６７はｎ側コンタクト層、６８は電界効果型
トランジスタ部分ＦＴの能動層、６９はｐ側コンタクト
層極、７０はソース電極、７１はドレイン電極、７２は
ゲート電極、７３は絶縁膜、７４は配線、７５はｎ側コ
４ ンタクト電極、Ｌｎは凹所６２の深さ、Ｌ、は凹所６２
に於ける傾斜面６２Ａの幅をそれぞれ示している。
前記半導体装置の構成要素に於ける諸データは次の通り
である。
■　凹所６２について 深さＬｏ　：　ｌ　０．　２　（ｕｍ）傾斜面６２Ａの
幅ｌ−３：　３０　（ｕｍ）■　ｎ　側コンタクト層６
３について 半導体；ｎ＋型ＧａＡｓ 不純物濃度：ｌＸ１０１”（■−３〕 厚さ；５　〔μｍ〕 ■　ｎ側クラッド層６４について 半導体；ｎ型Ａ１１．、ｓ　Ｇａｏ、ｑ　Ａｓ不純物濃
度：　５　Ｘ　Ｉ　Ｑ１０（ｃＩｎ−”）厚さ；２　〔
μｍ〕 ■　活性層６５について 半導体：ｎ型ＧａＡｓ 不純物濃度：１×１０１７〔ＣＩＩ＋−３〕厚さ：０．
２Ｃμｍ〕 ５ ■　ｐ側クラッド層６６について 半導体：ｐ型Ａｎｏ、、Ｇａｏ、７　Ａｓ不純物濃度：
　５　Ｘ　１０１７（ｃｍ−３）厚さ：２　〔μｍ〕 ■　ｎ側コンタクト層６７について 半導体：ｐ＋型ＧａＡｓ 不純物濃度：　５　Ｘ　１０　Ｉ８（ｃｍ−’）厚さ：
１（、ｒｊｍ） ■　能動層６８について 半導体：ｎ型ＧａＡｓ 不純物濃度：１×１０＋７〔ｃｆｆｌ−３〕厚さ：０．
３［μｍ〕 ■　ｐ側コンタクト電極６９について 材料：ＡｕＺｎ ■　ソース電極７０及びドレイン電極７１について 材料：ＡｕＧｅ／Ｎｉ ［相］　ゲート電極７２について 材料：Ａ１ ０　絶縁膜７３について ６ 材料二二酸化シリコン ［相］　配線７４について 材料：　Ａ　ｕ　／　Ｃｒ ■　ｎ側コンタクト電極７５について 材料：Ａｕ−Ｇｅ／Ｎｉ 第３７図に示された半導体装置を製造する工程は次の通
りである。
ｆａｔ　第１８図乃至第２２図に関して説明したような
工程を採って、凹所６２を形成し、次いで、各半導体層
、即ち、ｎ側コンタクト層６３、ｎ側クラッド層６４、
活性層６５、ｐ側りラッド層６６、ｎ側コンタクト層６
７を成長させ、各半導体層の不要部分を除去し、凹所６
２を埋めるもののみを残す。
凹所６２を形成する場合のイオン・エツチング条件は、 エッチャント：Ａｒガス 雰囲気圧力ニ２Ｘ１０−’（Ｔｏｒｒ）加速エネルギ：
５００（ｅＶ） ビーム入射方式：基板面に対して７０’７ であり、また、マスクはポジ型フォト・レジストを用い
、膜厚を８ｃμｍ〕とした。
（ｂｌ　例えば、ＭＢＥ法を適用することに依り、電界
効果型Ｉ・ランジスタ部分ＦＴを形成する為の能動層６
８を形成する。
（Ｃ）　リフト・オフ法及び蒸着法を適用することに依
り、レーザ・ダイオード部分Ｌ　Ｄに於けるｎ側コンタ
クト電極６９を形成する。
ｆｄｌ　リフト・オフ法及び蒸着法を適用することに依
り、電界効果型トランジスタ部分ＦＴに於けるソース電
極７０とトレイン電極７１を形成する。
（ｅ）　リフト・オフ法及び蒸着法を適用することに依
り、電界効果型トランジスタ部分ＦＴに於けるゲート電
極７２を形成する。
ｆｆｌ　スパッタ法を適用することに依り、二酸化シリ
コンの絶縁膜７３を形成する。
ｆｇ）　リソグラフィ技術を適用することに依り、絶縁
膜７３のパターニングを行う。
（ｈｌ　リフト・オフ法及び蒸着法を適用することに８ 依り、配線７４を形成する。
＋１１　リフト・オフ法及び蒸着法を適用することに依
り、レーザ・ダイオード部分ＬＤに於けるｎ側コンタク
ト電極７５を形成する。
本実施例に於けるフォト・レジスト工程の歩留りは極め
て良好であり、微細パターンを容易に形成することがで
きた。
例示すると、レーザ・ダイオード部分■、Ｄに於けるス
トライプ幅は３〔μｍ〕、電界効果型トランジスタ部分
ＦＴのソース・ゲート間、ゲート・ドレイン間、ゲート
幅などは２　〔μｍ〕のものを容易に得ることができた
。
第３８図は第３７図に見られる半導体装置の等化回路図
であり、第３７図に関して説明した部分と同部分は同記
号で指示しである。
第３９図はレーザ・ダイオード部分ＬＤと電界効果型ト
ランジスタ部分ＦＴとがなだらかな斜面を介して連続し
ている構成の半導体装置を例示する要部切断側面図であ
り、第３７図に関して説明した部分と同部分は同記号で
指示しである。
９ この半導体装置を製造する工程は、レーザ・ダイオード
部分ＬＤに於ける各半導体層になだらかな斜面を形成す
るには、第２３図及び第２４図に関して説明した工程を
用いることができ、第３７図の半導体装置を製造する際
に比較して余分な工程は不要であり、また、その他につ
いても、第３７図に見られる半導体装置を製造する場合
と変わりない。
前記各実施例に於いては、電界効果型トランジスタ部分
ＦＴを形成するのに、半絶縁性ＧａＡｓ基板上に能動層
を成長させているが、よく行われているように、半絶縁
性ＧａＡｓ基板中に所用不純物をイオン注入して能動領
域を形成するようにしても良い。
第４０図はその実施例を表す要部切断側面図であり、第
３７図乃至第３９図に関して説明した部分と同部分は同
記号で指示しである。
この実施例が第３７図乃至第３９図に関して説明した実
施例と大きく相違する点は、イオン注入法を適用するこ
とに依り、半絶縁性ＧａＡｓ基板０ ６１中にＳｉイオンの打ち込みを行い、ｎ型能動領域７
６、ｎ＋＋ソース領域７７、ｎ＋型トドレイン領域７８
形成したことである。
第４１図及び第４２図はｐｉｎダイオードと電界効果型
トランジスタとを組み合わせた半導体装置を製造する場
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ説明す
る。
第４１図参照 ｆａ１ＭＢＥ法を適用することに依り、半絶縁性ＧａＡ
ｓ基板８１上にｎ＋＋ＧａＡｓ層８２、ｎ−型ＧａＡｓ
層８３、ｎ−型Ａｊ２ｏ、＋　Ｇａｏ、。
Ａｓ層８４を成長させる。
この場合に於ける各半導体層に関するデータは次の通り
である。
■　ｎ＋＋ＧａＡｓ層８２について 不純物濃度：　５　Ｘ　１０　＋７　（ｃｍ−３）厚さ
：０．３Ｃμｍ〕 ■　ｎ−型ＧａＡｓ層８３について 不純物濃度：　５　Ｘ　１０Ｉ４（ａｍ−’）１ 厚さ：３．５Ｃμｍ〕 ■　ｎ−型Ａ　ｌｌｏ、ｓ　Ｇａｏ、７Ａ　ｓ層につい
て不純物濃度：　５　Ｘ　１０　＋４　（Ｃｍ−３）厚
さ：１　〔メｔｍ） ｆｂｌ　第１８図乃至第２２図に関して説明したような
工程を採って、なだらかな傾斜面８５Ａを有する凹所８
５を形成する。
この場合に於ける凹所８５の深さり。は４゜８〔μｍ〕
、傾斜面８５Ａの幅Ｌｓは３０〔μｍ〕であった。尚、
幅Ｌ３を３０〔μｍ３以上１００　〔μｍ〕程度にする
ことは容易である。
（Ｃ）　第１８図乃至第２２図に関して説明したような
工程を採って、凹所８５内を埋める半絶縁性ＧａＡｓ層
８６を形成する。
＋ｄｌ　例えば、ＭＢＥ法を適用することに依り、電界
効果型トランジスタ部分ＦＴを構成する為のｎ型ＧａＡ
ｓ能動層８７を形成する。
このｎ型ＧａＡｓ能動層８７の不純物濃度は１×１０１
７〔Ｃｌ１１−３〕程度、厚さは約０．’３　Ｃｐｍ〕
μｍ〕程度。
２ （ｅｌ　例えぽ、イオン注入法を適用することに依り、
直径約１００〔μｍ〕程度であるｐ型拡散領域８８を形
成する。
（ｆｌ　ｉｌｌ常の技法を適用することに依り、例えば
、Ａ　ｕ　−Ｇ　ｅ　／　Ｎ　ｉからなるソース電極８
９及びドレイン電極９０、ｎ側コンタクト電極９１の形
成、ＡｕＺｎからなるｐ側電極９２の形成、ＡＡからな
るゲート電極９３の形成を行う。
第４２図参照 （ｇｌ　例えば、スパッタ法及び適当なりソグラフィ技
術を適用することに依り、二酸化シリコンからなる絶縁
膜９４を形成する。
Ｔｈ）　蒸着法及び適当なりソグラフィ技術を適用する
ことに依り、Ａ　ｕ　／　Ｃｒからなる配線９５を形成
して完成する。
第４３図は第４１図及び第４２図に関して説明した実施
例に依って製造された半導体装置の等化回路図である。
第４４図乃至第４８図は他の実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面３ 図であり、以下、これ等の図を参照しつつ説明する。
第４４図参照 ｆａｔ　面指数が（１００）である半絶縁性ＧａＡｓ基
板１０１に於ける＜０１１＞方向に二酸化シリコン或い
は窒化シリコンからなる絶縁膜１０２を形成する。
（ｂｌ　露出されている半絶縁性ＧａＡｓ基板１０１の
一部表面を異方性エッチャント、例えば、Ｈ２ＳＯ４：
Ｈ２Ｏ２：Ｈ２Ｏ ＝ｌ：８：１ を用いて約７〔μｍ〕のエツチングを行って凹所１０３
を形成する。
この時のエツチング速度は、温度２０（”ｃ）で８〔μ
ｍ／分〕である。
第４５図参照 （Ｃ）　絶縁膜１０２を除去してから、エッチャントと
して、例えば、 Ｈ２ＳＯ４：Ｈ２Ｏ２：ＪＯ ＝１８：１：１ ４ を用いて約４　〔分〕のエツチングを行う。
この２回目のエツチングは、極めて重要であり、これに
依り、凹所１０３のエツジは、なだらかな傾斜面１０３
Ａとなるものである。
この時のエツチング速度は、温度２０〔℃〕で０．８〔
μｍ／分〕である。
第４６図参照 （ｄ１ＭＢＥ法を適用することに依り、ｎ側コンタクト
層１０４、ｎ側クラッド層１０５、活性層１０６、ｐ　
（ｉｌｌクラッド層１０７、ｐ側コンタクト層１０８を
連続的に成長させる。
これ等の各半導体層に於ける諸データは次の通りである
。
■　ｎ側コンタクト層１０４について 半導体：ｎ＋型ＧａＡｓ 不純物濃度：　２　Ｘ　１０１Ｂ（ｃｍ−”）厚さ：３
　〔μｍ〕 ■　ｎ側クラッド層１０５について 半導体：ｎ型Ａ＃ＧａＡｓ 不純物濃度：　３　Ｘ　１０Ｉ７（ｃｍ−”）５ 厚さ：１．５Ｃμｍ〕 ■　活性層１０６について 半導体：ｎ型ＧａＡｓ 不純物濃度：　Ｉ　Ｘ　１０１７（ｃｍ−３）厚さ：０
．１　〔μｍ〕 ■　ｐ側りラッド層１０７について 半導体：ｐ型ＡｎＧａＡｓ 不純物濃度：　３　Ｘ　１０　ＩＴ　［：ｃｍ−３）厚
さ：１．５Ｃμｍ〕 ■　ｐ側コンタクト層１０８について 半導体：ｐ＋型ＧａＡＳ 不純物濃度：　Ｉ　Ｘ　１０１９（ｃｍ−’）厚さ：１
　〔μｍ〕 （Ｑｌ　凹所１０３内に形成した各半導体層に２回のメ
サ・エツチングを施し、ｎ側コンタクト層１０４の一部
表面を露出させる。
第４７図参照 ｉｆ１ＭＢＥ法を適用することに依り、バッファ層１０
９及び能動層１１０を成長させる。
これ等の半導体層に於ける諸データは次の通６ りである。
■　バッファ層１０９について 半導体：アン・ドープＧａＡｓ 厚さ：約０．７〔μｍ〕 ■　能動層１１０について 半導体：ｎ型ＧａＡｓ 不純物濃度：　Ｉ　Ｘ　１０Ｉ７（ｃｍ−３）厚さ７０
．２Ｃμｍ〕 ＋ｇｌ　バッファ層１０９及び能動層１１０を他から絶
縁分離する為のメサ・エツチングを行う。
第４８図参照 （ｈｌ　蒸着法及びリフト・オフ法を適用することに依
り、レーザ・ダイオード部分ＬＤに於けるｐ側コンタク
ト電極１１１、電界効果型トランジスタ部分ＦＴのソー
ス電極１１２及びドレイン電極１１３、レーザ・ダイオ
ード部分ＬＤのｎ側コンタクト電極１１４を形成する。
ｐ側コンタクト電極１１１にはＡ　ｕ　／　Ｚ　ｎ　／
Ａｕを用いて良く、また、温度４５０（’Ｃ）、５〔分
〕の熱処理を行う。
７ ソース電極１１２、ドレイン電極１１３、ｎ側コンタク
ト電極１１４にはＡｕ−Ｇｅを用いて良く、また、温度
４２０　（’ｃ〕、１　（分〕の熱処理を行う。
尚、前記の各熱処理はＮ２雰囲気中で行われる。
（１）蒸着法及びリフト・オフ法を適用することに依り
、電界効果型トランジスタ部分ＦＴとレーザ・ダイオー
ド部分ＬＤに於けるｎ側コンタクト電極１１４とを結ぶ
配線１１５を形成する。
配線１１５にはＣｒ　／　Ａ　ｕを用いて良い。
０）　蒸着法及びリフト・オフ法を適用することに依り
、例えば、ＡＡからなるゲート電極１１６を形成する。
この実施例に於いても、段差はなだらかな傾斜面１０３
Ａを有しているので、半導体装置が完成するまでに１０
回程度のフォト・リソグラフィ工程があるにも拘わらず
、段差の肩部分でのレジストの切れは発生せず、従って
、その部分での異常エツチング、配線金属の残留、配線
の切断等は皆８ 無である。
第４９図（ａｌ及びｆｂｌは本発明を適用することに依
り得られたなだらかな傾斜面を有する凹所をエピタキシ
ャル成長の半導体層で埋めた場合に於いて、その半導体
層の厚さがウェハ内で均一に維持されることを示すデー
タの線図及び半導体装置の要部切断側面図である。尚、
このデータは第１８図乃至第２０図、第２３図及び第２
４図に関して説明した実施例で得られたものを測定した
。
第４９図ｆａｔでは、縦軸に凹所の深さｄを、横軸に距
離ｌを採ってあり、ＷＡはウェハ、ＷＡ’はウェハの一
部をそれぞれ示している。
第４９図ｆｂｌはウェハの一部ＷＡ’を拡大して示した
ものであり、１２１は半絶縁性ＧａＡｓ基板、１２２は
エピタキシャル成長半導体層、１２３は凹所、１２３Ａ
は凹所の傾斜面をそれぞれ示している。尚、凹所１２３
に於ける傾斜面１２３Ａの幅Ｌｓは〜１８　〔μｍ〕で
ある。
このデータは、ウェハＷＡの中心を通る線上の９個所に
於いて凹所１２３に於けるエビタキシャ９ ル成長半導体層１２２を含めた段差の高さｄを測定した
ものであり、６．７±０．３　〔μｍ〕が実現されてい
て、僅か±４．３〔％〕の不均一性しか見られず、これ
は、第１２図乃至第１４図に関して説明した研磨法に依
る場合と比較すると、極めて大幅な改善である。
また、前記測定を２枚ロットを５回、合計１０枚のウェ
ハについて行ったが、全てのウェハで均一性は±５〔％
〕以内であり、均一性、歩留り共に良好であり、更にま
た、深さ１０（μｍ〕のものについても同様のデータが
得られている。
第５０図は第３９図に関して説明された構造に依ってフ
ォト・レジスト工程の寸法精度及び歩留りが如何に向上
しているかを表すデータであり、（ａｌは試料に於ける
斜面の角度θと基本のパターン幅であるＷｏからのずれ
との関係を示す線図、（ｂｌは試料の要部切断側面図、
ｔｃ＋は試料の要部平面図である。
図に於いて、１２４は基板、１２５はポジティブ型フォ
ト・レジスト膜、ｄは段差、Ｗｏ　、Ｗ＋　。
０ Ｗ２はパターン幅、θは斜面の角度をそれぞれ示してい
る。
第５０図（ａｌのデータを得た試料の基板１２４に於け
る段差ｄは７〔μｍ〕であり、この基板１２４の上にポ
ジティブ型フォト・レジスト膜１２５を形成し、幅２０
〔μｍ〕のガラス・マスク上のパターンを用い、フォト
・レジスト・パターンを形成し、その幅Ｗ、、Ｗ２を測
定した。
従来のように、角度θが４５６近傍の急峻な段差では、
特に段差下に於けるフォト・レジスト膜厚の増大に伴い
、パターン幅は大きくずれる。
本発明を実施して、角度θを小さく、即ち、斜面をなだ
らかに形成すれば、パターン幅変動は実用上問題ない程
度に減少させることが可能であって、プレーナ基板（θ
−０’）と略同品質のパターンを形成できることが看取
される。従って、リフト・オフ法及び蒸着法を利用した
配線パターンの形成に於いて、極めて歩留りが高い工程
を実現できることが明らかである。尚、この例で用いた
フォト・レジスト膜の膜厚は平坦部分に於いて約１ ２〔μｍ〕、露光・現像条件は平坦部分で最適パターン
を形成できるように選択した。
発明の効果 本発明に於ける半導体装置の製造方法では、基板上にそ
の表面となだらかな傾斜面からなる段差部分を介して連
なる低い基板面を形成し、次いで、該低い基板面上に表
面が前記基板のそれと略均衡する単結晶層を形成し、次
いで、該１卜結晶層を利用した半導体素子及び前記基板
の表面を利用した半導体素子をそれぞれ形成しＬつそれ
等名手導体素子を結ぶ配線を形成する工程が含まれてな
ることを特徴とする構成を採っている。
この構成に依り、前記単結晶層を利用して形成した半導
体素子と前記基板を利用して形成した半導体素子とは、
その表面が略同−面上にあるようにすることができるの
で、それ等名手導体素子の間を結ぶ配線は平坦面に形成
したり、或いは、なだらかな傾斜面に形成したりするこ
とが可能になるから断線は生じない。また、各半導体素
子の表面が略同−面に存在することから、フォト・レジ
２ スト工程、写真工程等が容易になり、微細パターンの形
成に有効である。更にまた、前記低い基板面に形成した
半導体層の厚みはウェハ全面に亙り略均−に維持される
為、半導体装置の製造歩留りは良好である。
【図面の簡単な説明】
第１図は従来技術で製造された半導体装置の要部切断側
面図、第２図は第１図に見られる半導体装置の等化回路
図、第３図は従来技術で製造された他の半導体装置の要
部切断側面図、第４図乃至第８図は従来技術を説明する
為の工程要所に於ける半導体装置の要部切断側面図、第
９図乃至第１１図は第４図乃至第８図に関して説明した
工程で形成した凹所の不都合を説明する要部平面図と線
ａ−ａ’に沿う断面図と線ｂ−ｂ　’に沿う断面図、第
１２図乃至第１４図は凹所に半導体層を埋める従来技術
の一例を説明する為の工程要所に於ける半導体装置の要
部切断側面図、第１５図乃至第１７図は凹所に半導体層
を埋める従来技術の他の例を説明する為の工程要所に於
ける半導体装置の要３ 部切断側面図、第１８図乃至第２２図は本発明一実施例
を説明する為の工程要所に於ける半導体装置の要部切断
側面図、第２３図及び第２４図は第１８図乃至第２２図
に関して説明した実施例の改変を説明する為の工程要所
に於ける半導体装置の要部切断側面図、第２５図及び第
２６図は本発明を適用して基板に形成された凹所を示す
要部平面図及び要部切断側面図、第２７図及び第２８図
は凹所が円形である実施例の要部平面図及び要部切断側
面図、第２９図及び第３０図はエツジに緩やかな傾斜面
を有するフォト・レジスト膜を形成する場合の説明をす
るのに必要な工程要所に於ける半導体装置等の要部切断
側面図、第３１図は第２９図に関して説明した露光方法
とは異なる技法を説明する為の工程要所に於ける半導体
装置の要部切断側面図、第３２図は第２９図及び第３１
図に関して説明した露光方法と−なる技法について説明
する為の工程要所に於ける半導体装置の要部切断側面図
、第３３図はＡｊｌ！ＸＧａ、−ＸＡｓに於けるＸ値と
エツチング・レートとの関係を表す線図、４ 第３４図乃至第３６図はＡｊ！、Ｇａ、−ＸＡｓのエツ
チング・レート差を利用した実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第３７図は
本発明一実施例に依って製造された半導体装置の要部切
断側面図、第３８図は等化回路図、第３９図はレーザ・
ダイオード部分と電界効果型トランジスタ部分とがなだ
らかな斜面を介して連続している構成の半導体装置の要
部切断側面図、第４０図は基板中に形成された能動領域
を利用して電界効果型トランジスタ部分を構成した半導
体装置を例示する要部切断側面図、第４１図及び第４２
図はｐｉｎダイオードと電界効果型トランジスタとを組
合せた半導体装置を製造する場合を説明する為の工程要
所に於ける半導体装置の要部切断側面図、第４３図は等
化回路図、第４４図乃至第４８図は化学エツチングを用
いてなだらかな傾斜面を形成する実施例を説明する為の
工程要所に於ける半導体装置の要部切断側面図、第４９
図（ａｌ及び（ｂｌは凹所内の半導体層に於ける厚さの
均一性を示す線図及びモデルとなった半導体装置 置の要部切断側面図、第５０図（ａｌ，　ｆｂｌ，　（
Ｃｌは第３９図に見られる半導体装置を製造するのに適
用されたフォト・レジスト工程に於ける寸法精度及び製
造歩留りが如何に向上しているかを説明する為の斜面の
角度対パターン幅のずれの関係を示す線図、試料の要部
切断側面図、同じく試料の要部平面図をそれぞれ表して
いる。 図に於いて、３１は半絶縁性ＧａＡｓ基板、３１′は凹
所、３１Ａは基板３１の表面、３１Ｂは段差部分、３１
Ｃは低い基板面、３２はフォト・レジスト膜、３２Ａは
開口、３２Ｂは傾斜面、３３は半導体層、３４はフォト
・レジスト膜をそれぞれ示している。 特許出願人　富士通株式会社 代理人弁理士　柏　谷　昭　司 代理人弁理士　渡　邊　弘　一 ６ 第２５図 ｈ ｂ′ 第２６図 第２７図 第２８図 第２９図 第３０図 第３１図 第３２図 第３９図 第４０図

Claims (1)

    【特許請求の範囲】
  1. 基板上にその表面となだらかな傾斜面からなる段差部分
    を介して連なる低い基板面を形成し、次いで、該低い基
    板面上に表面が前記基板のそれと略均衡する単結晶層を
    形成し、次いで、該単結晶層を利用した半導体素子及び
    前記基板の表面を利用した半導体素子をそれぞれ形成し
    且つそれ等各半導体素子を結ぶ配線を形成する工程が含
    まれてなることを特徴とする半導体装置の製造方法。
JP59099691A 1984-05-18 1984-05-19 半導体装置の製造方法 Expired - Lifetime JPH0673389B2 (ja)

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DE85303488T DE3587588D1 (de) 1984-05-18 1985-05-17 Verfahren zur Herstellung einer Halbleitervorrichtung mit einem optischen und einem elektronischen Bauelement.
EP85303488A EP0162677B1 (en) 1984-05-18 1985-05-17 Method of forming a semiconductor device comprising an optical and an electronic element
US07/112,305 US5001080A (en) 1984-05-18 1987-10-26 Method for producing a monolithically integrated optoelectronic device
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* Cited by examiner, † Cited by third party
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JPS6477982A (en) * 1987-09-18 1989-03-23 Sanyo Electric Co Machining method of substrate
JPH06232126A (ja) * 1993-02-03 1994-08-19 Nippon Telegr & Teleph Corp <Ntt> 複合半導体回路装置およびその作製方法

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