JPH07142476A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置の多層配線形成プロセスにおい
て、第１層金属配線に存在するＡｌ原子がｖｉａホール
を介して、第２層金属配線に拡散するのを防止する。 【構成】 絶縁膜上にＡｌを主成分とする第１の金属配
線を形成する工程と、第１の金属配線上に上層の金属配
線と絶縁を行うための層間絶縁膜Ｂ６を堆積する工程
と、前記層間絶縁膜Ｂ６中にコンタクト孔（ｖｉａホー
ル７）を開口する工程と、第２の金属膜堆積工程として
５００℃以下の熱処理によってＡｌ原子を拡散させない
２００ｎｍ以下の導電性の膜８を前記層間絶縁膜Ｂ６上
およびコンタクト孔７内に堆積した後、１０００ｎｍ以
下のＡｌを含有する金属を堆積する工程と、上記第２の
金属膜をパターンニングし第２の金属配線を形成する工
程と、５００℃以下の熱処理を行う工程とを順に含むこ
とを特徴とする半導体装置の製造方法とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層配線構成をもつ半
導体装置の製造方法に関する。

【０００２】

【従来の技術】超ＬＳＩ製造工程においては、素子の微
細化、高密度化が進んでいる。さらに、素子の高密度化
が進むに従い、配線長は長くなり、また配線幅、配線ス
ペースはさらに微細になってきている。特に、トランジ
スタを接続するための金属配線は、多層化が進んでお
り、また配線幅、配線スペースによって、高密度化が決
定されているといっても過言ではない。特に、ロジック
などのＬＳＩの面積は配線手法（配線のレイアウト）に
よって決定されている。したがって、配線のレイアウト
方法および配線幅、配線スペースの微細化が非常に重要
になってくる。

【０００３】図２は、従来の半導体装置における多層金
属配線工程の一例を示すものである。特に、配線幅、配
線スペース、コンタクトホールなどは微細化されてい
る。図２において、構成要素として１は能動素子を形成
するシリコン基板、２は層間絶縁膜Ａである。通常、ト
ランジスタなどの素子をシリコン基板１上に形成した
後、層間絶縁膜Ａを堆積する。層間絶縁膜Ａは、たとえ
ばＢＰＳＧ膜などが使用されている。３，４，５は第１
の金属配線である。第１の金属配線は、３のバリアメタ
ル（本実施例では、ＴｉＮ／Ｔｉ＝１００／２５ｎｍ）
と、４のＡｌＳｉＣｕ膜（７００ｎｍ）および、５の反
射防止膜（本実施例ではＴｉＮ４００ｎｍ）で形成され
ている。６は層間絶縁膜Ｂであり第１の金属配線と上層
の第２の金属配線との間を絶縁するためのものである。
７は第１の金属配線と第２の金属配線間を接続するｖｉ
ａホール（以下、金属配線間のコンタクト孔をｖｉａホ
ールと記載する。）である。９，１０は、ｖｉａホール
７を介して第１の金属配線と接続する第２の金属配線で
ある。第２の金属配線は、ＡｌＳｉＣｕ膜９（８００ｎ
ｍ）と反射防止膜１０（ＴｉＮ）で構成されている。

【０００４】図２を用いて、以下従来の半導体装置の製
造工程を説明する。図２（ａ）に示すように、まずシリ
コン基板１上に能動素子を形成し、その上層に層間絶縁
膜Ａ２を堆積する。この堆積は常圧ＣＶＤ装置を用い、
８００ｎｍ厚のＢＰＳＧ膜としている。つぎに図２
（ｂ）に示すようにその上層に、第１の金属配線である
３のバリアメタル（本実施例では、ＴｉＮ／Ｔｉ＝１０
０／２５ｎｍ）と、４のＡｌＳｉＣｕ膜（７００ｎｍ）
および、５の反射防止膜（本実施例ではＴｉＮ＝４０ｎ
ｍ）を連続して堆積し、その後パターンニングする。そ
の後、図２（ｃ）に示すようにプラズマＣＶＤ法によ
り、層間絶縁膜Ｂ６（シリコン酸化膜）を８００ｎｍ堆
積する。つぎに図２（ｄ）に示すように層間絶縁膜Ｂ６
をドライエッチングしてｖｉａホール７を形成する。通
常ｖｉａホール７をドライエッチングする際に、反射防
止膜５（ＴｉＮ）は同時にエッチングされ、ＡｌＳｉＣ
ｕ膜表面が現れている状態となっている。つぎに図２
（ｅ）に示すように、第２の金属配線用の金属としてＡ
ｌＳｉＣｕ膜９を堆積し、図２（ｆ）に示すようにＡｌ
ＳｉＣｕ膜９上に反射防止膜１０としてのＴｉＮ膜を堆
積して第２の金属配線膜を形成する。つぎに図２（ｇ）
に示すように第２の金属配線膜であるＡｌＳｉＣｕ膜９
とＴｉＮ膜１０をパターンニングする。

【０００５】以上のように金属配線を多層に形成した
後、通常は下層に形成された能動素子のダメージ回復、
あるいは、コンタクト抵抗を低減するためにシンタリン
グと呼ばれる５００℃以下の熱処理を行い多層配線形成
を終了する。

【０００６】

【発明が解決しようとする課題】しかしながら上記の製
造方法であると、第２の金属配線パターンニング後のシ
ンタリング（５００℃以下の熱処理）によって、Ａｌを
主成分とした第１の金属配線においてＡｌが膨脹し、ｖ
ｉａホール７を介してＡｌ原子が第２の金属配線に拡散
する。特に図３に示すように、Ａｌを主成分とした第１
の金属配線が電源ラインなどに使用され、その配線幅が
大きい場合（面積が大きく、主成分であるＡｌの体積が
大きい場合）で、Ａｌを主成分とした第２の金属配線幅
が小さい場合には、ｖｉａホール７を拡散するＡｌ原子
が増加して第２の金属配線に供給される量が多くなる。
したがって、第２の金属配線の体積が膨脹し、過剰なＡ
ｌがヒロック１１（異物）として現れる。特に、最近の
ように配線間スペースが１μｍ以下と狭くなり、そし
て、第２金属配線も狭く、微細化加工のための反射防止
膜１０（ＴｉＮ膜）がＡｌＳｉＣｕ膜９上に形成されて
いる場合、ヒロック１１は横方向に成長し、隣の第２の
金属配線とショートして不良となる。

【０００７】本発明は前記従来の問題に留意し、多層配
線形成プロセスにおいて、第１層金属配線に存在するＡ
ｌ原子がｖｉａホールを介して第２金属配線に拡散しな
い半導体装置の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、絶縁膜上にＡ１
を主成分とする第１の金属配線を形成する工程と、第１
金属配線上に上層の金属配線と絶縁を行うための層間絶
縁膜を堆積する工程と、前記絶縁膜中にコンタクト孔を
開口する工程と、第２の金属膜堆積工程として、５００
℃以下の熱処理によって、Ａ１原子を拡散させない２０
０ｎｍ以下の導電性の膜を前記層間絶縁膜上およびコン
タクト孔内に堆積した後、連続して１０００ｎｍ以下の
Ａ１を含有する金属膜を堆積する工程と、上記第２の金
属膜をパターンニングし第２の金属配線を形成する工程
と、５００℃以下の熱処理を行う工程とを順に含むこと
を特徴とする半導体装置の製造方法とする。

【０００９】

【作用】本発明は、第２の金属配線パターンニング後の
シンタリング（５００℃以下の熱処理）によって、第１
の金属配線から第２の金属配線へのＡｌ原子の移動をｖ
ｉａホールにおけるコンタクト面で防止する。すなわ
ち、ｖｉａホール開孔後に第２の金属配線として、５０
０℃以下の熱処理によってＡｌ原子を拡散させない２０
０ｎｍ以下の導電性の膜を、絶縁膜上およびコンタクト
孔内に堆積した後、連続して１０００ｎｍ以下のＡｌを
含有する金属を堆積することによって達成される。した
がって、５００℃以下のシンタリングを行っても、Ａｌ
原子の拡散は上記２００ｎｍ以下の導電性膜によって防
止されるため、第２の金属配線におけるヒロック発生が
防止できることとなる。

【００１０】

【実施例】以下本発明の一実施例の半導体装置の製造方
法を図１を用いて説明する。なお、従来例として示した
ものと同じ構成要素には同符号を用いる。図１におい
て、構成要素として１は能動素子を形成するシリコン基
板、２は層間絶縁膜Ａである。通常、トランジスタなど
の素子をシリコン基板１上に形成した後、層間絶縁膜Ａ
２を堆積する。層間絶縁膜Ａ２は、たとえばＢＰＳＧ膜
などが使用されている。３，４，５は第１の金属配線で
ある。第１の金属配線は、３のバリアメタル（本実施例
では、ＴｉＮ／Ｔｉ＝１００／２５ｎｍ）と、４のＡｌ
ＳｉＣｕ膜（７００ｎｍ）および、５の反射防止膜（本
実施例ではＴｉＮ＝４０ｎｍ）で形成されている。６は
層間絶縁膜Ｂであり第１の金属配線と上層の第２の金属
配線との間を絶縁するためのものである。７は第１の金
属配線と第２の金属配線間を接続するｖｉａホールであ
る。８，９，１０はｖｉａホールを介して第１の金属配
線と接続する第２の金属配線である。前記第２の金属配
線における８は、第１の金属配線からのＡｌ原子の拡散
を防止するＡｌ原子拡散防止膜であり、本実施例におい
てはＴｉＮ膜（５０ｎｍ）を使用している。また９はＡ
ｌＳｉＣｕ膜（８００ｎｍ）であり、１０は反射防止膜
（ＴｉＮ）である。

【００１１】以下、本実施例の工程を順に説明する。図
１（ａ）に示すようにシリコン基板１上に能動素子を形
成し、その上に層間絶縁膜Ａ２を堆積する。前記層間絶
縁膜Ａ２はＢＰＳＧ膜であり、常圧ＣＶＤ装置を用いて
８００ｎｍ厚に堆積する。つぎに図１（ｂ）に示すよう
にその上に、第１の金属配線であるバリアメタル３（本
実施例では、ＴｉＮ／Ｔｉ＝１００／２５ｎｍ）と、Ａ
ｌＳｉＣｕ膜４（７００ｎｍ）および、反射防止膜５
（本実施例ではＴｉＮ＝４０ｎｍ）を連続して堆積し、
その後パターンニングする。次に図１（ｃ）に示すよう
にその後、プラズマＣＶＤ法により、シリコン酸化膜よ
りなる層間絶縁膜Ｂ６を８００ｎｍ堆積する。その後図
１（ｄ）に示すように層間絶縁膜Ｂ６をドライエッチン
グしてｖｉａホール７を形成する。通常、ｖｉａホール
７をドライエッチングする際に、反射防止膜５（Ｔｉ
Ｎ）は同時にエッチングされ、ＡｌＳｉＣｕ膜４の表面
が現れている状態となっている。つぎに図１（ｅ）に示
すように、Ａｌ原子の拡散を防止するために使用するＡ
ｌ原子拡散防止膜８（ＴｉＮ膜５０ｎｍ）を堆積する。
つぎに図１（ｆ）に示すように第２の金属配線用の金属
としてＡｌＳｉＣｕ膜９を堆積する。つぎに図１（ｇ）
に示すように第２の金属配線膜として、ＡｌＳｉＣｕ膜
９上に反射防止膜１０としてＴｉＮ膜を堆積する。さら
に図１（ｈ）に示すように第２の金属配線膜であるＴｉ
Ｎ膜８とＡｌＳｉＣｕ膜９とＴｉＮ膜１０をパターンニ
ングする。

【００１２】なお、本実施例においては、Ａｌ原子拡散
防止膜８としてＴｉＮ膜を使用したが、５００℃以下の
熱処理によってＡｌ原子を拡散させない２００ｎｍ以下
の導電性の膜であれば何でもよい。

【００１３】

【発明の効果】以上の実施例の説明より明かなように、
本発明においては第２の金属配線パターンニング後のシ
ンタリング（５００℃以下の熱処理）によって、第１の
金属配線から第２の金属配線へのＡｌ原子の移動をｖｉ
ａホールにおけるコンタクト面で防止するために、ｖｉ
ａホール開孔後に第２の金属配線として、５００℃以下
の熱処理によってＡｌ原子を拡散させない２００ｎｍ以
下の導電性の膜を、絶縁膜上およびコンタクト孔内に堆
積した後、１０００ｎｍ以下のＡｌを含有する金属を堆
積する。したがって、５００℃以下のシンタリングを行
っても、Ａｌ原子の拡散は上記２００ｎｍ以下の導電性
膜によって防止されるため、第２の金属配線におけるヒ
ロック発生が防止でき、第２金属配線間のショートによ
る不良がなくなるものであり、本発明の効果は非常に大
きい。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造方法の工
程を示す断面図

【図２】従来の半導体装置の製造方法の工程を示す断面
図

【図３】本発明が解決しようとする、不良発生状況を示
す模式図

【符号の説明】

１ シリコン基板 ２ 層間絶縁膜Ａ（ＢＰＳＧ膜） ３ バリアメタル（ＴｉＮ／Ｔｉ） ４ ＡｌＳｉＣｕ膜［第１層］ ５ 反射防止膜（ＴｉＮ） ６ 層間絶縁膜Ｂ（ｐ−ＴＥＯＳ膜） ７ ｖｉａホール ８ Ａｌ原子拡散防止膜（ＴｉＮ） ９ ＡｌＳｉＣｕ膜［第２層］ １０ 反射防止膜（ＴｉＮ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 絶縁膜上にＡ１を主成分とする第１の金
   属配線を形成する工程と、第１金属配線上に層間絶縁膜
   を堆積する工程と、前記層間絶縁膜にコンタクト孔を開
   口する工程と、第２の金属膜堆積工程として、５００℃
   以下の熱処理によって、Ａ１原子を拡散させない２００
   ｎｍ以下の導電性膜を前記層間絶縁膜上およびコンタク
   ト孔内に堆積した後、連続してＡ１を含有する１０００
   ｎｍ以下の金属を堆積する工程と、上記第２の金属膜を
   パターンニングし第２の金属配線とする工程と、５００
   ℃以下の熱処理を行う工程とを順に含むことを特徴とす
   る半導体装置の製造方法。