JPH05283533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283533A JPH05283533A JP7495992A JP7495992A JPH05283533A JP H05283533 A JPH05283533 A JP H05283533A JP 7495992 A JP7495992 A JP 7495992A JP 7495992 A JP7495992 A JP 7495992A JP H05283533 A JPH05283533 A JP H05283533A
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Abstract
(57)【要約】
【目的】多層配線半導体装置を製造する際に、半導体チ
ップの第１アルミニウム配線８ａ，ｒｂ形成後、酸化シ
リコン膜９を堆積し、Ｔｉ−Ｎ膜（１４）を形成後にス
ルーホール１２ａ，１２ｂを形成する。Ｔｉ−Ｎ膜は露
光用の光に対し反射率が低い。 【効果】フォトマスクで予定される通りのスルーホール
を形成できる。
ップの第１アルミニウム配線８ａ，ｒｂ形成後、酸化シ
リコン膜９を堆積し、Ｔｉ−Ｎ膜（１４）を形成後にス
ルーホール１２ａ，１２ｂを形成する。Ｔｉ−Ｎ膜は露
光用の光に対し反射率が低い。 【効果】フォトマスクで予定される通りのスルーホール
を形成できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に金属多層配線の接続を行なう製造方法に関す
る。
関し、特に金属多層配線の接続を行なう製造方法に関す
る。
【０００２】
【従来の技術】従来の金属多層配線構造を有する半導体
装置の製造方法について説明する。
装置の製造方法について説明する。
【０００３】まず、図５に示すように、Ｐ型Ｓｉ基板１
０１上に選択酸化法で素子分離酸化膜１０２を形成し、
素子形成領域にゲート酸化膜１０３を下に有すゲート電
極１０４を形成した後全面にＡｓイオン注入を行なって
ｎ+ 拡散層１０５ａ，１０５ｂを形成する。次に全面に
ＢＰＳＧ膜１０６を成長してからｎ+ 拡散層１０５ａ，
１０５ｂ上にコンタクト孔１０７ａ，１０７ｂを設けた
後コンタクト孔１０７ａ，１０７ｂを覆う第１アルミニ
ウム配線１０８ａ，１０８ｂを形成する。
０１上に選択酸化法で素子分離酸化膜１０２を形成し、
素子形成領域にゲート酸化膜１０３を下に有すゲート電
極１０４を形成した後全面にＡｓイオン注入を行なって
ｎ+ 拡散層１０５ａ，１０５ｂを形成する。次に全面に
ＢＰＳＧ膜１０６を成長してからｎ+ 拡散層１０５ａ，
１０５ｂ上にコンタクト孔１０７ａ，１０７ｂを設けた
後コンタクト孔１０７ａ，１０７ｂを覆う第１アルミニ
ウム配線１０８ａ，１０８ｂを形成する。
【０００４】つづいて、図６に示すように、全面に酸化
シリコン膜１０９を成長してから全面にフォトレジスト
膜１１０を塗布し、フォトマスク１１１を用いて露光，
現像処理を行ない第１アルミニウム配線１０８ａ，１０
８ｂの一部のフォトレジスト膜を除去する。
シリコン膜１０９を成長してから全面にフォトレジスト
膜１１０を塗布し、フォトマスク１１１を用いて露光，
現像処理を行ない第１アルミニウム配線１０８ａ，１０
８ｂの一部のフォトレジスト膜を除去する。
【０００５】次に、図７に示すように、エッチングによ
り酸化シリコン膜１０９の一部を除去してスルーホール
１１２ａ，１１２ｂを形成してからフォトレジスト膜１
１０を全て除去する。その後全面にアルミニウム膜を堆
積してからフォトリソグラフィー技術にて第２アルミニ
ウム配線１１３ａ，１１３ｂを形成する。
り酸化シリコン膜１０９の一部を除去してスルーホール
１１２ａ，１１２ｂを形成してからフォトレジスト膜１
１０を全て除去する。その後全面にアルミニウム膜を堆
積してからフォトリソグラフィー技術にて第２アルミニ
ウム配線１１３ａ，１１３ｂを形成する。
【０００６】以上の製造工程により第１アルミニウム配
線１０８ａ，１０８ｂはスルーホール１１２ａ，１１２
ｂを通して各々第２アルミニウム配線１１３ａ，１１３
ｂと接続される。
線１０８ａ，１０８ｂはスルーホール１１２ａ，１１２
ｂを通して各々第２アルミニウム配線１１３ａ，１１３
ｂと接続される。
【０００７】
【発明が解決しようとする課題】この従来の製造方法で
は例えばゲート電極１０４等の段部端近くにスルーホー
ル１１２ａを形成すると、この部分ではＢＰＳＧ膜１０
６が基板に対して傾斜を有すので、ＢＰＳＧ膜１０６上
に形成した第１アルミニウム配線１０８ａ及び酸化シリ
コン膜１０９もその断面形状が傾斜を有するものとな
る。この状態でスルーホール形成のためフォトマスク１
１１を用いてフォトレジスト膜１１０を露光すると、フ
ォトレジスト膜１１０と酸化シリコン膜１０９を通過し
た光が第１アルミニウム配線１０８ａで反射され、再び
酸化シリコン膜１０９を通過し、フォトマスク１１１で
予定した部分以外の領域のレジスト膜１１０を通って露
光し、この領域にレジストの欠けを発生させる。次工程
の酸化シリコンエッチによりスルーホール１１２ａは設
計値より大きく形成され、第２アルニニウム配線１１３
ａを形成するとスルーホール１１２ａがアルミニウムで
全て覆われず、第２アルミニウム配線１１３ａのエッチ
ングの際スルーホール１１２ａを通して第１アルミニウ
ム配線１０８ａがエッチングされ断線するという問題点
があった。
は例えばゲート電極１０４等の段部端近くにスルーホー
ル１１２ａを形成すると、この部分ではＢＰＳＧ膜１０
６が基板に対して傾斜を有すので、ＢＰＳＧ膜１０６上
に形成した第１アルミニウム配線１０８ａ及び酸化シリ
コン膜１０９もその断面形状が傾斜を有するものとな
る。この状態でスルーホール形成のためフォトマスク１
１１を用いてフォトレジスト膜１１０を露光すると、フ
ォトレジスト膜１１０と酸化シリコン膜１０９を通過し
た光が第１アルミニウム配線１０８ａで反射され、再び
酸化シリコン膜１０９を通過し、フォトマスク１１１で
予定した部分以外の領域のレジスト膜１１０を通って露
光し、この領域にレジストの欠けを発生させる。次工程
の酸化シリコンエッチによりスルーホール１１２ａは設
計値より大きく形成され、第２アルニニウム配線１１３
ａを形成するとスルーホール１１２ａがアルミニウムで
全て覆われず、第２アルミニウム配線１１３ａのエッチ
ングの際スルーホール１１２ａを通して第１アルミニウ
ム配線１０８ａがエッチングされ断線するという問題点
があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体チップに第１の金属配線を形成する工
程と、前記第１の金属配線を覆う絶縁膜を成長する工程
と、前記絶縁膜を覆ってフォトリソグラフィー用の光に
対して不透明かつ低反射率の導電膜を成長する工程と、
前記導電膜及び前記絶縁膜にスルーホールを形成して前
記第１の金属配線の一部を露出する工程と、前記スルー
ホールを覆う第２の金属配線を形成すると同時に前記導
電膜を前記第２の金属配線をマスクとして自己整合的に
除去する工程とを含むというものである。
造方法は、半導体チップに第１の金属配線を形成する工
程と、前記第１の金属配線を覆う絶縁膜を成長する工程
と、前記絶縁膜を覆ってフォトリソグラフィー用の光に
対して不透明かつ低反射率の導電膜を成長する工程と、
前記導電膜及び前記絶縁膜にスルーホールを形成して前
記第１の金属配線の一部を露出する工程と、前記スルー
ホールを覆う第２の金属配線を形成すると同時に前記導
電膜を前記第２の金属配線をマスクとして自己整合的に
除去する工程とを含むというものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１〜図３は本発明の第１の実施例の説明に使用す
るための半導体チップの工程順断面図である。
る。図１〜図３は本発明の第１の実施例の説明に使用す
るための半導体チップの工程順断面図である。
【００１０】まず、図１に示す様にＰ型Ｓｉ基板１上に
選択酸化法で素子分離酸化膜２を形成する。素子形成領
域に厚さ４０ｎｍのゲート酸化膜３を下に有する厚さ４
００ｎｍのゲート電極４を形成した後全面にエネルギー
７０ｋｅＶ，ドーズ量５×１０15ｃｍ-2のＡｓイオン注
入によりｎ+ 拡散層５ａ，５ｂを形成する。次に全面に
ＣＶＤ法でＢＰＳＧ膜６を４００ｎｍ成長してから９０
０℃の熱処理を１０分Ｎ2 雰囲気中にて行なうとＢＰＳ
Ｇ膜６はゲート電極４段部端で断面が傾斜を示す形状で
リフローする。つぎにｎ+ 拡散層５ａ，５ｂ上にコンタ
クト孔７ａ，７ｂを設けた後全面にスパッタ法でアルミ
ニウム膜を成長してからコンタクト孔７ａ，７ｂを覆う
様に第１アルミニウム配線８ａ，８ｂを形成する。
選択酸化法で素子分離酸化膜２を形成する。素子形成領
域に厚さ４０ｎｍのゲート酸化膜３を下に有する厚さ４
００ｎｍのゲート電極４を形成した後全面にエネルギー
７０ｋｅＶ，ドーズ量５×１０15ｃｍ-2のＡｓイオン注
入によりｎ+ 拡散層５ａ，５ｂを形成する。次に全面に
ＣＶＤ法でＢＰＳＧ膜６を４００ｎｍ成長してから９０
０℃の熱処理を１０分Ｎ2 雰囲気中にて行なうとＢＰＳ
Ｇ膜６はゲート電極４段部端で断面が傾斜を示す形状で
リフローする。つぎにｎ+ 拡散層５ａ，５ｂ上にコンタ
クト孔７ａ，７ｂを設けた後全面にスパッタ法でアルミ
ニウム膜を成長してからコンタクト孔７ａ，７ｂを覆う
様に第１アルミニウム配線８ａ，８ｂを形成する。
【００１１】続いて図２に示す様に全面にプラズマ法Ｃ
ＶＤで厚さ４００ｎｍの酸化シリコン膜９を成長し、更
にスパッタ法により厚さ１００ｎｍの窒化チタン（Ｔｉ
−Ｎ）膜１４を成長する。続いて全面にフォトレジスト
膜１０を塗布し、フォトマスク１１を用いて露光する。
フォトレジスト膜１０に入射した光はＴｉ−Ｎ膜でほと
んど反射されないため現像後のフォトレジスト膜１０上
にフォトマスク１１に設計値と同じパターンが形成され
る。つづいて図３に示す様にＴｉ−Ｎ膜１４および酸化
シリコン膜９のエッチングを行なってスルーホール１２
ａ，１２ｂを第１アルミニウム配線８ａ，８ｂ上に形成
してからフォトレジスト膜１０を全て除去する。つぎに
全面にアルミニウム膜を堆積してからフォトリソグラフ
ィー技術により第２アルミニウム配線１３ａ，１３ｂを
形成する。この際に第２アルミニウム配線１３ａ，１３
ｂをマスクとしてＴｉ−Ｎ膜１４の不要部分を除去し、
Ｔｉ−Ｎ膜１４を第２アルミニウム配線１３ａ，１３ｂ
に残す。
ＶＤで厚さ４００ｎｍの酸化シリコン膜９を成長し、更
にスパッタ法により厚さ１００ｎｍの窒化チタン（Ｔｉ
−Ｎ）膜１４を成長する。続いて全面にフォトレジスト
膜１０を塗布し、フォトマスク１１を用いて露光する。
フォトレジスト膜１０に入射した光はＴｉ−Ｎ膜でほと
んど反射されないため現像後のフォトレジスト膜１０上
にフォトマスク１１に設計値と同じパターンが形成され
る。つづいて図３に示す様にＴｉ−Ｎ膜１４および酸化
シリコン膜９のエッチングを行なってスルーホール１２
ａ，１２ｂを第１アルミニウム配線８ａ，８ｂ上に形成
してからフォトレジスト膜１０を全て除去する。つぎに
全面にアルミニウム膜を堆積してからフォトリソグラフ
ィー技術により第２アルミニウム配線１３ａ，１３ｂを
形成する。この際に第２アルミニウム配線１３ａ，１３
ｂをマスクとしてＴｉ−Ｎ膜１４の不要部分を除去し、
Ｔｉ−Ｎ膜１４を第２アルミニウム配線１３ａ，１３ｂ
に残す。
【００１２】スルーホール１２ａ，１２ｂがフォトマス
ク１１の設計通りに形成されているため、第２アルミニ
ウム配線１３ａ，１３ｂはスルーホール１２ａ，１２ｂ
を完全に覆う様に形成される。
ク１１の設計通りに形成されているため、第２アルミニ
ウム配線１３ａ，１３ｂはスルーホール１２ａ，１２ｂ
を完全に覆う様に形成される。
【００１３】図４は本発明の第２の実施例による半導体
チップの断面図である。
チップの断面図である。
【００１４】本実施例では第１の実施例に引きつづいて
第２Ａｌ配線上に第３Ａｌ配線を形成した例である。す
なわち第１の実施例の図３までの工程を行なった後全面
にプラズマＣＶＤ法で厚さ５００ｎｍの第２酸化シリコ
ン膜１５を成長した後スパッタ法で厚さ１００ｎｍの第
２Ｔｉ−Ｎ１８を成長する。つづいて第２アルミニウム
配線１３ａ上にフォトリソグラフィー技術により第２ス
ルーホール１６を形成し、スパッタ法でアルミニウム膜
を堆積してから第２スルーホール１６を覆う第３アルミ
ニウム配線１７ｂとその他の第３アルミニウム配線１７
ａ，１７ｃを形成する。本実施例では第２スルーホール
１６下の第２アルミニウム配線１３ａ下層にゲート電極
４，第１アルミニウム配線８ａの段が２つ重なっている
例であるが本発明の用いることにより第２スルーホール
１６が安定して形成できる。また、第３アルミニウム配
線１７ｂ上に更にアルミニウム配線を同様な製造方法で
形成できることはこの例から明らかである。
第２Ａｌ配線上に第３Ａｌ配線を形成した例である。す
なわち第１の実施例の図３までの工程を行なった後全面
にプラズマＣＶＤ法で厚さ５００ｎｍの第２酸化シリコ
ン膜１５を成長した後スパッタ法で厚さ１００ｎｍの第
２Ｔｉ−Ｎ１８を成長する。つづいて第２アルミニウム
配線１３ａ上にフォトリソグラフィー技術により第２ス
ルーホール１６を形成し、スパッタ法でアルミニウム膜
を堆積してから第２スルーホール１６を覆う第３アルミ
ニウム配線１７ｂとその他の第３アルミニウム配線１７
ａ，１７ｃを形成する。本実施例では第２スルーホール
１６下の第２アルミニウム配線１３ａ下層にゲート電極
４，第１アルミニウム配線８ａの段が２つ重なっている
例であるが本発明の用いることにより第２スルーホール
１６が安定して形成できる。また、第３アルミニウム配
線１７ｂ上に更にアルミニウム配線を同様な製造方法で
形成できることはこの例から明らかである。
【００１５】なお、以上の説明でアルミニウム配線は、
純粋なアルミニウム膜に限らず、シリコンや銅を含有し
たアルミニウム系合金膜で形成してもよい。
純粋なアルミニウム膜に限らず、シリコンや銅を含有し
たアルミニウム系合金膜で形成してもよい。
【００１６】
【発明の効果】以上説明したように本発明は半導体チッ
プに第１アルミニウム配線を形成し、全面に層間絶縁膜
及びＴｉ−Ｎ膜などの反射率の低い導電膜を成長してか
らフォトリソグラフィー技術により導電膜及び層間絶縁
膜をエッチングしてスルーホールを形成するのでスルー
ホールを設計値通りに開口できる効果がある。また、次
工程でこのスルーホール上に第２アルミニウム配線を形
成すると同時に導電膜も第２アルミニウム配線をマスク
としてエッチングしてもスルーホールを通して第１アル
ミニウム配線をエッチングすることがなく、確実に安定
した第１アルミニウム配線と第２アルミニウム配線の接
続を行なうことが可能な高信頼性スルーホールが実現で
きる効果を有する。また、第２アルミニウム配線下の導
電膜の存在により耐ストレスマイグレーションや耐エレ
クトロマイグレーションの特性が向上する効果もある。
プに第１アルミニウム配線を形成し、全面に層間絶縁膜
及びＴｉ−Ｎ膜などの反射率の低い導電膜を成長してか
らフォトリソグラフィー技術により導電膜及び層間絶縁
膜をエッチングしてスルーホールを形成するのでスルー
ホールを設計値通りに開口できる効果がある。また、次
工程でこのスルーホール上に第２アルミニウム配線を形
成すると同時に導電膜も第２アルミニウム配線をマスク
としてエッチングしてもスルーホールを通して第１アル
ミニウム配線をエッチングすることがなく、確実に安定
した第１アルミニウム配線と第２アルミニウム配線の接
続を行なうことが可能な高信頼性スルーホールが実現で
きる効果を有する。また、第２アルミニウム配線下の導
電膜の存在により耐ストレスマイグレーションや耐エレ
クトロマイグレーションの特性が向上する効果もある。
【００１７】なお、層間絶縁膜上のＴｉ−Ｎ膜に代わ
り、フォトリソグラフィー技術時に使用する光に対し反
射率の低い膜例えばＴｉ−Ｗ，Ｗ−Ｓｉ，Ｍｏ−Ｓｉ，
Ｔｉ−Ｓｉなどを使用しても同様の効果を奏することが
できる
り、フォトリソグラフィー技術時に使用する光に対し反
射率の低い膜例えばＴｉ−Ｗ，Ｗ−Ｓｉ，Ｍｏ−Ｓｉ，
Ｔｉ−Ｓｉなどを使用しても同様の効果を奏することが
できる
【図１】本発明の第１の実施例の説明に使用する半導体
チップの断面図である。
チップの断面図である。
【図２】本発明の第１の実施例の説明に使用する半導体
チップの断面図である。
チップの断面図である。
【図３】本発明の第１の実施例の説明に使用する半導体
チップの断面図である。
チップの断面図である。
【図４】本発明の第２の実施例の説明に使用する半導体
チップの断面図である。
チップの断面図である。
【図５】従来の技術の説明に使用する半導体チップの断
面図である。
面図である。
【図６】従来の技術の説明に使用する半導体チップの断
面図である。
面図である。
【図７】従来の技術の説明に使用する半導体チップの断
面図である。
面図である。
１，１０１ Ｐ型Ｓｉ基板 ２，１０２ 素子分離酸化膜 ３，１０３ ゲート酸化膜 ４，１０４ ゲート電極 ５ａ，５ｂ，１０５ａ，１０５ｂ ｎ+ 拡散層 ６，１０６ ＢＰＳＧ膜 ７ａ，７ｂ，１０７ａ，１０７ｂ コンタクト孔 ８ａ，８ｂ，１０８ａ，１０８ｂ 第１アルミニウム
配線 ９，１０９ 酸化シリコン膜 １０，１１０ フォトレジスト膜 １１，１１１ フォトマスク １２ａ，１２ｂ，１１２ａ，１１２ｂ スルーホール １３ａ，１３ｂ，１１３ａ，１１３ｂ 第２アルミニ
ウム配線 １４ Ｔｉ−Ｎ膜 １５ 第２酸化シリコン膜 １６ 第２スルーホール １７ａ，１７ｂ，１７ｃ 第３アルニニウム配線 １８ 第２Ｔｉ−Ｎ膜
配線 ９，１０９ 酸化シリコン膜 １０，１１０ フォトレジスト膜 １１，１１１ フォトマスク １２ａ，１２ｂ，１１２ａ，１１２ｂ スルーホール １３ａ，１３ｂ，１１３ａ，１１３ｂ 第２アルミニ
ウム配線 １４ Ｔｉ−Ｎ膜 １５ 第２酸化シリコン膜 １６ 第２スルーホール １７ａ，１７ｂ，１７ｃ 第３アルニニウム配線 １８ 第２Ｔｉ−Ｎ膜
Claims (3)
- 【請求項１】 半導体チップに第１金属配線を形成する
工程と、前記第１金属配線を覆う絶縁膜を成長する工程
と、前記絶縁膜を覆ってフォトリソグラフィー用の光に
対して低反射率の導電膜を成長する工程と、前記導電膜
及び前記絶縁膜にスルーホールを形成して前記第１金属
配線の一部を露出する工程と、前記スルーホールを覆う
第２金属配線を形成すると同時に前記導電膜を前記第２
金属配線をマスクとして自己整合的に除去する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１金属配線及び前記第２金属配線
はアルミニウムを主成分とする金属配線である請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記導電膜はＴｉ−Ｎ，Ｔｉ−Ｗ，Ｗ−
Ｓｉ，Ｍｏ−ＳｉまたはＴｉ−Ｓｉのいずれか一つから
なる単層膜または材質の異なる単層膜を少なくとも２つ
積層した多層膜である請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7495992A JPH05283533A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7495992A JPH05283533A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283533A true JPH05283533A (ja) | 1993-10-29 |
Family
ID=13562367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7495992A Withdrawn JPH05283533A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855857A (ja) * | 1994-08-15 | 1996-02-27 | Yamaha Corp | 絶縁膜加工法 |
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
-
1992
- 1992-03-31 JP JP7495992A patent/JPH05283533A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
| US6187689B1 (en) | 1994-07-04 | 2001-02-13 | Yamaha Corporation | Manufacture of semiconductor device with fine patterns |
| JPH0855857A (ja) * | 1994-08-15 | 1996-02-27 | Yamaha Corp | 絶縁膜加工法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |