JPH0529476A - 半導体装置の配線接続構造 - Google Patents

半導体装置の配線接続構造

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JPH0529476A
JPH0529476A JP3291296A JP29129691A JPH0529476A JP H0529476 A JPH0529476 A JP H0529476A JP 3291296 A JP3291296 A JP 3291296A JP 29129691 A JP29129691 A JP 29129691A JP H0529476 A JPH0529476 A JP H0529476A
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明彦 大崎
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Abstract

(57)【要約】 【構成】 アルミニウム配線膜４９は、アルミニウム合
金膜３３、タングステン膜５８、窒化チタン膜３５の３
層構造からなる。シリコン酸化膜５１に形成されたスル
ーホール５５を通してアルミニウム配線膜６１とアルミ
ニウム配線膜４９とが電気的に接続されている。 【効果】 窒化チタン膜３５は光の反射率が小さいの
で、光の乱反射が起きる段差部３０上でフォトリソグラ
フィを行なってもレジストの露光面積を所定面積にする
ことができる。このため段差部３０上にスルーホール５
５を形成しても所望の寸法のスルーホール５５を形成す
ることが可能となる。また、スルーホール５５形成の際
に窒化チタン膜３５がエッチング除去されても、タング
ステン膜５８のエッチングスピードはシリコン酸化膜５
１のエッチングスピードより遅いので、アルミニウム合
金膜３３が露出することはない。したがって、アルミニ
ウム合金膜３３が露出することによる変質層の形成や残
渣物の形成という問題が生じることがない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の配線接
続構造に関し、特に、多層配線層の各層が接続孔を通じ
て接続された半導体装置の配線接続構造に関するもので
ある。
【０００２】
【従来の技術】半導体装置の配線として比抵抗の小さい
アルミニウム膜やアルミニウム合金膜が広く用いられて
いた。さらに近年では、ストレスマイグレーションやエ
レクトロマイグレーションの耐性を向上させるために、
アルミニウム膜やアルミニウム合金膜の上にタングステ
ン（Ｗ）、窒化チタン（ＴｉＮ）、モリブデンシリサイ
ド（ＭｏＳｉ）等の高融点金属を形成した積層構造の配
線が用いられている。ここで、ストレスマイグレーショ
ンとは配線の上に形成された層間絶縁膜等の膜応力によ
り、配線が断線する現象をいう。エレクトロマイグレー
ションとは、大電流密度下で金属原子が移動し、局所的
なボイドが発生し配線の抵抗が増大したり、断線したり
する現象をいう。
【０００３】これらの高融点金属のうち、光の反射率が
低いという理由で窒化チタンが広く利用されている。光
の反射率が低い方がよい理由を図２２〜図２５を用いて
説明する。
【０００４】図２２に示すように、シリコン基板１の上
にフィールド酸化膜３とシリコン酸化膜５とが形成され
ている。シリコン酸化膜５の上にアルミニウム配線膜７
が形成されている。アルミニウム配線膜７の上に光の反
射率が比較的大きい性質を有する高融点金属膜９が形成
されている。高融点金属膜９の上にシリコン酸化膜１１
が形成されている。シリコン酸化膜１１の上にレジスト
１３が形成されている。
【０００５】シリコン酸化膜１１上には後にアルミニウ
ム配線膜を形成するが、このアルミニウム配線膜とアル
ミニウム配線膜７とを電気的に接続するために、シリコ
ン酸化膜１１にスルーホールを形成する必要がある。こ
のスルーホールを形成するためにマスク１５を用いてレ
ジスト１３を露光している。１７は光の透過を遮断する
光透過遮断部であり、１９は光を透過する光透過部であ
る。図２２では、アルミニウム配線膜７の段差部６上に
スルーホールを形成しようとしているので、アルミニウ
ム配線膜７の段差部６上にあるレジスト１３を露光して
いる。レジスト１３、シリコン酸化膜１１は光を透過す
る性質を有するので、光の一部は高融点金属膜９まで到
達する。高融点金属膜９のうち光が到達しているところ
は段差になっているので、光が乱反射し、光透過遮断部
１７下にあるレジスト１３も露光している。
【０００６】図２３は露光終了後の状態を示しており、
２１がレジスト１３の露光された部分である。高融点金
属膜９は光の反射率が大きい性質を有しているので、光
透過部１９下にあるレジスト１３のみならず、光透過遮
断部１７下にあるレジスト１３も露光している。
【０００７】図２４に示すように、レジスト１３のうち
露光された部分を除去し、残されたレジスト１３をマス
クとしてシリコン酸化膜１１にエッチングを施してスル
ーホール２３を形成する。
【０００８】図２５に示すように、レジスト１３を除去
し、シリコン酸化膜１１上にアルミニウム配線膜２５を
形成し、アルミニウム配線膜２５に所定のパターニング
を施す。以上により、アルミニウム配線膜２５とアルミ
ニウム配線膜７との電気的接続が完了する。光の乱反射
によりレジストの露光部が広がったので、スルーホール
２３の寸法は設計上の寸法であるＷ１ではなくＷ２にな
っている。アルミニウム配線膜２５の寸法Ｗ３はマスク
ずれを考慮して、Ｗ１でより大きくしているが、スルー
ホールの寸法がＷ２になったので、アルミニウム配線膜
２５にパターニングした際に、アルミニウム配線膜７も
エッチングされている。
【０００９】したがって、高融点金属膜９として、光の
反射率が小さい窒化チタン膜が広く用いられているので
ある。すなわち、窒化チタンは光の反射率が小さいので
図２３に示すように、光透過遮断部１７の下にあるレジ
スト１３まで露光されるということがないのである。
【００１０】高融点金属膜９の光の反射率が大きいとス
ルーホール２３の寸法が設計値より大きくなることを説
明したが、高融点金属膜９を形成したアルミニウム配線
膜７のうち段差になっている部分をパターニングする際
にも同じことがいえ、段差部にあるアルミニウム配線膜
７の寸法は設計値よりも小さくなってしまう。
【００１１】高融点金属膜として窒化チタン膜を用いた
場合における下層アルミニウム配線膜と上層アルミニウ
ム配線膜との電気的接続方法を図１７〜図２１を用いて
説明する。
【００１２】図１７に示すように、シリコン基板２７の
主表面近傍には、間を隔てて不純物領域４３、４５が形
成されている。不純物領域４３と不純物領域４５との間
にあるシリコン基板２７の主表面上には、ゲート電極４
７が形成されている。ゲート電極４７は、ポリシリコン
膜３９とタングステンシリサイド膜３７とからなる積層
構造をしている。４１はサイドウォール絶縁膜である。
ゲート電極４７、不純物領域４３、４５およびシリコン
基板２７によってＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタが構
成されている。
【００１３】シリコン基板２７の主表面には、このＭＯ
Ｓ電界効果トランジスタを囲むようにフィールド酸化膜
２９が形成されている。フィールド酸化膜２９およびゲ
ート電極４７上には、シリコン酸化膜３１が形成されて
いる。シリコン酸化膜３１の上には、アルミニウム合金
膜３３と窒化チタン膜３５とからなるアルミニウム配線
膜４９が形成されている。
【００１４】図１８に示すように、シリコン基板２７の
主表面全面上に、順にシリコン酸化膜５１、レジスト５
３を形成する。ところでシリコン酸化膜５１を形成する
際に、アルミニウム合金膜３３としてシリコンを含んだ
ものを用いた場合はサイドヒロックという現象が生じ
る。サイドヒロックという現象は図１８に示すように、
アルミニウム合金膜３３の側面に発生したヒロック６３
のことをいう。サイドヒロック６３はたとえばシリコン
酸化膜５１を形成する際の熱によって発生する。サイド
ヒロック６３が発生することにより電気的に分離される
べき配線同士が電気的に接続することが起こり、これに
より歩留りの低下や信頼性の低下を引き起こす。レジス
ト５３を露光し、所望のレジスト５３を除去する。そし
て、レジスト５３をマスクとしてシリコン酸化膜５１を
ＣＨＦ3 ガスまたはＣＦ4 系のガスを用いて反応性イオ
ンエッチングを施し、図１９に示すようにスルーホール
５５を形成する。
【００１５】窒化チタン膜のエッチングスピードとシリ
コン酸化膜のエッチングスピードとの差は小さいので、
このエッチングによって窒化チタン膜３５が除去されア
ルミニウム合金膜３３の表面が露出する。アルミニウム
合金膜３３が露出した際に、アルミニウム合金膜３３の
表面層がエッチングされ、削られたＡｌがエッチングガ
スと反応しスルーホール５５の側壁に残渣物５９を形成
する。残渣物５９は、ＡｌとＦとＣとからなる化合物で
ある。
【００１６】図２０に示すようにレジスト５３をアッシ
ングよって除去する。残渣物５９は揮発性が低いためア
ッシングによっては除去することができない。このため
残渣物５９は水洗、有機系剥離液等でｗｅｔ処理し、除
去する必要がある。このときアルミニウム合金膜３３が
露出していると、アルミニウム合金は反応性に富むため
変質層５７を生じる。残渣物５９は完全に除去されず残
る場合があり、この場合は残渣物５９と変質層５７とが
同時に存在することになる。
【００１７】図２１に示すように、シリコン酸化膜５１
の上にアルミニウム配線膜６１を形成し、所定のパター
ニングを施す。
【００１８】
【発明が解決しようとする課題】スルーホール５５の側
壁に残渣物５９が残っていると、アルミニウムがスルー
ホール５５内に入り込みにくくなりアルミニウム配線膜
４９とアルミニウム配線膜６１との電気的接続が不良と
なる可能性がある。これにより半導体装置の歩留まりや
信頼性が低下する。
【００１９】また、変質層５７は絶縁物なので、変質層
５７の形成される量が多いと、アルミニウム配線膜６１
とアルミニウム配線膜４９との電気的接続が不良とな
り、半導体装置の歩留まりや信頼性が低下する。
【００２０】エッチングによってアルミニウム合金膜３
３が露出するのを防ぐために窒化チタン膜３５の膜厚を
大きくすることが考えられるが、光の反射率はある厚み
のときに最も低くなるので、窒化チタン膜３５の厚みを
大きくするとアルミニウム合金膜３３の露出を防ぐこと
はできるが、最も低い光の反射率を得ることができな
い。また平坦化の点からも窒化チタン膜３５の厚みを大
きくすることができない。
【００２１】窒化チタン膜の上にタングステン膜を形成
すれば、窒化チタン膜の膜厚を薄くしても窒化チタン膜
のエッチング除去を防ぐことができる。シリコン酸化膜
のエッチング条件下で、シリコン酸化膜のエッチング速
度の方がタングステン膜のエッチング速度より大きいか
らである。この技術は、特開昭６２−１３２３５９号公
報に開示されているしかし、タングステンの光の反射率
が高いので、さきほど説明したようにレジストの露光部
が広がる。
【００２２】この発明は係る従来の問題点を解決するた
めに成されたもので、この発明の目的は、所望の寸法の
スルーホールが形成できかつスルーホールでのコンタク
トを確実にとれる半導体装置の配線接続構造を提供する
ことである。
【００２３】
【課題を解決するための手段】この発明に従った半導体
装置の配線接続構造は、第１配線層と、第１配線層上に
形成され、第１配線層の表面に達する貫通孔を有する絶
縁層と、絶縁層上に形成され、貫通孔を通じて第１配線
層に電気的に接続された第２配線層とを備えている。第
１配線層は、金属を含有する第１導電層と、第１導電層
上に形成された第２導電層と、第２導電層上に形成され
た第３導電層とを含んでいる。そして、絶縁層のエッチ
ング条件下で、第２導電層のエッチングスピードは第３
導電層のエッチングスピードより遅い。さらに、第３導
電層の光の反射率は第２導電層の光の反射率より低い。
【００２４】
【作用】絶縁層のエッチング条件下で、第２導電層のエ
ッチングスピードは第３導電層のエッチングスピードよ
り遅い。このため絶縁層の一部をエッチング除去し貫通
孔を形成する際に、第３導電層がエッチング除去されて
も第２導電層があるので、第１導電層の露出を防ぐこと
ができる。
【００２５】また、以上のように第３導電層はエッチン
グ除去されてもよいようにしているので、第３導電層と
して光の反射率の低い材料を選択することが可能となる
し、第３導電層を光の反射率が最も低くなる厚みにする
ことが可能となる。
【００２６】
【実施例】図１は、この発明に従った半導体装置の配線
接続構造の第１実施例を示す断面図である。シリコン基
板２７の主表面近傍には、不純物領域４３、４５が間を
隔てて形成されている。基板の材料としてはＧｅ、Ｇａ
Ａｓ、ＩｎＰ、ＳｉＣ等であってもよい。不純物領域４
３と不純物領域４５との間にあるシリコン基板２７の主
表面上には、ゲート電極４７が形成されている。ゲート
電極４７は、厚さ０．２μｍのポリシリコン膜３９と厚
さ０．２μｍのタングステンシリサイド膜３７とからな
る積層構造をしている。不純物領域４３、４５、ゲート
電極４７およびシリコン基板２７でＭＯＳ電界効果トラ
ンジスタが構成されている。４１はサイドウォール絶縁
膜である。
【００２７】ＭＯＳ電界効果トランジスタを囲むよう
に、シリコン基板２７の主表面には厚さ０．５μｍのフ
ィールド酸化膜２９が形成されている。フィールド酸化
膜２９およびＭＯＳ電界効果トランジスタの上には、厚
さ１．０μｍのシリコン酸化膜３１が形成されている。
シリコン酸化膜３１の上には、厚さ０．１μｍのバリア
メタル５６が形成されている。
【００２８】バリアメタル５６の上には、アルミニウム
配線膜４９が形成されている。アルミニウム配線膜４９
は、アルミニウム合金膜３３、タングステン膜５８、窒
化チタン膜３５の積層構造をしている。アルミニウム合
金膜３３は、厚さ０．４μｍをしており、銅を含んでい
る。アルミニウム合金膜の代わりに、アルミニウム膜や
銅膜であってもよい。タングステン膜５８、窒化チタン
膜３５の厚みはそれぞれ、０．１μｍ、０．０３μｍで
ある。
【００２９】アルミニウム配線膜４９の上には、厚さ
１．０μｍのシリコン酸化膜５１が形成されている。シ
リコン酸化膜５１の上には、厚さ１．０μｍで、銅を含
むアルミニウム配線膜６１が形成されている。アルミニ
ウム配線膜４９とアルミニウム配線膜６１とはスルーホ
ール５５によって電気的に接続されている。スルーホー
ル５５は段差部３０上に位置している。スルーホール５
５内には窒化チタン膜３５がないが、これはスルーホー
ル５５を形成する際にエッチング除去されたためであ
る。
【００３０】この発明に従った半導体装置の配線接続構
造の第１実施例の製造工程を図２〜図７を用いて説明す
る。
【００３１】図２に示すように、バリアメタル５６の上
に、スパッタリングによってアルミニウム合金膜３３を
形成した。
【００３２】図３に示すように、アルミニウム合金膜３
３の上に、スパッタリングによって順にタングステン膜
５８、窒化チタン膜３５を形成した。
【００３３】図４に示すように、アルミニウム配線膜４
９とバリアメタル５６とからなる層を反応性イオンエッ
チングを用いてシリコン酸化膜３１上で分離した。
【００３４】図５に示すように、プラズマＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法
を用いてシリコン酸化膜５１を形成した。第１実施例に
おけるアルミニウム合金膜３３にはシリコンが含有され
ていないのでサイドヒロックは生じなかった。なお、常
圧ＣＶＤ法を用いてシリコン酸化膜を形成してもよい。
また、塗布絶縁膜（たとえばスピンオングラス）をシリ
コン酸化膜の代わりに形成してもよい。
【００３５】図５を参照して、シリコン酸化膜５１の上
にレジスト５３を形成し、スルーホール形成予定領域上
にあるレジスト５３に露光を施した。この第１実施例で
はアルミニウム配線膜４９の最上層に窒化チタン膜３５
を用いているので、露光の際に光の反射を抑えることが
でき、露光されるレジスト５３の寸法の誤差を許容範囲
内に抑えることができた。
【００３６】図１０は、各物質についての膜厚と光の反
射率との関係を示すグラフである。ここで光の反射率と
は、光をアルミニウムに照射して反射光の強度が入射光
の強度になるようにディテクタで調整し、アルミニウム
の光の反射率を１００％とし、その条件で試料に光を照
射して反射光の強度を測定し、アルミニウムの反射率の
何％になるかを示す値である。
【００３７】図１０を見れば分かるように、窒化チタン
の反射率は３０％前後の値を示している。これに対しタ
ングステンシリサイド、タングステン、窒化タングステ
ンは５０％前後の値を示している。アルミニウム配線膜
４９の最上層の膜の光の反射率が３５％以下だと、スル
ーホールや配線パターンの寸法誤差が許容値内に収まる
ことが分かったので、アルミニウム配線膜４９の最上層
の膜としては窒化チタン膜が好ましい。シリコンは１０
０Å近傍では光の反射率が３０％の値を示すが、この発
明に適用することができない。なぜならシリコンを窒化
チタンの代わりに用いると熱処理がされる工程において
シリコンが下地のタングステンと結合し、タングステン
シリサイドが形成される。タングステンシリサイドは図
１０に示すように光の反射率が高いからである。
【００３８】窒化チタンの反射率は膜厚が３００〜５０
０Åのときに３０％以下の値となるので、窒化チタンの
膜厚としては３００〜５００Åが好ましい。なお、この
第１実施例ではアルミニウム配線膜４９の最上層の膜に
窒化チタン膜３５を用いているが、この発明はこれに限
定されるわけではなく、中間層の反射率より低ければい
かなる材料でもよい。
【００３９】図６に示すように、レジスト５３をマスク
として、シリコン酸化膜５１をＣＨＦ3 ／Ｏ2 またはＣ
Ｆ4 ／Ｏ2系のガスで反応性イオンエッチングをし、ス
ルーホール５５を形成した。
【００４０】
【表１】
【００４１】表１はプラズマ酸化膜のエッチングスピー
ドを１とした場合における各材料のエッチングスピード
を示している。表１に示すように、窒化チタンのエッチ
ングスピードは１／２なので、スルーホール形成の際に
エッチング除去される。これに対しタングステンは１／
１５なので除去されずアルミニウム合金膜３３の露出を
防ぐことができる。アルミニウム合金膜３３の露出を防
ぐことができるので、変質層や残渣物の発生を防ぐこと
ができる。窒化チタンのエッチングスピードよりも遅け
ればこの発明の目的を達成することが可能なので、タン
グステン、タングステンシリサイド、モリブデンシリサ
イドはこの発明に適用することができる。なお、エッチ
ングスピードが窒化チタンよりも遅くかつエッチングに
よって変質層や残渣物が形成されない材料ならば、この
発明に適用することができる。
【００４２】また、エッチングする絶縁膜の種類やエッ
チングガスの種類によってエッチングスピードは変って
くるので、絶縁膜の種類やエッチングガスの種類に応じ
てアルミニウム合金膜上に形成する膜の材料を変える必
要がある。
【００４３】エッチングスピードが１／１０以下である
ことがさらに好ましいことを図８、図９を用いて説明す
る。図８、図９はある半導体装置の断面を示す模式図で
あり、図８はエッチングの途中を示し、図９はエッチン
グ終了状態を示している。６５はフィールド酸化膜であ
り、フィールド酸化膜６５の上に配線層６７が形成され
ている。シリコン基板の全面上に第１層間絶縁膜６９が
形成されている。第１層間絶縁膜６９の上にアルミニウ
ム配線膜４９ａ、４９ｂ、４９ｃが間を隔てて形成され
ている。７１は第２層間絶縁膜である。アルミニウム配
線膜４９ａの上にはスルーホール５５ａが形成され、ア
ルミニウム配線膜４９ｂの上にはスルーホール５５ｂが
形成されている。
【００４４】配線層６７やフィールド酸化膜６５の影響
で、スルーホール５５ｂの深さＤとスルーホール５５ａ
の深さＣとの差が１μｍ以上になる場合が多い。一方、
タングステン膜５８は１０００Å以上にすることは好ま
しくない。なぜなら、配線と配線との間の空間のアスペ
クト比（Ａ／Ｂ）が大きくなると、第２層間絶縁膜７１
形成時に第２層間絶縁膜７１にボイドが形成しやすくな
ることが経験的にわかっているからである。導電性の観
点からアルミニウム合金膜３３の厚みを薄くすることが
できないので、タングステン膜５８の厚みは１０００Å
以下が好ましい。
【００４５】したがって、Ｄ−Ｃの値はタングステン膜
５８の厚みの値の１０倍となるので、エッチングスピー
ドが１／１０以下の材料が好ましい。
【００４６】ところでレジストの露光量は入射する光の
強度と反射する光の強度とを考慮して決定される。反射
する光の強度は、アルミニウム合金膜３３で反射する光
の強度とタングステン膜５８で反射する光の強度と窒化
チタン膜３５で反射する光の強度との和と考えられる。
反射する光の強度を一定値に保つには光の反射率を安定
させる必要がある。図１０に示すようにタングステンは
膜厚が５００Åを越えると光の反射率が安定する。よっ
て、タングステン膜の膜厚は５００Å以上が好ましい。
【００４７】また、次の点からもいえる。先程説明した
ようにＤ−Ｃが１μｍ以上だから、スルーホール５５ａ
形成後、第２層間絶縁膜７１を１μｍ以上エッチングし
てスルーホール５５ｂを形成している。スルーホール５
５ｂ形成時、アルミニウム配線膜４９ａのアルミニウム
合金膜３３の露出を防ぐには、タングステン膜５８の厚
みを１μｍ／１５つまり約６６０Å以上にする必要があ
る。なお窒化チタン膜３５は無視している。したがって
窒化チタン膜３５も考慮にいれるとタングステン膜５８
の厚みは５００Å以上にする必要がある。タングステン
膜の代わりにタングステンシリサイド膜を用いた場合も
同じことがいえる。
【００４８】図７を参照して、シリコン酸化膜５１上に
あるレジスト５３を除去し、スパッタリング法によって
シリコン酸化膜５１上にアルミニウム配線膜６１を形成
した。アルミニウム配線膜６１はスルーホール５３を通
じてタングステン膜５８と接触する。最後にアルミニウ
ム配線膜６１に所定のパターニングを施した。以上によ
り、この発明に従った半導体装置の配線接続構造の第１
実施例の製造工程が終了した。なお、この実施例におい
てはスルーホール５５を段差部３０上に形成している
が、スルーホール５５の下が平坦であってもよい。
【００４９】図１１はこの発明に従った半導体装置の配
線接続構造の第２実施例を示す断面図である。アルミニ
ウム配線膜４９とその上に位置しているアルミニウム配
線膜７３とがスルーホールを通じて電気的に接続されて
いる。アルミニウム配線膜７３は、アルミニウム合金膜
７５と窒化チタン膜７７とを積層した構造をしている。
アルミニウム配線膜７３は最上層にあるので、アルミニ
ウム配線膜７３上でエッチングが行なわれることはな
い。したがって、アルミニウム配線膜７３にタングステ
ン膜を積層する必要がない。窒化チタン膜７７が必要な
のはアルミニウム配線膜７３をパターニングする際に露
光が行なわれるからである。
【００５０】なお、アルミニウム配線膜７３のパターニ
ングが終了した後、窒化チタン膜７７を除去することが
好ましい。なぜなら、ワイヤボンディングはアルミニウ
ムの方が窒化チタンよりも信頼性が高いからである。
【００５１】図１２は、この発明に従った半導体装置の
配線接続構造の第３実施例を示す断面図である。アルミ
ニウム配線膜７９は、チタン膜８５、窒化チタン膜８
７、アルミニウム合金膜８３および窒化チタン膜８１を
積層した構造をしている。タングステン膜５８とチタン
膜８５、チタン膜８５と窒化チタン膜８７、窒化チタン
膜８７とアルミニウム合金膜８３は馴染みがよいので、
このような構造にすると、アルミニウム配線膜４９とア
ルミニウム配線膜７９との密着性を向上させることがで
きる。
【００５２】図１３は、この発明に従った半導体装置の
配線接続構造の第４実施例を示す断面図である。アルミ
ニウム配線膜７３とアルミニウム配線膜４９とは、スル
ーホール５５に形成されたタングステン８９によって電
気的に接続されている。半導体装置の微細化が進むとそ
れにともなってスルーホール５５の寸法も小さくなる
が、スルーホール５５の寸法が所定値以下になるとスパ
ッタリングによってはスルーホール５５内にアルミニウ
ムを形成できなくなる。このような場合金属のＣＶＤ法
を用いるが、これを用いてスルーホール５５にタングス
テン８９を形成すれば、タングステン８９とタングステ
ン膜５８とは同じ種類なので密着性が不良となることは
ない。また異種金属化合物が生じないのでコンタクト部
の抵抗を下げることが可能となる。
【００５３】図１４は、この発明に従った半導体装置の
配線接続構造の第５実施例を示す断面図である。図１１
に示す第２実施例との違いはアルミニウム合金膜３３と
タングステン膜５８との間にＡｌ2 Ｏ3 膜９１が形成さ
れている点である。Ａｌ2 Ｏ 3 膜９１はアルミニウム合
金膜３３を大気中にさらすことにより形成される。
【００５４】アルミニウム合金とタングステンとは反応
しやすく、この反応により高抵抗層が形成される。第５
実施例ではアルミニウム合金膜３３とタングステン膜５
８との間にＡｌ2 Ｏ3 膜９１が形成されているので、こ
のような不都合は生じない。
【００５５】アルミニウム合金とタングステンとの間に
Ａｌ2 Ｏ3 があると、アルミニウム合金とタングステン
との反応が抑制されることを実験結果を用いて説明す
る。アルミニウム合金形成後、続いてタングステン膜を
形成したものをサンプル１とする。サンプル１にはアル
ミニウム合金とタングステンとの界面にＡｌ2 Ｏ3 が存
在していない。サンプル１を４個準備した。アルミニウ
ム合金形成後、大気中にさらした後、タングステン膜を
形成したものをサンプル２とする。サンプル２にはアル
ミニウム合金とタングステンとの界面にＡｌ2 Ｏ3 が存
在している。サンプル２を３個準備した。
【００５６】そして、サンプル１の１つを熱処理せずに
抵抗値を測定した。サンプル１の他の１つを４００℃で
１０時間熱処理した後に抵抗値を測定した。サンプル１
のさらに他の１つを４２５℃で１０時間熱処理した後に
抵抗値を測定した。サンプル１のさらに他の１つを４５
０℃で１０時間熱処理した後に抵抗値を測定した。サン
プル２についても同じようにした。ただし、４２５℃で
１０時間熱処理した後の抵抗値は測定していない。な
お、熱処理はすべてＮ2 雰囲気で行なった。結果を図１
５に示す。
【００５７】サンプル１では抵抗値が上昇しているが、
サンプル２では抵抗値は変化していない。したがってサ
ンプル２では高抵抗層が形成されていないことがわか
る。
【００５８】新たにサンプル１を３個準備した。そして
サンプル１の１つを４５０℃で３０分熱処理した。他の
１つを４５０℃で３時間熱処理した。さらに他の１つを
４５０℃で１０時間熱処理した。また新たにサンプル２
を１個準備した。そしてサンプル２を４５０℃で１０時
間熱処理した。
【００５９】サンプル１、２をスパッタエッチングし、
１秒間にＡｌ、Ｗが何個カウントされたかを測定した。
上層がＷで下層がＡｌなので、スパッタエッチングの時
間が進むにつれ、エッチングの対象はＷからＡｌにな
る。結果を図１６に示す。
【００６０】エッチング時間が１０分〜２０分のところ
を見ると、サンプル２に比べサンプル１の方がＷのカウ
ント数が多いことがわかる。これによりサンプル１では
ＷがＡｌ中に拡散していることがわかる。つまりＷとＡ
ｌとが反応していることがわかる。
【００６１】
【発明の効果】この発明に従った半導体装置の配線接続
構造は、貫通孔を形成する際に第３導電層がエッチング
除去されても、第２導電層があるので金属を含有する第
１導電層の露出を防ぐことができる。したがって、第１
導電層が露出することによる変質層の形成や残渣物の形
成という問題がなくなる。
【００６２】また、以上のように第３導電層がエッチン
グ除去されてもよいようにしているので、第３導電層と
して光の反射率の低いものを選択することが可能となる
し、第３導電層を光の反射率が最も低くなる厚みにする
ことが可能となる。したがって、光の反射率が大きいこ
とが原因でマスクの露光面積が広がり貫通孔の寸法が設
計値より大きくなるという問題を回避することが可能と
なる。
【００６３】さらに、光の反射を抑える層と第１導電層
の露出を防ぐ層とを別々にしているので、材料選択が容
易となる。
【図面の簡単な説明】
【図１】この発明に従った半導体装置の配線接続構造の
第１実施例を示す断面図である。
【図２】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第１工程を示す断面図で
ある。
【図３】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第２工程を示す断面図で
ある。
【図４】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第３工程を示す断面図で
ある。
【図５】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第４工程を示す断面図で
ある。
【図６】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第５工程を示す断面図で
ある。
【図７】この発明に従った半導体装置の配線接続構造の
第１実施例の製造工程のうち、第６工程を示す断面図で
ある。
【図８】窒化チタン膜３５の下に形成する膜として、プ
ラズマ酸化膜のエッチング条件下でプラズマ酸化膜のエ
ッチングスピードの１／１０以下である材料が好ましい
ことを説明するための第１模式図である。
【図９】窒化チタン膜３５の下に形成する膜として、プ
ラズマ酸化膜のエッチング条件下でプラズマ酸化膜のエ
ッチングスピードの１／１０以下である材料が好ましい
ことを説明するための第２模式図である。
【図１０】各材料についての膜厚と反射率との関係を示
すグラフを表わす図である。
【図１１】この発明に従った半導体装置の配線接続構造
の第２実施例を示す断面図である。
【図１２】この発明に従った半導体装置の配線接続構造
の第３実施例を示す断面図である。
【図１３】この発明に従った半導体装置の配線接続構造
の第４実施例を示す断面図である。
【図１４】この発明に従った半導体装置の配線接続構造
の第５実施例を示す断面図である。
【図１５】Ａｌの上にＷを形成したサンプルにおける抵
抗値と熱処理時間との関係を示すグラフを表わす図であ
る。
【図１６】Ａｌの上にＷを形成したサンプルにおけるス
パッタエッチングの時間とＡｌ、Ｗのカウント数との関
係を示すグラフを表わす図である。
【図１７】従来の半導体装置の配線接続構造の製造工程
のうち、第１工程を示す断面図である。
【図１８】従来の半導体装置の配線接続構造の製造工程
のうち、第２工程を示す断面図である。
【図１９】従来の半導体装置の配線接続構造の製造工程
のうち、第３工程を示す断面図である。
【図２０】従来の半導体装置の配線接続構造の製造工程
のうち、第４工程を示す断面図である。
【図２１】従来の半導体装置の配線接続構造の製造工程
のうち、第５工程を示す断面図である。
【図２２】露光による光が反射することにより生じる問
題を説明するための第１の断面図である。
【図２３】露光による光が反射することにより生じる問
題を説明するための第２の断面図である。
【図２４】露光による光が反射することにより生じる問
題を説明するための第３の断面図である。
【図２５】露光による光が反射することにより生じる問
題を説明するための第４の断面図である。
【符号の説明】 ３３ アルミニウム合金膜 ３５ 窒化チタン膜 ４９ アルミニウム配線膜 ５１ シリコン酸化膜 ５５ スルーホール ５８ タングステン膜 ６１ アルミニウム配線膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前川 和義 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 多層配線層の各層が接続孔を通じて接続
    された半導体装置の配線接続構造であって、 第１配線層と、 前記第１配線層上に形成され，前記第１配線層の表面に
    達する貫通孔を有する絶縁層と、 前記絶縁層上に形成され、前記貫通孔を通じて前記第１
    配線層に電気的に接続された第２配線層と、 を備え、 前記第１配線層は、 金属を含有する第１導電層と、 前記第１導電層上に形成された第２導電層と、 前記第２導電層上に形成された第３導電層と、 を含み、 前記絶縁層のエッチング条件下で、前記第２導電層のエ
    ッチングスピードは前記第３導電層のエッチングスピー
    ドより遅く、 前記第３導電層の光の反射率は前記第２導電層の光の反
    射率より低い、半導体装置の配線接続構造。
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US07/871,228 US5313100A (en) 1991-04-26 1992-04-20 Multilayer interconnection structure for a semiconductor device
EP92303718A EP0516279B1 (en) 1991-04-26 1992-04-24 An interconnection structure of a semiconductor device and a method of manufacturing thereof
DE69226133T DE69226133T2 (de) 1991-04-26 1992-04-24 Verbindungsstruktur einer Halbleiteranordnung und ein Herstellungsverfahren dafür
US08/354,737 US5475267A (en) 1991-04-26 1994-12-08 Multilayer interconnection structure for a semiconductor device
US08/816,201 US5712140A (en) 1991-04-19 1997-03-25 Method of manufacturing interconnection structure of a semiconductor device

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330249A (ja) * 1995-05-31 1996-12-13 Nec Corp 半導体装置の製造方法
KR100430685B1 (ko) * 1996-12-31 2004-07-27 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
KR100516748B1 (ko) * 1998-12-24 2005-10-26 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
JP2006339633A (ja) * 2005-06-01 2006-12-14 Hynix Semiconductor Inc 半導体素子の製造方法
JP2020161764A (ja) * 2019-03-28 2020-10-01 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子デバイス、電子機器および移動体

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JPH06120218A (ja) * 1992-10-02 1994-04-28 Miyazaki Oki Electric Co Ltd 半導体素子の金属配線
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
US6690044B1 (en) 1993-03-19 2004-02-10 Micron Technology, Inc. Approach to avoid buckling BPSG by using an intermediate barrier layer
US5635763A (en) * 1993-03-22 1997-06-03 Sanyo Electric Co., Ltd. Semiconductor device having cap-metal layer
JP3401843B2 (ja) * 1993-06-21 2003-04-28 ソニー株式会社 半導体装置における多層配線の形成方法
JPH07135188A (ja) * 1993-11-11 1995-05-23 Toshiba Corp 半導体装置の製造方法
US5482885A (en) * 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US5482882A (en) * 1994-03-18 1996-01-09 United Microelectronics Corporation Method for forming most capacitor using polysilicon islands
US5427974A (en) * 1994-03-18 1995-06-27 United Microelectronics Corporation Method for forming a capacitor in a DRAM cell using a rough overlayer of tungsten
US5492848A (en) * 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
US5512768A (en) * 1994-03-18 1996-04-30 United Microelectronics Corporation Capacitor for use in DRAM cell using surface oxidized silicon nodules
US5466627A (en) * 1994-03-18 1995-11-14 United Microelectronics Corporation Stacked capacitor process using BPSG precipitates
US5571751A (en) * 1994-05-09 1996-11-05 National Semiconductor Corporation Interconnect structures for integrated circuits
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
US5605856A (en) * 1995-03-14 1997-02-25 University Of North Carolina Method for designing an electronic integrated circuit with optical inputs and outputs
DE69625265T2 (de) * 1995-03-28 2003-09-04 Texas Instruments Inc., Dallas Halbleiterstrukturen
JP3307152B2 (ja) * 1995-05-09 2002-07-24 ヤマハ株式会社 自動演奏制御装置
US5892282A (en) * 1995-05-31 1999-04-06 Texas Instruments Incorporated Barrier-less plug structure
US5712510A (en) * 1995-08-04 1998-01-27 Advanced Micro Devices, Inc. Reduced electromigration interconnection line
US5641992A (en) * 1995-08-10 1997-06-24 Siemens Components, Inc. Metal interconnect structure for an integrated circuit with improved electromigration reliability
JP2917940B2 (ja) * 1996-11-20 1999-07-12 日本電気株式会社 半導体装置の製造方法
JP3751392B2 (ja) * 1996-12-27 2006-03-01 長野計器株式会社 半導体素子の電極構造およびその製造方法
US5780363A (en) * 1997-04-04 1998-07-14 International Business Machines Coporation Etching composition and use thereof
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US5969423A (en) 1997-07-15 1999-10-19 Micron Technology, Inc. Aluminum-containing films derived from using hydrogen and oxygen gas in sputter deposition
US6222271B1 (en) 1997-07-15 2001-04-24 Micron Technology, Inc. Method of using hydrogen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
US5965465A (en) * 1997-09-18 1999-10-12 International Business Machines Corporation Etching of silicon nitride
US6150282A (en) * 1997-11-13 2000-11-21 International Business Machines Corporation Selective removal of etching residues
US6033996A (en) * 1997-11-13 2000-03-07 International Business Machines Corporation Process for removing etching residues, etching mask and silicon nitride and/or silicon dioxide
US6057238A (en) * 1998-03-20 2000-05-02 Micron Technology, Inc. Method of using hydrogen and oxygen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
US6147409A (en) * 1998-06-15 2000-11-14 Lsi Logic Corporation Modified multilayered metal line structure for use with tungsten-filled vias in integrated circuit structures
US6380072B2 (en) 1998-08-04 2002-04-30 Mosel Vitelic Inc. Metallizing process of semiconductor industry
US6117796A (en) * 1998-08-13 2000-09-12 International Business Machines Corporation Removal of silicon oxide
US6200891B1 (en) 1998-08-13 2001-03-13 International Business Machines Corporation Removal of dielectric oxides
US6096651A (en) * 1999-01-11 2000-08-01 Taiwan Semiconductor Manufacturing Company Key-hole reduction during tungsten plug formation
US6380625B2 (en) * 1999-01-13 2002-04-30 Advanced Micro Devices, Inc. Semiconductor interconnect barrier and manufacturing method thereof
US6657376B1 (en) 1999-06-01 2003-12-02 Micron Technology, Inc. Electron emission devices and field emission display devices having buffer layer of microcrystalline silicon
US6650043B1 (en) 1999-07-20 2003-11-18 Micron Technology, Inc. Multilayer conductor structure for use in field emission display
US7052350B1 (en) 1999-08-26 2006-05-30 Micron Technology, Inc. Field emission device having insulated column lines and method manufacture
US7071557B2 (en) 1999-09-01 2006-07-04 Micron Technology, Inc. Metallization structures for semiconductor device interconnects, methods for making same, and semiconductor devices including same
WO2004040649A1 (ja) 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
US8304863B2 (en) 2010-02-09 2012-11-06 International Business Machines Corporation Electromigration immune through-substrate vias

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253256A (ja) * 1988-03-31 1989-10-09 Nec Corp 配線の形成方法
JPH02312235A (ja) * 1989-05-26 1990-12-27 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55118652A (en) * 1979-03-06 1980-09-11 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPH0196142A (ja) * 1981-03-02 1989-04-14 Wako Pure Chem Ind Ltd 脂肪族ヨウ化物の製法
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
JPS596540A (ja) * 1982-07-05 1984-01-13 Toshiba Corp 半導体装置の製造方法
JPS59175763A (ja) * 1983-03-25 1984-10-04 Fujitsu Ltd 半導体装置
JPS61154048A (ja) * 1984-12-26 1986-07-12 Nec Corp 配線およびその製造方法
JPS61220441A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd 多層配線構造体
DE3534600A1 (de) * 1985-09-27 1987-04-02 Siemens Ag Integrierte schaltung mit elektrischen leiterbahnen und verfahren zu ihrer herstellung
JPS62132359A (ja) * 1985-12-04 1987-06-15 Fujitsu Ltd Ａｌメタル層構造
JPS6347951A (ja) * 1986-08-18 1988-02-29 Nec Corp 半導体装置の製造方法
US4924295A (en) * 1986-11-28 1990-05-08 Siemens Aktiengesellschaft Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same
US4980752A (en) * 1986-12-29 1990-12-25 Inmos Corporation Transition metal clad interconnect for integrated circuits
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
US4962060A (en) * 1987-03-10 1990-10-09 Advanced Micro Devices, Inc. Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
JPS63229852A (ja) * 1987-03-19 1988-09-26 Fujitsu Ltd 半導体装置
US4820611A (en) * 1987-04-24 1989-04-11 Advanced Micro Devices, Inc. Titanium nitride as an antireflection coating on highly reflective layers for photolithography
JPS63289935A (ja) * 1987-05-22 1988-11-28 Fujitsu Ltd 半導体装置の製造方法
JPS6444047A (en) * 1987-08-12 1989-02-16 Toshiba Corp Semiconductor integrated circuit
JP2615076B2 (ja) * 1987-09-19 1997-05-28 株式会社日立製作所 半導体集積回路装置の製造方法
JPH01202841A (ja) * 1988-02-08 1989-08-15 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH0212859A (ja) * 1988-06-30 1990-01-17 Nec Corp 多層配線の形成方法
JP2658206B2 (ja) * 1988-07-01 1997-09-30 富士通株式会社 半導体装置の製造方法
JPH0820333B2 (ja) * 1988-08-31 1996-03-04 日本電信電話株式会社 光変調器の周波数特性測定方法及びその測定装置
JPH02183570A (ja) * 1989-01-10 1990-07-18 Seiko Epson Corp 強誘電体集積回路装置とその製造方法
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
JP2792088B2 (ja) * 1989-04-05 1998-08-27 セイコーエプソン株式会社 半導体装置
US5071714A (en) * 1989-04-17 1991-12-10 International Business Machines Corporation Multilayered intermetallic connection for semiconductor devices
US5106786A (en) * 1989-10-23 1992-04-21 At&T Bell Laboratories Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide
US5091328A (en) * 1989-11-21 1992-02-25 National Semiconductor Corporation Method of late programming MOS devices
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
US5231053A (en) * 1990-12-27 1993-07-27 Intel Corporation Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253256A (ja) * 1988-03-31 1989-10-09 Nec Corp 配線の形成方法
JPH02312235A (ja) * 1989-05-26 1990-12-27 Fujitsu Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330249A (ja) * 1995-05-31 1996-12-13 Nec Corp 半導体装置の製造方法
KR100430685B1 (ko) * 1996-12-31 2004-07-27 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
KR100516748B1 (ko) * 1998-12-24 2005-10-26 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
JP2006339633A (ja) * 2005-06-01 2006-12-14 Hynix Semiconductor Inc 半導体素子の製造方法
JP2020161764A (ja) * 2019-03-28 2020-10-01 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子デバイス、電子機器および移動体

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