KR970007599B1

KR970007599B1 - 반도체 장치의 배선접속 구조

Info

Publication number: KR970007599B1
Application number: KR1019920006671A
Authority: KR
Inventors: 돈시 이시이; 가시 다까다; 아끼히꼬 오사끼; 와기 마에가와
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1991-04-26
Filing date: 1992-04-21
Publication date: 1997-05-13
Also published as: KR920020693A

Abstract

내용없음.

Description

반도체 장치의 배선접속 구조

제1도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예를 나타낸 단면도.

제2도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제1공정을 나타낸 단면도.

제3도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제2공정을 나타낸 단면도.

제4도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제3공정을 나타낸 단면도.

제5도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제4공정을 나타낸 단면도.

제6도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제5공정을 나타낸 단면도.

제7도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정중, 제6공정을 나타낸 단면도.

제8도는 사이드 힐록(side hillock) 현상이 생기고 있는 배선을 나타낸 단면도.

제9도는 질화 티탄막(35)밑에 형성하는 막으로서 플라즈마(plasma)산화막에 대한 에칭(etching)의 선택비가 1/10 이상인 재료가 바람직하다는 것을 설명하기 위한 모식도.

제10도는 각 재료에 대한 막두께와 반사율과의 관계를 나타내는 그래프.

제11도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제2실시예를 나타낸 단면도.

제12도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제3실시예를 나타낸 단면도.

제13도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제4실시예를 나타낸 단면도.

제14도는 종래의 반도체 장치의 배선 접속 구조의 제조 공정중, 제1공정을 나타낸 단면도.

제15도는 종래의 반도체 장치의 배선 접속 구조의 제조 공정중, 제2공정을 나타낸 단면도.

제16도는 종래의 반도체 장치의 배선 접속 구조의 제조 공정중, 제3공정을 나타낸 단면도.

제17도는 종래의 반도체 장치의 배선 접속 구조의 제조 공정중, 제4공정을 나타낸 단면도.

제18도는 종래의 반도체 장치의 배선 접속 구조의 제조 공정중, 제5공정을 나타낸 단면도.

제19도는 노광에 의한 광(빛)이 반사함으로서 생기는 문제를 설명하기 위한 제1단면도.

제20도는 노광에 의한 광이 반사함으로서 생기는 문제를 설명하기 위한 제2단면도.

제21도는 노광에 의한 광이 반사함으로서 생기는 문제를 설명하기 위한 제3단면도.

제22도는 노광에 의한 광이 반사함으로서 생기는 문제를 설명하기 위한 제4단면도.

* 도면의 주요부분에 대한 부호의 설명

33 : 알루미늄 합금막 35 : 질화 티탄막

49 : 알루미늄 배선막 51 : 실리콘 산화막

55 : 관통공 58 : 텅스텐막

61 : 알루미늄 배선막

본 발명은 반도체 장치의 배선 접속 구조에 관한 것으로 특히, 다층배선층의 각층이 관통공을 통해서 접속된 반도체 장치의 배선 접속 구조에 관한 것이다.

반도체 장치의 배선으로서 비저항이 낮은 알루미늄막이나 알루미늄 합금막이 널리 사용되고 있었다.

더욱이 근년에는 스트레스마이그레이션(stressmigration)이나, 일렉트로마이그레이션(electromigration)의 내성(耐性)을 향상시키기 위해서, 알루미늄막이나 알루미늄 합금막상에 텅스텐(W), 질화 티탄(TiN), 몰리브덴실리사이드(MoSi)등의 고융점 금속을 형성한 적층 구조의 배선을 사용하고 있다.

여기서, 스트레스마이그레이션이라함은 배선상에 형성된 층간 절연막등의 막응력에 의해 배선이 단선되는 현상을 말한다.

일렉트로마이그레이션이라함은 대전류 밀도하에서 금속 원자가 이동하여, 극소적인 보이드(void)가 발생하여 배선의 저항이 증대하거나, 단선되는 현상을 말한다.

이러한 고융점 금속들 중 광의 반사율이 낮다는 이유로 질화 티탄이 널리 사용되고 있다. 광의 반사율이 낮은 편이 좋은 이유를 제19도∼제22도를 사용해서 설명한다.

제19도에 나타낸 바와 같이 실리콘 기판(1)위에 필드산화막(3)과 실리콘 산화막(5)이 형성되어 있다.

실리콘 산화막(5)위에 알루미늄 배선막(7)이 형성되어 있다.

알루미늄 배선막(7)위에 광의 반사율이 비교적 큰 성질을 가지는 고융점 금속막(9)이 형성되어 있다.

고융점 금속막(9)위에 실리콘 산화막(11)이 형성되어 있다.

실리콘 산화막(11)위에 레지스트(13)가 형성되어 있다.

실리콘 산화막(11)위에는 후에 알루미늄 배선막을 형성하지만, 이 알루미늄 배선막과 알루미늄 배선막(7)을 전기적으로 접속하기 위해서는, 실리콘에 관통공을 형성할 필요가 있다.

이 관통공을 형성하기 위해서 마스크(15)를 사용해서 레지스트(13)를 노광한다.

(17)은 광의 통과를 차단하는 광 투과 차단부이며, (19)는 광을 투과하는 광투과부이다.

제19도에서는 알루미늄 배선막(7)의 단차(스텝)부상에 관통공을 형성하려고 하므로, 알루미늄 배선막(7)의 단차부상에 있는 레지스트(13)를 노광한다. 레지스트(13), 실리콘 산화막(11)은 광을 투과하는 성질을 가지고 있으므로 광의 일부가 고융점 금속막(9)까지 도달한다.

고융점 금속막(9)중 광이 도달하고 있는 곳은 단차가 형성되어 있으므로 광이 난반사(亂反射)되어, 광투과 차단부(17)밑에 있는 레지스트(13)도 노광(露光)한다.

제20도는 노광 종료 후의 상태를 나타내고 있고, (21)는 레지스트(13)의 노광된 부분이다.

고융점 금속막(9)은 광의 반사율이 큰 성질을 가지고 있으므로, 광 투과부(19)밑에 있는 레지스트(13)뿐만 아니라, 광 투과 차단부(17)밑에 있는 레지스트(13)도 노광한다.

제21도에 나타낸 바와 같이, 레지스트(13)중 노광된 부분을 제거하고, 남아 있는 레지스트(13)를 마스크로서 실리콘 산화막(11)을 에칭하여 관통공(23)을 형성한다.

제22도에 나타낸 바와 같이, 레지스트(13)를 제거하여, 실리콘 산화막(11)상에 알루미늄 배선막(25)를 형성하고, 알루미늄 배선막(25)에 소정의 패터닝(patterning)을 시행한다.

이상에 의해, 알루미늄 배선막(25)과 알루미늄 배선막(7)의 전기적 접속을 완료한다.

광의 난반사(亂反射)에 의해 레지스트의 노광부가 넓어져서, 관통공(23)의 치수는 설계상의 치수 W1이 아니고 W2로 된다.

알루미늄 배선막(25)의 치수 W3은 마스크 어긋남을 고려해서 W1보다 크게 하고 있지만 관통공의 치수가 W2가 되었으므로, 알루미늄 배선막(25)을 패터닝할 때, 알루미늄 배선막(7)도 에칭된다.

따라서, 고융점 금속막(9)으로서, 광의 반사율이 낮은 질화 티탄막이 사용되고 있다.

즉, 질화 티탄은 광의 반사율이 낮기 때문에 제20도에 나타낸 바와 같이, 광 투과 차단부(17)밑에 있는 레지스트(13)까지 노광되지 않는다.

고융점 금속막(9)의 광의 반사율이 크면 관통공(23)의 치수가 설계치보다 크게되는 것에 대하여 설명했지만, 고융점 금속막(9)을 형성한 알루미늄 배선막(7)중 단차가 있는 부분을 패터닝할 때도 동일하게 치수가 크게될 수 있으므로 단차부에 있는 알루미늄 배선막(7)의 치수는 설계치보다도 커지고 만다.

고융점 금속막으로서 질화티탄막을 사용했을 경우에 있어서 하층 알루미늄 배선막과 상층 알루미늄 배선막의 전기적 접속방법을 제14도∼제18도를 사용해서 설명한다.

제14도에 나타낸 바와 같이, 실리콘 기판(27)의 주표면 근방에는, 사이를 두고 불순물 영역(43), (45)이 형성되어 있다.

불순물 영역(43)과 불순물 영역(45)의 사이에 있는 실리콘 기판(27)의 주 표면상에는, 게이트(gate) 전극(47)이 형성되어 있다.

게이트 전극(47)은 폴리 실리콘(poly silicon)막(39)과 텅스텐 실리사이드막(37)으로된 적층구조로 되어 있다.

(41)은 측벽(side wall) 절연막이다.

게이트 전극(47), 불순물 영역(43), (45) 및 실리콘 기판(27)에 의해 MOS(metal oxide semiconductor) 전계 효과 트랜지스터가 구성되어 있다.

실리콘 기판(27)의 주표면에는 이 MOS 전계 효과 트랜지스터를 둘러싸도록 필드 산화막(29)이 형성되어 있다.

필드 산화막(29) 및 게이트 전극(47)상에는 실리콘 산화막(31)이 형성되어 있다.

실리콘 산화막(31)위에는 알루미늄 합금막(33)과 질화 티탄막(35)으로된 알루미늄 배선막(49)이 형성되어 있다.

제15도에 나타낸 바와 같이, 실리콘 기판(27)의 주 표면 전면상에 순서대로 실리콘 산화막(51), 레지스트(53)를 형성한다.

이어서, 레지스트(53)를 노광(露光)하여, 소망하는 레지스트(53)를 제거한다. 그리고 레지스트(53)를 마스크로 하여 실리콘 산화막(51)을 CHF₃가스 또는 CF₄계의 가스를 사용해서 반응성 이온 에칭(etching)을 하여, 제16도에 나타낸 바와 같이 관통공(55)을 형성한다.

질화 티탄의 실리콘 산화막에 대한 에칭의 선택비(실리콘 산화막의 에칭속도/질화 티탄의 에칭속도)가 느리므로 이 에칭에 의해서 질화 티탄막(35)이 제거되어 알루미늄 합금막(33)의 표면이 노출된다.

이것에 의해, 에칭 가스와 알루미늄 합금막(33)이 반응하여 알루미늄 합금막(33)상에 Al₂O₃등으로 된 변질층(57)이 형성된다.

또, 알루미늄 합금막(33)이 노출될 때, 알루미늄 합금막(33)의 표면층이 에칭되어 깎여진 Al이 에칭 가스와 반응하여 관통공(55)의 측벽에 잔사물(59)을 형성한다.

잔사물(59)은 Al와 F와 C로된 화합물이다.

제17도는 나타낸 바와 같이, 레지스트(53)를 애슁(ashing)에 의해 제거한다. 잔사물(59)은 휘발성이 낮아서 애슁(ashing)에 의해 제거할 수 없다. 변질층(57)은 애슁에 의해 제거되지만, 알루미늄 합금막(33)이 노출되면 곧 분위기중의 기체와 반응하여 변질층을 형성하고 만다.

제18도에 나타낸 바와 같이, 실리콘 산화막(51)의 위에 알루미늄 배선막(61)를 형성하고, 소정의 패터닝을 실시한다.

관통공(55)의 측벽에 잔사물(59)이 남아있으면, 알루미늄이 관통공(55)에 들어가기 어려운 알루미늄 배선막(49)과 알루미늄 배선막(61)의 전기적 접속이 불량하게 될 가능성이 있다.

이것에 의해 반도체 장치의 수율이나 신뢰성이 저하된다.

또, 변질층(57)은 절연물이므로, 변질층(57)으로 형성되는 양이 많으면, 알루미늄 배선막(61)과 알루미늄 배선막(49)의 전기적인 접속이 불량하게 되어, 반도체 장치의 수율이나 신뢰성이 저하된다.

에칭(etching)에 의해 알루미늄 합금막(33)이 노출되는 것을 방지하기 위해 질화 티탄막(35)의 막두께를 크게하는 것을 생각할 수 있지만, 광의 반사율은 소정의 두께에서만 가장 낮아지므로, 질화 티탄막(35)의 두께를 크게하는 것에 의해 알루미늄 합금막(33)의 노출을 방지할 수 있지만, 가장 낮은 광 반사율을 얻을 수는 없다.

반도체 장치의 수율이나 신뢰성의 점에서, 소망하는 치수의 관통공이나 배선 패턴을 형성하는 편이, 변질층의 발생이나 잔사물의 발생보다도 중요시되므로, 질화 티탄막(35)의 두께를 크게할 수는 없다.

본 발명과 관계되는 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 에칭시 하층 배선의 주요부가 되는 층의 노출을 방지할 수 있으며, 또한 광의 반사율을 낮게 할 수 있는 층을 구비한 반도체 장치의 배선 접속 구조를 제공하는 것이다.

본 발명에 따른 반도체 장치의 배선 접속 구조는, 제1배선층과, 상기 제1배선층의 표면에 도달하는 관통공을 가지는 상기 제1배선층상에 형성하는 절연층과, 상기 절연층상에 형성되어 상기 관통공을 통해서 상기 제1배선층에 전기적으로 접속되는 제2배선층을 구비하며, 상기 제1배선층은 알루미늄 또는 알루미늄합금을 포함하는 제1도전층, 상기 제1도전층상에 형성되어 텅스텐, 텅스텐 실리사이드 및 몰리브덴 실리사이드로 구성되는 그룹에서 선택된 재료를 구비하는 제2도전층, 및 상기 제2도전층상에 형성되는 질화 티탄으로된 제3도전층을 구비하며, 상기 제2배선층은 상기 제2배선층의 주요부분이 되는 알루미늄합금으로된 주 도전층, 상기 주 도전층상에 형성되는 제1질화 티탄층, 상기 주 도전층 밑에 형성되는 제2질화 티탄층, 및 상기 관통공을 통하여 상기 제2도전층과 접촉되는 상기 제2질화 티탄층의 밑에 형성되는 티탄층을 더욱 구비하고, 상기 제2도전층의 에칭속도가 선택 에칭액으로 상기 절연층의 에칭조건하에서 상기 제3도전층의 에칭속도보다 느리고, 상기 제3도전층의 광 반사율이 상기 제2도전층의 광 반사율보다 낮은 것을 특징으로 한다.

그리고, 제2도전층의 절연층에 대한 에칭(etching) 선택비는 제3도전층의 절연층에 대한 에칭 선택비보다도 크게되어 있고, 또한 제3도전층의 광 반사율이 제1도전층의 광 반사율에 대해서 35% 이하로 된다.

제2도전층의 절연층에 대한 에칭 선택비가 제3도전층의 절연층에 대한 에칭 선택비보다도 크므로, 절연층의 일부를 에칭 제거하여 관통공을 형성할 때, 제3도전층이 에칭 제거되더라도 제2도전층이 있으므로, 제1배선층의 주요부인 제1도전층의 노출을 막을 수 있다.

또, 이상과 같이, 제3도전층은 에칭 제거되더라도 좋도록되어 있으므로, 제3도전층으로서 광 반사율이 낮은 재료를 선택하는 것이 가능해지며, 제3도전층을 광 반사율이 가장 낮게되는 두께로 하는 것이 가능하게 된다.

제3도전층의 광 반사율이 제1도전층의 광 반사율에 대해서 35% 이하로 한 것은, 광 반사율이 그 이상으로 되면 관통공이나 배선패턴(pattern)의 치수 오차가 허용치를 초과하기 때문이다.

제1도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예를 나타내는 단면도이다.

실리콘(silicon)기판(27)의 주표면 근방에는 불순물 영역(43), (45)이 사이를 두고 형성되어 있다.

기판의 재료로서는 Ge, GaAs, InP, SiC 등 이라도 가능하다.

불순물 영역(43)과 불순물 영역(45)의 사이에 있는 실리콘 기판(27)의 주 표면상에는 게이트 전극(27)이 형성되어 있다. 게이트 전극(47)은 두께 0.2㎛의 폴리실리콘(polysilicon)막(39)과 두께 0.2㎛의 텅스텐 실리콘막(37)으로 된 적층구조로 되어 있다.

불순물 영역(43, 45), 게이트 전극(47) 및 실리콘 기판(27)으로 MOS 전계 효과 트랜지스터가 구성되어 있다.

(41)은 측벽(side wall)절연막이다.

MOS 전계 효과 트랜지스터를 둘러싸도록 실리콘 기판(27)의 주 표면에는 두께 0.5㎛의 필드 산화막(29)이 형성되어 있다.

필드 산화막(29) 및 MOS 전계 효과 트랜지스터의 위에는, 두께 1.0㎛의 실리콘 산화막(31)이 형성되어 있다.

실리콘 산화막(31)위에는 두께 0.1㎛의 베리어 메탈(barrier metal)(56)이 형성되어 있다.

베리어 메탈(56)위에는 알루미늄 배선막(49)이 형성되어 있다. 알루미늄 배선막(49)은 알루미늄 합금막(33), 텅스텐막(58), 질화 티탄막(35)의 적층구조로 되어 있다.

알루미늄 합금막(33)은 두께 0.4㎛이며 동(銅)을 포함하고 있다. 알루미늄 합금막 대신에, 알루미늄막이나 동막이라도 가능하다.

텅스텐 막(58), 질화 티탄막(35)의 두께는 각각 0.1㎛, 0.05㎛이다.

알루미늄 배선막(49) 위에는 두께 1.0㎛의 실리콘 산화막(51)이 형성되어 있다. 실리콘 산화막(51)위에는 두께 1.0㎛로, 동을 포함하는 알루미늄 배선막(61)이 형성되어 있다.

알루미늄 배선막(49)과 알루미늄 배선막(61)과는 관통공(55)에 의해 전기적으로 접속되어 있다.

관통공(55)을 통하여 노출된 제1배선층(49)의 질화 티탄막(35)을 에칭 제거하는 것에 의해 제1배선층(49)의 노출된 부분에 단차가 형성되어 있다.

본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정을 제2도∼제7도를 사용해서 설명한다.

제2도에 나타낸 바와 같이, 베리어 메탈(56)위에 스퍼터링(sputtering)에 의해 알루미늄 합금막(33)을 형성했다.

제3도에 나타낸 바와 같이, 알루미늄 합금막(33)위에 스퍼터링(sputtering)에 의해 순차적으로 텅스텐막(58), 질화 티탄막(35)을 형성하였다.

제4도에 나타낸 바와 같이, 알루미늄 배선막(49)과 베리어 메탈(56)로 된 층을 반응성 이온 에칭을 이용하여 실리콘 산화막(31)상에서 분리하였다.

제5도에 나타낸 바와 같이, 프라즈마(plasma) CVD(chemical vapor deposition)법을 이용하여 실리콘 산화막(51)을 형성했다.

더욱이, 상압 CVD법으로 실리콘 산화막을 형성해도 좋다.

또, 도포 절연막(예를 들면, 스핀 온 글라스 ; spin on glass)를 실리콘 산화막 대신 형성해도 된다.

그런데, 실리콘 산화막(51)을 형성할 때, 알루미늄 합금막(33)으로서 실리콘을 함유한 것을 사용할 경우는 사이드 힐록(side hillock)이라는 현상이 생긴다. 사이드 힐록이라는 현상은 제8도에 나타낸 바와 같이, 알루미늄 합금막(33)의 측면에 발생한 힐록(hillock)(63)을 말한다.

사이드 힐록(63)은 예를 들면 실리콘 산화막(51)을 형성할 때의 열에 의해 발생한다. 사이드 힐록(63)이 발생함으로서 전기적으로 분리되어야 할 배선끼리 전기적으로 접속되는 일이 생겨, 이것에 의해 수율의 저하나 신뢰성의 저하를 일으킨다.

제1실시예에 있어서, 알루미늄 합금막(33)에는 실리콘이 함유되어 있지 않아 이와 같은 일은 일어나지 않는다.

제5도를 참조하면, 실리콘 산화막(51)위에 레지스트(resist)(53)를 형성하고, 관통공 형성 예정 영역상에 있는 레지스트(53)에 노광을 실시했다.

이 제1실시예에서는 알루미늄 배선막(49)의 최상층에 질화 티탄막(35)을 사용하고 있으므로, 노광할 때 광의 반사를 억제할 수 있으므로, 노광되는 레지스트(53)의 치수 오차를 허용 범위내로 억제할 수 있다.

제10도는 각 물질에 대해서 막두께와 광의 반사율과의 관계를 나타낸 그래프(graph)이다.

여기서 반사율이라함은, 광을 알루미늄에 조사하여 반사광의 강도가 입사광의 강도로 되도록 디텍터(detector)로 조정하여, 알루미늄의 광 반사율을 100%로 하고, 그 조건으로 시료에 광응 조사하여 반사광의 강도를 측정하였을 때, 알루미늄의 반사율이 몇 %가 되느냐를 나타내는 값이다.

제10도에서 알 수 있는 바와 같이, 질화 티탄의 반사율은 30% 전, 후의 값을 나타내고 있다.

이에 대해서 텅스텐 실리사이드, 텅스텐, 티탄 텅스텐은 각각 50% 전, 후의 값을 나타내고 있다.

알루미늄 배선막(49)의 최상층 막의 광의 반사율이 35% 이하이면, 관통공이나 배선 패턴(pattern)의 치수오차를 허용치내로 얻을 수 있음을 알았기 때문에 알루미늄 배선막(49)의 최상층의 막으로서는 질화 티탄막이 바람직하다.

실리콘은 100Å 근방에서는 광의 반사율이 30%의 값을 나타내지만, 이 발명에 적용할 수 없다.

왜냐하면, 실리콘을 질화 티탄 대신에 사용하면 열처리가 되는 공정에서 실리콘이 하부의 텅스텐과 결합하여, 텅스텐 실리사이드가 형성된다.

텅스텐 실리사이드는 제10도에 나타낸 바와 같이, 광의 반사율이 높기 때문이다.

질화 티탄의 반사율은 막두께가 300∼500Å일 때 30% 이하의 값이 되므로, 질화 티탄의 막두께로서는 300∼500Å이 바람직하다.

더욱이, 제1실시예에서는 알루미늄 배선막(49)의 최상층 막에 질화 티탄막(35)을 사용하고 있지만, 본 발명은 이것에 한정되어 있는 것은 아니며, 반사율이 35% 이하이면 어떠한 재료라도 좋다.

제6도에 나타낸 바와 같이, 레지스트(53)를 마스크로하여 실리콘 산화막(51)을 CHF₃/O₂또는 CF₄/O₂계의 가스로 반응성 이온 에칭하여 관통공(55)을 형성했다.

[표 1]

SiO₂대한 여러 가지 물질의 선택비(관통공 가공시 : 에칭 가스(CHF₃/O₂)

표 1은 각 재료의 프라즈마 산화막에 대한 에칭의 선택비를 나타내고 있다.

표 1에 나타낸 바와 같이, 질화 티탄은, 프라즈마 산화막에 대해 선택비가 1/2이므로 관통공을 형성할 때 에칭 제거되지만, 텅스텐은 1/15이므로 제거되지 않아 알루미늄 합금막(33)의 노출을 막을 수 있다.

알루미늄 합금막(33)의 노출을 방지할 수 있기 때문에, 변질층이나 잔사물의 발생을 방지할 수 있다. 질화 티탄의 선택비보다도 크게되면 본 발명의 목적을 달성하는 것이 가능하므로, 텅스텐, 텅스텐 실리사이드, 몰리브덴 실리사이드(molybdenum silicide)는 본 발명에 적용할 수 있다. 더욱이, 선택비가 질화 티탄보다도 크고 또한 에칭에 의해 변질층이나 잔사물이 형성되지 않은 재료이면, 본 발명에 적용할 수 있음은 말할 필요가 없다.

또한, 에칭하는 절연막의 종류나 에칭 가스의 종류에 의해 선택비는 달라지므로, 절연막의 종류나 에칭가스의 종류에 따라서 알루미늄 합금막상에 형성하는 막의 재료를 바꿀 필요가 있다.

선택비가 1/10 이상인 것이 더욱 바람직한 것임을 제9도를 이용하여 설명한다.

제9도는 어떤 반도체 장치의 단면을 나타내는 모식도다.

(65)는 필드(field)산화막이며, 필드 산화막(65)위에 배선층(67)이 형성되어 있다. 실리콘 기판의 전면상에 제1층간 절연막(69)이 형성되어 있다.

제1층간 절연막(69)상에 알루미늄 배선막(49a), (49b), (49c)이 사이를 두고 형성되어 있다.

(71)은 제2층간 절연막이다. 알루미늄 배선막(49a)위에는 관통공(55a)이 형성되고, 알루미늄 배선막(49b)위에는 관통공(55b)이 형성되어 있다.

배선층(67)이나 필드 산화막(65)의 영향으로, 관통공(55b)의 깊이 D와 관통공(55a)의 깊이 C의 차가 1㎛ 이상으로 될 때가 많다.

한편, 텅스텐막(58)을 1000Å 이상으로 하는 것은 바람직스럽지 못하다.

왜냐하면, 배선과 배선 사이의 공간에 에스펙트(aspect) 비 (A/B)가 커지면, 제2층간 절연막(71)형성시에 보이드(void)가 형성되기 쉽다는 것을 경험적으로 알고 있기 때문이다.

도전성의 관점에서 알루미늄 합금막(33)의 두께를 얇게 할 수 없으므로, 텅스텐 막(58)의 두께는 1000Å 이하가 바람직하다.

따라서, D-C의 값은 텅스텐막(58)의 두께 값의 10배로 되기 때문에, 에칭 선택비가 1/10 이상의 재료가 바람직하다.

그런데, 레지스트의 노광량은 입사하는 광의 강도와 반사하는 광의 강도를 고려하여 결정된다.

반사하는 광의 강도는 알루미늄 합금막(33)에서 반사하는 광의 강도와 텅스텐막(58)에서 반사하는 광의 강도와 질화 티탄막(35)에서 반사하는 광의 강도와의 합으로 생각된다.

반사하는 광의 강도를 일정치로 유지하기 위해서는 광의 반사율을 안정시킬 필요가 있다.

제10도에 나타낸 바와 같이, 텅스텐은 막두께 500Å을 넘으면 광의 반사율이 안정된다.

따라서, 텅스텐 막의 막두께는 500Å 이상이 바람직하다.

제7도를 참조하면, 실리콘 산화막(51)위에 있는 레지스트(53)를 제거하고, 스퍼터링(sputtering)법에 의해 실리콘산화막(51)상에 알루미늄 배선막(61)을 형성했다.

알루미늄 배선막(61)은 관통공(53)을 통해서 텅스텐막(58)과 접촉한다. 최후에 알루미늄 배선막(61)에 소정의 패터닝(patterning)을 실시했다.

이상에 의해, 본 발명에 따른 반도체 장치의 배선 접속 구조의 제1실시예의 제조 공정을 종료했다.

제11도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제2실시예를 나타내는 단면도다.

알루미늄 배선막(49)과 그 위에 위치하고 있는 알루미늄 배선막(73)이 관통공을 통해서 전기적으로 접속되어 있다.

알루미늄 배선막(73)은 알루미늄 합금막(75)과 질화 티탄막(77)을 적층한 구조를 하고 있다.

알루미늄 배선막(73)은 최상층에 있으므로, 알루미늄 배선막(73)상에서 에칭이 이루어지는 일은 없다.

따라서, 알루미늄 배선막(73)에 텅스텐막을 적층할 필요가 없다.

질화 티탄막(77)이 필요한 것을 알루미늄 배선막(73)을 패터닝할 때 노광이 이루어지기 때문이다.

더욱이, 알루미늄 배선막(73)의 패터닝(patterning)을 종료한 후, 질화 티탄막(77)을 제거하는 것이 바람직하다.

왜냐하면, 와이어 본딩(wire bonding)은 알루미늄 쪽이 질화 티탄보다도 신뢰성이 높기 때문이다.

제12도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제3실시예를 나타내는 단면도다.

알루미늄 배선막(79)은 티탄막(85), 질화 티탄막(87), 알루미늄 합금막(83) 및 질화 티탄막(81)을 적층한 구조를 하고 있다.

텅스텐막(58)과 티탄막(85), 티탄막(85)과 질화 티탄막(87), 질화 티탄막(87)과 알루미늄 합금막(83)은 친화성이 좋으므로, 이와 같은 구조로 하면, 알루미늄 배선막(49)과 알루미늄 배선막(79)의 밀착성을 향상시킬 수 있다.

제13도는 본 발명에 따른 반도체 장치의 배선 접속 구조의 제4실시예를 나타내는 단면도다.

알루미늄 배선막(73)과 알루미늄 배선막(49)은 관통공(55)에 형성된 텅스텐(89)에 의해 전기적으로 접속되어 있다.

반도체 장치가 미세화되면 그에 따라 관통공(55)의 치수도 작아지지만 관통공(55)의 치수가 소정치 이하로 되면 스퍼터링(sputtering)에 의해 관통공(55)내에 알루미늄을 형성할 수 없게 된다.

이와 같은 경우 금속 선택 CVD법을 사용하지만, 이러한 방법은 사용하여 관통공(55)에 텅스텐(89)을 형성하며, 텅스텐(89)과 텅스텐막(58)은 같은 종류이므로 밀착성이 불량하게 되는 일은 없다.

또, 이종 금속화합물이 생기지 않으므로 접촉부의 저항을 낮추는 것이 가능하다.

본 발명에 따른 반도체 장치의 배선 접속 구조는 관통공을 형성할 때 제3도전층이 에칭 제거되어도, 제2도전층이 있으므로 금속을 함유하는 제1도전층의 노출을 막을 수 있다.

따라서, 제1도전층이 노출되는 것에 의해 변질층의 형성이나 잔사물의 형성이라는 문제가 없어진다.

또, 이상과 같은 제3도전층이 에칭 제거되어도 좋도록 되어 있으므로, 제3도전층으로서 광의 반사율이 낮은 것을 선택하는 것이 가능하게 되며, 제3도전층을 광의 반사율이 가장 낮아지는 두께로 하는 것이 가능하게 된다. 따라서, 광의 반사율이 큰 것이 원인이 되어 마스크의 노광 면적이 넓어져 관통구멍의 치수가 설계치보다 커지는 문제점을 방지하는 것이 가능하다.

또한, 광의 반사를 억제하는 층과 제1도전층의 노출을 막는 층이 별도로 되어 있어 재료 선택이 용이하다.

Claims

관통공을 통하여 접속되는 다층 배선층을 가지는 반도체 장치의 배선 접속 구조에 있어서, 제1배선층(49)과, 상기 제1배선층(49)의 표면에 도달하는 관통공(55)을 가지는 상기 제1배선층(49)상에 형성되는 절연층(51)과, 상기 절연층(51)상에 형성되어 상기 관통공(55)을 통해서 상기 제1배선층(49)에 전기적으로 접속되는 제2배선층(79)을 구비하며, 상기 제1배선층(49)은 알루미늄 또는 알루미늄 합금을 포함하는 제1도전층(33), 상기 제1도전층(33)상에 형성되어 텅스텐, 텅스텐 실리사이드 및 몰리브덴 실리사이드로 구성되는 그룹에서 선택된 재료를 구비하는 제2도전층(58), 및 상기 제2도전층(58)상에 형성되는 질화 티탄으로된 제3도전층(35)을 구비하며, 상기 제2도전층(79)은 상기 제2배선층의 주요부분이 되는 알루미늄 합금으로된 주 도전층(83), 상기 주 도전층상에 형성되는 제1질화 티탄층(81), 상기 주 도전층 밑에 형성되는 제2질화 티탄층(87), 및 상기 관통공(55)을 통하여 상기 제2도전층(58)과 접촉되는 상기 제2질화 티탄층(87)의 밑에 형성되는 티탄층(85)을 더욱 구비하고, 상기 제2도전층(58)의 에칭속도가 선택 에칭액으로 상기 절연층의 에칭 조건하에서 상기 제3도전층(35)의 에칭속도보다 느리고, 상기 제3도전층(35)의 광 반사율이 상기 제2도전층(58)의 광 반사율 보다 낮은 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 제1배선층이 제2배선층과 접속되는 부분에 단차를 가지는 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 제3도전층이 300∼500Å의 두께를 가지는 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 텅스텐, 텅스텐 실리사이드, 몰리브덴 실리사이드 중 적어도 하나를 구비하는 상기 제2도전층의 두께가 500Å 이상인 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 제2도전층의 에칭속도가 상기 절연층의 에칭속도의 1/10 이상인 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제5항에 있어서, 상기 제2도전층이 1000Å 이하의, 두께를 가지는 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 제1도전층이 구리를 함유한 알루미늄 합금인 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 절연층의 제1 및 제2깊이에 복수의 상기 제1배선층을 포함하며, 상기 최소 두께를 가지는 절연층에서 보다 깊은 제1배선층의 상기 제2도전층이 에칭액으로 상기 절연층으로 에칭하는 조건하에서 상기 제2도전층의 에칭속도와 상기 제1 및 제2깊이의 차이에 대응하여 먼저 에칭되는 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제8항에 있어서, 상기 제2도전층의 상기 최소 두께가 500Å인 것을 특징으로 하는 반도체 장치의 배선 접속 구조.
제1항에 있어서, 상기 제2도전층이 1000Å의 최대 두께를 가지는 것을 특징으로 하는 반도체 장치의 배선 접속 구조.