KR100751662B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 HSG막을 형성하는 단계와, 상기 HSG막, 폴리실리콘막 및 터널 산화막의 일부를 식각하여 플로팅 게이트 패턴을 형성한 후 전체 구조 상부에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 식각하여 상기 HSG막을 노출시킨 후 상기 HSG막을 선택적으로 식각하는 단계와, 상기 HSG막 상부에 잔류하는 상기 라이너 산화막을 세정 공정을 실시하여 제거하는 단계를 포함함으로써 플로팅 게이트 표면적을 증가시켜 셀 소거 속도를 증가시킬 수 있다.
플로팅 게이트, 커플링 비, 프로그램 속도, HSG
Description
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자분리막
104 : 터널 산화막 106 : 폴리실리콘막
108 : HSG막 110 : 라이너 산화막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 커플링 비를 개선하여 소거 속도를 향상시키기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리는 MP3, 디지털 카메라, 모바일(mobile) 및 보조 기억장치 등 디지털 기기의 사용 급증에 따라 점점 상용 범위가 넓어지고 있는 메모리이다. 기술 발달과 상용 용도의 확장에 따라 필요한 용량도 점점 더 증가하고, 점점 빠른 프로그램 및 소거 속도가 요구되고 있다.
일반적인 플로팅 게이트(Floating Gate) 형성방법을 설명하면 다음과 같다.
반도체 기판의 소정 영역을 식각하여 트렌치를 형성한 후 트렌치를 HDP(High Density Plasma) 산화막으로 매립하여 반도체 기판 내에 소자 분리막을 형성하여 액티브 영역과 필드 영역을 정의한다. 전체 구조 상부에 터널 산화막 및 폴리실리콘막을 형성한 후 사진 및 식각 공정을 이용하여 폴리실리콘막 및 터널 산화막을 식각하여 플로팅 게이트 패턴을 형성한다.
그러나, 상기와 같이 플로팅 게이트를 형성하면, 커플링 비(Coupling rate)를 증가시키기 위해 플로팅 게이트의 두께를 증가시키거나 플로팅 게이트의 프로파일(profile)을 변화시켜야 한다. 이러한 문제를 해결하기 위해 폴리실리콘막을 형성한 후 HSG(Hemispherical Shaped Grain) 형성방법을 이용하여 플로팅 게이트 표면적을 증가시킨다.
그러나, HSG 방법은 그레인 사이즈에만 의존하여 플로팅 게이트 표면적을 조절하게 되므로 소자의 축소화에 한계가 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 커플링 비를 개선 하여 소거 속도를 향상시키기 위한 플래시 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 HSG막을 형성하는 단계와, 상기 HSG막, 폴리실리콘막 및 터널 산화막의 일부를 식각하여 플로팅 게이트 패턴을 형성한 후 전체 구조 상부에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 식각하여 상기 HSG막을 노출시킨 후 상기 HSG막을 선택적으로 식각하는 단계와, 상기 HSG막 상부에 잔류하는 상기 라이너 산화막을 세정 공정을 실시하여 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 소정 영역을 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 트렌치 내에 절연막을 형성하여 반도체 기판(100) 내에 소자 분리막(102)을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으 로 형성한다.
전체 구조 상부에 터널 산화막(104) 및 플로팅 게이트용 폴리실리콘막(106)을 형성한 후 반구체 그레인(HSG) 공정을 이용하여 폴리실리콘막(106) 상부에 HSG막(108)을 형성한다.
도 1b를 참조하면, 사진 및 식각 공정을 이용하여 HSG막(108), 폴리실리콘막(106) 및 터널 산화막(104)을 식각하여 플로팅 게이트 패턴을 형성한다. 전체 구조 상부에 라이너 산화막(110)을 형성한다.
도 1c 및 도 1d를 참조하면, 산화막의 선택비가 높은 조건으로 라이너 산화막(110) 및 HSG막(108)을 선택적으로 식각한다. 산화막의 선택비가 높은 조건으로 식각하게 되면, HSG막(108) 상부에 형성된 라이너 산화막이 제거되면서 HSG막(108) 상부가 노출된다. 이러한 상태에서 계속해서 식각하면 라이너 산화막(110)보다 HSG막(108)이 더 많이 식각 되어 HSG막(108) 상부에 라이너 산화막(110)이 일부 잔류하게 된다. 여기서, 라이너 산화막(110)과 HSG막(108)의 식각 선택비를 확보하기 위해 HBr, O2, SF6 및 Cl2 가스를 혼합한 혼합 가스를 이용하고, 라이너 산화막(110)과 HSG막(108)의 식각 선택비를 1:50 내지 1:200으로 하여 식각 공정을 실시한다.
도 1e를 참조하면, HSG막(108) 상부에 잔류하는 라이너 산화막(110)을 세정 공정을 실시하여 제거한다. 이와 같이, 플로팅 게이트용 폴리실리콘막(106) 상부를 요철 형태로 형성함으로써 플로팅 게이트 표면적을 증가시킨다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 플로팅 게이트용 폴리실리콘막 상부를 요철 형태로 형성함으로써 플로팅 게이트 표면적을 증가시켜 셀 소거 속도를 증가시킬 수 있다.
둘째, 플로팅 게이트용 폴리실리콘막 상부를 요철 형태로 형성함으로써 소자의 축소화에 따른 게이트 폭 감소시 요구되는 커플링 비를 향상시킬 수 있다.
Claims (4)
- 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 HSG막을 형성하는 단계;상기 HSG막, 폴리실리콘막 및 터널 산화막의 일부를 식각하여 플로팅 게이트 패턴을 형성한 후 전체 구조 상부에 라이너 산화막을 형성하는 단계;상기 라이너 산화막을 식각하여 상기 HSG막을 노출시킨 후 상기 HSG막을 선택적으로 식각하는 단계; 및상기 HSG막 상부에 잔류하는 상기 라이너 산화막을 세정 공정을 실시하여 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 라이너 산화막 식각 및 HSG막의 선택적 식각은 상기 HSG막에 비해 상기 라이너 산화막의 선택비가 높은 식각 조건으로 연속적으로 실시하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 라이너 산화막 및 HSG막 식각 공정은 HBr, O2, SF6 및 Cl2 가스를 혼합한 혼합 가스를 이용하는 플래시 메모리 소자의 제조방 법.
- 제1항 또는 제2항에 있어서, 상기 라이너 산화막 및 HSG막 식각 공정시 상기 라이너 산화막과 HSG막의 식각 선택비를 1:50 내지 1:200으로 하는 플래시 메모리 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681494A (zh) * | 2013-11-28 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体存储器件及其制备方法 |
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| KR960013946A (ko) * | 1994-10-21 | 1996-05-22 | 이헌조 | 전자레인지의 내장물 포장장치 |
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2006
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