KR102086038B1 - 듀얼게이트 모스펫 기반 메모리 소자 및 제조 방법 - Google Patents
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Abstract
듀얼게이트 모스펫 기반 메모리 소자 및 제조 방법이 개시된다. 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법은 벌크 실리콘 기판에 산화막을 형성하는 단계, 산화막에 폴리실리콘을 증착하는 단계, 폴리실리콘을 열처리하여 결정화하는 단계, 폴리실리콘에 서로 이격된 복수의 게이트 절연막을 증착하는 단계, 복수의 게이트 절연막에 게이트 메탈을 증착하여 각각 플로팅 게이트와 컨트롤 게이트를 형성하는 단계 및 게이트 절연막이 증착되지 않은 폴리실리콘의 제1 영역 및 제2 영역에 불순물을 도핑하여 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함한다.
Description
본 개시는 듀얼게이트 모스펫 기반 메모리 소자 및 제조 방법에 관한 것으로, 더욱 상세하게는, 컨트롤 게이트와 플로팅 게이트를 포함하고 커패시터없이 하나의 트랜지스터로 구현되는 듀얼게이트 모스펫 기반 메모리 소자 및 제조 방법에 관한 것이다.
메모리는 전자적 수단으로 데이터를 저장하는 장치로서 컴퓨터, 통신 기기 등 전자 장치의 중요한 구성요소이다. 메모리는 디램(DRAM), 에스램(SRAM), 롬(ROM), 이피롬(EPROM), 이이피롬(EEPROM) 등 다양한 종류를 포함하지만, 가장 많이 사용되는 모리는 디램이다.
일반적으로 디램의 메모리 셀은 하나의 트랜지스터(1T) 및 하나의 커패시터(1C)를 가지는 1T/1C 구조로 이루어져 있다. 디램 칩의 집적도 향상을 위해서 디램 셀의 트랜지스터 및 커패시터 크기가 작아져야 하지만, 기존 디램 셀은 커패시터가 차지하는 면적 때문에 셀 면적을 축소하기 어려운 점이 있다. 이러한 디램의 소형화 문제를 해결하기 위해 커패시터 없이 트랜지스터만으로 데이터를 저장하는 커패시터리스(capacitorless) 1T 디램이 제안되고 있다.
기존에 많이 제안되었던 커패시터리스 1T 디램은 SOI(Silicon On Insulator) 기판의 바디 플로팅 효과(body floating effect)를 이용하여 p-형 바디에 정공을 저장하는 방식으로 동작한다. 그러나, 바디 플로팅 효과를 이용한 커패시터리스 1T 디램은 데이터 보유 능력이 좋지 않을 뿐 만 아니라 고가의 SOI 기판을 사용해야 하므로 제조단가가 높다는 단점이 있다.
따라서, 제조단가를 낮추고, 소형화하며 우수한 데이터 보유능력을 가지는 디램 소자에 대한 필요성이 존재한다.
본 개시는 상술한 문제점을 해결하기 위한 것으로, 본 개시의 목적은 제조 단가를 낮추고 우수한 데이터 보유 능력을 가지며 공정 호환성이 우수한 듀얼게이트 모스펫 기반 메모리 소자 및 제조 방법을 제공하는 것이다.
본 개시의 일 실시 예에 따른 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법은 벌크 실리콘 기판에 산화막을 형성하는 단계, 상기 산화막에 폴리실리콘을 증착하는 단계, 상기 폴리실리콘을 열처리하여 결정화하는 단계, 상기 폴리실리콘에 서로 이격된 복수의 게이트 절연막을 증착하는 단계, 상기 복수의 게이트 절연막에 게이트 메탈을 증착하여 각각 플로팅 게이트와 컨트롤 게이트를 형성하는 단계 및 상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제1 영역 및 제2 영역에 불순물을 도핑하여 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함한다.
그리고, 상기 결정화하는 단계는 400도 내지 600도의 온도로 열처리하여 기 설정된 크기의 그레인으로 결정화할 수 있다.
또한, 상기 기 설정된 크기는 5nm 내지 100nm일 수 있다.
한편, 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법은 상기 플로팅 게이트에 제2 게이트 절연막을 증착하는 단계 및 상기 제2 게이트 절연막에 게이트 메탈을 증착하여 제2 게이트를 형성하는 단계를 더 포함할 수 있다.
본 개시의 일 실시 예에 따른 듀얼게이트 모스펫 기반 메모리 소자는 벌크 실리콘 기판, 상기 벌크 실리콘 위에 형성되는 산화막, 상기 산화막 위에 증착된 폴리실리콘, 상기 폴리실리콘 위에 서로 이격되어 증착된 복수의 게이트 절연막, 상기 복수의 게이트 절연막 중 하나의 게이트 절연막에 게이트 메탈을 증착하여 형성되는 플로팅 게이트 및 상기 복수의 게이트 절연막 중 다른 하나의 게이트 절연막에 게이트 메탈을 증착하여 형성되는 컨트롤 게이트, 상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제1 영역에 불순물을 도핑하여 형성되는 드레인 및 상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제2 영역에 불순물을 도핑하여 형성되는 소스를 포함한다.
그리고, 상기 폴리실리콘은 400도 내지 600도의 온도로 열처리되어 5nm 내지 100nm의 크기의 그레인으로 결정화될 수 있다.
또한, 상기 폴리실리콘은 상기 플로팅 게이트 아래에 위치하는 저장 영역의 그레인 경계면 트랩에 데이터 전하를 저장할 수 있다.
또한, 상기 데이터 전하는 전자 및 정공을 포함할 수 있다.
한편, 듀얼게이트 모스펫 기반 메모리 소자는 상기 플로팅 게이트 위에 증착된 제2 게이트 절연막 및 상기 제2 게이트 절연막에 게이트 메탈을 증착하여 형성되는 제2 게이트를 더 포함할 수 있다.
이상 설명한 바와 같이, 본 개시의 다양한 실시 예에 따르면, 본 개시는 벌크 실리콘 기판 상에 폴리실리콘을 사용하여 메모리 셀을 구현하므로 고가의 SOI 기판을 사용하지 않아 제조 단가를 낮출 수 있다.
그리고, 본 개시는 고집적화를 할 수 있는 폴리실리콘을 사용하여 고집적 메모리 소자를 제작할 수 있으며, 폴리실리콘의 그레인 경계면 트랩에 데이터를 저장하므로 우수한 데이터 보유 능력을 가질 수 있다.
또한, 본 개시는 기존 반도체 공정 장비 및 제조 방법에 적용할 수 있어 공정 호환성이 우수하다.
아울러, 본 개시는 플로팅 게이트에 플래시 메모리 게이트 구조를 접목함으로써 비휘발성 메모리 특성을 확보할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.
도 1은 본 개시의 일 실시 예에 따른 듀얼게이트 모스펫 기반 메모리 소자 제조 방법의 흐름도이다.
도 2a 내지 도 2e는 본 개시의 일 실시 예에 따른 제조 과정을 설명하는 도면이다.
도 3은 본 개시의 일 실시 예에 따른 메모리 소자 셀의 전류 특성도를 나타내는 도면이다.
도 4는 본 개시의 일 실시 예에 따른 메모리 소자의 동작에 따른 인가 전압을 설명하는 도면이다.
도 5a은 본 개시의 일 실시 예에 따른 메모리 소자의 프로그램(write '1') 동작을 설명하는 도면이다.
도 5b는 본 개시의 일 실시 예에 따른 메모리 소자의 이레이즈(write '0') 동작을 설명하는 도면이다.
도 5c 내지 도 5d는 본 개시의 일 실시 예에 따른 메모리 소자의 홀드 동작을 설명하는 도면이다.
도 6a는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 인가 전압을 나타내는 도면이다.
도 6b는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 드레인 전류를 나타내는 도면이다.
도 7은 본 개시의 일 실시 예에 따른 홀드 시간과 센싱 전류 마진과의 관계를 설명하는 도면이다.
도 8a는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자를 설명하는 도면이다.
도 8b는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 프로그램 동작을 설명하는 도면이다.
도 8c는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 이레이즈 동작을 설명하는 도면이다.
도 2a 내지 도 2e는 본 개시의 일 실시 예에 따른 제조 과정을 설명하는 도면이다.
도 3은 본 개시의 일 실시 예에 따른 메모리 소자 셀의 전류 특성도를 나타내는 도면이다.
도 4는 본 개시의 일 실시 예에 따른 메모리 소자의 동작에 따른 인가 전압을 설명하는 도면이다.
도 5a은 본 개시의 일 실시 예에 따른 메모리 소자의 프로그램(write '1') 동작을 설명하는 도면이다.
도 5b는 본 개시의 일 실시 예에 따른 메모리 소자의 이레이즈(write '0') 동작을 설명하는 도면이다.
도 5c 내지 도 5d는 본 개시의 일 실시 예에 따른 메모리 소자의 홀드 동작을 설명하는 도면이다.
도 6a는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 인가 전압을 나타내는 도면이다.
도 6b는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 드레인 전류를 나타내는 도면이다.
도 7은 본 개시의 일 실시 예에 따른 홀드 시간과 센싱 전류 마진과의 관계를 설명하는 도면이다.
도 8a는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자를 설명하는 도면이다.
도 8b는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 프로그램 동작을 설명하는 도면이다.
도 8c는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 이레이즈 동작을 설명하는 도면이다.
이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다. 한편, 각 실시 예는 독립적으로 구현되거나 동작될 수도 있지만, 각 실시 예는 조합되어 구현되거나 동작될 수도 있다.
도 1은 본 개시의 일 실시 예에 따른 듀얼게이트 모스펫 기반 메모리 소자 제조 방법의 흐름도이고, 도 2a 내지 도 2e는 본 개시의 일 실시 예에 따른 제조 과정을 설명하는 도면이다. 도 1 내지 도 2e를 참조하여 듀얼게이트 모스펫 기반 메모리 소자의 제조 과정을 설명한다.
도 1 및 도 2a에 도시된 바와 같이, 듀얼게이트 모스펫 기반 메모리 소자(100)의 제조 방법은 벌크 실리콘 기판(110)에 산화막(120)을 형성하는 공정이 수행된다(S110). 산화막(120)은 반도체 소자의 내부에서 전기적으로 절연시켜는 절연체의 역할을 수행할 수 있다. 또한, 산화막(120)은 이온 주입 및 불순물 도핑 공정에서 마스킹, 표면 유전성 또는 소자의 부분품의 역할을 수행할 수 있다. 한편, 산화막(120)은 가열로(Furnace), 화학기상증착(chemical vapor deposition, CVD) 장비 또는 증발기(evaporator) 등의 장비를 이용하여 습식 공정 또는 건식 공정으로 형성될 수 있다. 그리고, 형성된 산화막(120)은 SiO2일 수 있다.
도 1 및 도 2b에 도시된 바와 같이, 산화막(120)이 형성된 후, 산화막(120)에 폴리실리콘(130) 증착 공정이 수행된다(S120). 일 실시 예로서, 폴리실리콘(130)은 감압화학기상증착(low pressure chemical vapor deposition, LPCVD) 장비 등을 이용하여 증착될 수 있다.
폴리실리콘 증착 후, 폴리실리콘을 열처리하여 결정화 공정이 수행된다(S130). 폴리실리콘 증착 조건과 열처리 공정 조건에 따라 폴리실리콘의 그레인 크기가 결정될 수 있다. 본 개시의 메모리 소자(100)는 그래인 경계면(31) 트랩에 데이터 전하를 저장할 수 있다. 데이터 전하는 전자 및 정공을 모두 포함할 수 있다. 따라서, 그레인 크기가 작을수록 그레인 경계면(31)이 많아지므로 저장 공간이 많이 확보될 수 있다. 저장 공간이 많이 확보될수록 메모리 소자(100)의 전하 저장 능력이 향상될 수 있다.
일 실시 예로서, 약 400도 내지 600도의 온도에서 약 18시간 내지 36시간 동안 폴리실리콘(130)의 열처리 공정이 수행될 수 있다. 그리고, 상술한 열처리 공정 조건에서 그레인은 약 5nm 내지 100nm의 크기로 결정화될 수 있다.
한편, 하나의 벌크 실리콘 기판(110) 상에서 복수의 메모리 소자(100)가 제작될 수 있다. 이 경우, 폴리실리콘의 열처리 공정 후, 소자 간 분리를 위해 식각 공정이 추가적으로 수행될 수도 있다. 도 2c를 참조하면, 소자 간 분리를 위해 액티브(active) 영역(33a, 33b, 33c)을 패터닝하고 식각 공정이 수행될 수 있다. 폴리실리콘 아래에 산화막이 형성되었기 때문에 식각 공정만으로도 소자 간의 분리가 가능하며 STI(shallow trench isolation)/LOCOS(local oxidation of Silicon) 공정이 수행하지 않아도 된다. 하나의 벌크 실리콘 기판(110) 상에서 복수의 메모리 소자(100)가 제작되는 경우, 식각 공정이 수행되면 도 2c에 도시된 바와 같이, 복수의 액티브 영역(33a, 33b, 33c)을 가진 복수의 폴리실리콘(130a, 130b, 130c)이 이격되어 형성될 수 있다. 각각의 폴리실리콘(130a, 130b, 130c)은 열처리 공정이 수행되었기 때문에 기 설정된 크기를 가진 그레인을 포함할 수 있고, 다수의 그레인 경계면(31a, 31b, 31c)을 포함할 수 있다. 다시 하나의 메모리 소자(100)를 제작하는 실시 예를 중심으로 설명한다.
도 1 및 도 2d에 도시된 바와 같이, 결정화 공정 후, 폴리실리콘(130)에 서로 이격된 복수의 게이트 절연막(140a, 140b)이 증착되는 공정(S140) 및 복수의 게이트 절연막(140a, 140b)에 게이트 메탈을 증착하여 각각 플로팅 게이트(151)와 컨트롤 게이트(152)를 형성하는 공정이 수행된다(S150).
폴리실리콘(130)에 복수의 게이트 절연막(140a, 140b)이 이격되어 증착될 수 있도록 게이트 절연막(140a, 140b)이 증착될 필요가 없는 폴리실리콘(130) 영역은 마스킹(masking)시킬 수 있다. 이격된 복수의 게이트 절연막(140a, 140b)이 증착된 후, 게이트 절연막(140a, 140b)에 게이트 메탈을 증착하여 각각 플로팅 게이트(151)와 컨트롤 게이트(152)가 형성된다. 예를 들어, 게이트 절연막(140a, 140b)은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride) 또는 산화 아연(zinx oxide) 등 소자 성능 향상을 다양한 물질로 구현될 수 있다. 그리고, 게이트 메탈은 금속 또는 고농도 폴리실리콘으로 구현될 수 있다.
도 1 및 도 2e에 도시된 바와 같이, 플로팅 게이트(151)와 컨트롤 게이트(152)가 형성된 후, 게이트 절연막(140a, 140b)이 증착되지 않은 폴리실리콘(130)의 제1 영역(11) 및 제2 영역(12)에 불순물을 도핑하여 각각 소스 영역과 드레인 영역을 형성하는 공정이 수행된다(S160). 예를 들어, 소스 영역 및 드레인 영역의 형성을 위해 제1 영역(11) 및 제2 영역(12)은 n+ 불순물로 도핑될 수 있다. 그리고, 제1 영역(11) 및 제2 영역(12)에 전극이 형성됨으로써 듀얼게이트 모스펫 기반 메모리 소자(100)가 제작될 수 있다. 플로팅 게이트(151) 아래에 위치하는 폴리실리콘의 제3 영역(13)은 데이터 전하를 저장하는 저장 영역으로 칭할 수 있고, 컨트롤 게이트(152) 아래에 위치하는 폴리실리콘의 제4 영역(14)은 바디 영역으로 칭할 수 있다.
본 개시에 따른 메모리 소자(100)의 제작 공정은 기존의 벌크 실리콘 반도체 기반 나노 MOSFET 공정 장비를 활용할 수 있기 때문에 공정상에서 호환성을 가지는 장점이 있다. 아울러, 추가적인 소자 기술을 통하여 1T 디램 셀의 성능은 향상될 수 있다. 예를 들어, 본 개시는 다른 폴리크리스탈 반도체 또는 트랩층이 많은 반도체로 구현할 때도 응용할 수 있으므로 다양하게 적용될 수 있다.
지금까지, 메모리 소자(100)의 제작 과정을 설명하였다. 아래에서는 메모리 소자(100)의 동작에 대해 설명한다.
도 3은 본 개시의 일 실시 예에 따른 메모리 소자 셀의 전류 특성도를 나타내는 도면이다.
본 개시의 메모리 소자의 셀은 폴리실리콘 듀얼게이트 모스펫 구조로 플로팅 게이트 아래의 저장 영역에 데이터 전하를 저장할 수 있다. 메모리 소자는 데이터 전하의 저장 여부에 따라 데이터 '1'과 '0'을 구분하는 커패시터리스 1T 디램 동작을 수행할 수 있다. 메모리 소자 셀의 구조는 플로팅 게이트와 컨트롤 게이트로 구현된 듀얼게이트 구조를 기반으로 컨택저항 및 기생저항을 줄이기 위해 고농도로 도핑된 n+형 소스/드레인과 도핑하지 않는 바디/저장 영역을 포함할 수 있다. 메모리 소자의 구동은 컨트롤 게이트를 통해 제어될 수 있다. 도 3에 도시된 바와 같이, 컨트롤 게이트 전압이 증가되면 메모리 소자는 전류가 흐르는 스위칭 동작을 수행할 수 있다. 플로팅 게이트에는 전압이 인가되지 않아, 플로팅 게이트는 플로팅 상태일 수 있다. 바디/저장 영역에는 그레인 경계면이 존재하며, 그레인 경계면의 트랩을 이용하여 전하를 저장해서 디램 동작이 수행될 수 있다.
바디 영역에 정공을 저장하기 위한 프로그램 동작은 드레인에 높은 양의 전압을 인가하여 충돌 이온화(impact ionization) 현상을 발생시켜 전자-정공 쌍을 형성시키는 방식으로 수행될 수 있다. 프로그램 동작을 통해 생성된 전자는 드레인으로 빠져나가고, 정공은 저장 영역에 남을 수 있다. 저장 영역에 정공이 저장된 경우를 데이터 '1'인 상태(state '1')라고 정의하며 데이터 '1'인 상태는 저장 영역의 포텐셜 장벽을 낮추면서 높은 드레인 전류 값을 나타낼 수 있다.
드레인에 높은 음의 전압이 인가되면 메모리 소자는 이레이즈 동작을 수행할 수 있고, 저장 영역에 저장되어 있던 정공은 드레인으로 빠져나갈 수 있다. 정공이 드레인으로 빠져나가면서 동시에 저장 영역으로 전자가 유입될 수 있다. 저장 영역에 정공이 제거되고 전자가 저장된 경우를 데이터 '0'인 상태(state '0')라고 정의한다. 데이터 '0'인 상태에서는 데이터 '1'인 상태보다 높은 포텐셜 장벽을 가지며, 낮은 드레인 전류 값을 나타낼 수 있다.
본 개시의 메모리 소자는 저장 영역에 저장된 전하(데이터 '1'과 '0' 상태)에 따라 확연한 드레인 전류 값의 차이(Sensing Current Margin, 센싱 전류 마진)를 가질 수 있다. 또한, 메모리 소자는 저장 영역의 그레인 경계면 트랩을 이용하여 데이터 전하를 저장하기 때문에 우수한 데이터 보유 능력을 가지는 장점이 있다.
도 4는 본 개시의 일 실시 예에 따른 메모리 소자의 동작에 따른 인가 전압을 설명하는 도면이다.
상술한 바와 같이, 메모리 소자는 정공을 저장하는 프로그램 동작(write '1'), 전자를 저장하는 이레이즈 동작(write '0'), 저장된 데이터 전하에 따른 전류 값을 센싱하는 리드 동작, 데이터 전하를 유지하는 홀드 동작을 수행할 수 있다.
일 실시 예로서, 도 4을 참조하면 메모리 소자의 프로그램 동작을 위해 컨트롤 게이트에는 0V, 드레인에는 10V, 소스에는 0V가 인가될 수 있다. 이레이즈 동작을 위해 컨트롤 게이트에는 0V, 드레인에는 -6V, 소스에는 0V가 인가될 수 있다. 리드 동작을 위해 컨트롤 게이트에는 6V, 드레인에는 7V, 소스에는 0V가 인가될 수 있다. 홀드 동작을 위해 컨트롤 게이트, 드레인 및 소스에는 모두 0V가 인가될 수 있다. 즉, 컨트롤 게이트, 드레인 및 소스에 적절한 전압이 인가되면, 메모리 소자는 대응되는 동작을 수행할 수 있다.
일반적으로 플로팅 게이트에는 전압이 인가되지 않아 플로팅 상태일 수 있다. 그러나, 어레이(array) 설계를 고려할 때, 설계자는 셀 간의 프로그램/이레이즈/리드 동작시 발생될 수 있는 간섭현상을 최소화하기 위해 플로팅 게이트에 전압을 인가해 간섭현상으로 발생되는 문제점을 최소화할 수도 있다.
아래에서는, 메모리 소자의 각 동작에 대해 자세히 설명한다.
도 5a은 본 개시의 일 실시 예에 따른 메모리 소자의 프로그램(write '1') 동작을 설명하는 도면이다.
도 5a를 참조하면, 프로그램 동작은 데이터 전하인 정공(1)을 충돌 이온화(impact ionization) 현상을 이용하여 생성시키고 저장 영역(13)의 그레인 경계면(31)에 생성된 정공(1)을 저장시키는 동작(데이터 '1' 상태로 만드는 동작)을 의미한다. 드레인(11)에 높은 양의 전압이 인가되면, 드레인(11)과 저장 영역(13) 사이에 높은 전계가 형성되어 충돌 이온화 현상이 발생된다. 충돌 이온화 현상은 전자-정공 쌍을 생성하게 되고 전자(3)는 드레인(11)으로 빠져나가게 된다. 생성되었던 정공(1)은 저장 영역(13)에 남아 그레인 경계면(31)에 붙잡히게 된다. 프로그램 동작을 통해 메모리 소자 셀은 데이터 '1'인 상태가 될 수 있다. 본 개시의 메모리 소자는 밴드간 터널링(band-to-band tunneling), GIDL(gate-induced-drain-leakage) 또는 TAT(trap-assist tunneling)을 이용하여 전자-정공 쌍을 생성하고, 정공을 저장하는 방식으로 프로그램 동작을 수행할 수 있다. TAT는 그레인 경계면(31)의 트랩을 이용하여 전자를 터널링시키기 때문에 밴드간 터널링에 비해 상대적으로 낮은 전압에서도 발생할 수 있다.
도 5b는 본 개시의 일 실시 예에 따른 메모리 소자의 이레이즈(write '0') 동작을 설명하는 도면이다.
도 5b를 참조하면, 이레이즈 동작은 저장 영역(13)에 저장되어 있던 정공(1)을 제거하고 전자(3)를 주입시켜 전자(3)의 양을 증가시키는 동작(데이터 '0' 상태로 만드는 동작)을 의미한다. 저장 영역(13)에 저장된 정공(1)을 제거하는 방식은 높은 음의 전압을 드레인(11)에 인가하여 드리프트와 확산 현상을 통해 정공(1)을 드레인(11)으로 빠져 나가게 하는 방식으로 수행될 수 있다. 정공(1)이 빠져나가는 동시에 전자(3)가 드레인(11)에서 저장 영역(13)으로 유입되며, 저장 영역(13)에 있는 그레인 경계면(31)에 전자(3)가 붙잡히게 된다. 이레이즈 동작을 통해 저장 영역(13)에 저장된 정공(1)의 양은 크게 줄고, 전자(3)가 저장되면서 메모리 소자 셀은 데이터 '0'인 상태가 될 수 있다.
도 5c 내지 도 5d는 본 개시의 일 실시 예에 따른 메모리 소자의 홀드 동작을 설명하는 도면이다.
도 5c는 데이터 '1' 상태를 나타내고, 도 5d는 데이터 '0' 상태를 나타낸다. 홀드 동작은 플로팅 게이트(151) 또는 컨트롤 게이트(152)에 전압을 인가하지 않고 저장된 정공(1) 또는 전자(3) 양을 유지하는 동작을 의미한다. 저장 영역(13)에 저장된 정공(1) 또는 전자(3)는 그레인 경계면(31)에 붙잡힌 상태이므로 이동이 제한되어 드리프트과 확산에 의해 사라지지 않아 상당히 오랫동안 유지될 수 있다. 그리고 정공(1) 또는 전자(3)의 유지는 그레인 경계면(31) 트랩 중 밴드갭 중간 레벨의 트랩을 이용하므로 전자-정공 재결합 현상이 최소화될 수 있다. 즉, 그레인 경계면(31)의 트랩에 데이터 전하를 저장하는 방식은 전하 보유 능력을 크게 향상시키므로 본 개시의 메모리 소자는 데이터 보유 능력이 우수한 장점이 있다.
한편, 리드 동작은 메모리 소자의 전류를 센싱하기 위해 컨트롤 게이트(152)와 드레인(11)에 각각 전압을 인가하여 수행될 수 있다. 컨트롤 게이트(152)에 양의 전압이 인가되면 바디 영역(14)에 채널이 형성되고 채널 저항이 줄어들 수 있다. 데이터 '1' 상태의 경우, 저장 영역(13)의 그레인 경계면(31)에 정공(1)이 저장되어 포텐셜 장벽이 낮기 때문에 저장 영역(13)의 저항이 낮게 유지될 수 있다. 반면에 데이터 '0' 상태의 경우, 저장 영역(13)의 그레인 경계면(31)에 전자(3)가 저장되어 포텐셜 장벽이 데이터 '1' 상태의 경우에 비해 높게 형성되기 때문에 저장 영역(13)의 저항이 상대적으로 높을 수 있다. 높은 저항성은 소자의 전류 값을 낮춘다. 따라서, 데이터 상태에 따라 전류 값이 다르기 때문에 전류 값을 센싱하는 리드 동작을 통해 메모리 소자의 상태가 구분될 수 있다.
도 6a는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 인가 전압을 나타내는 도면이고, 도 6b는 본 개시의 일 실시 예에 따른 메모리 소자의 동작 모드에 따른 드레인 전류를 나타내는 도면이다.
도 6a에 도시된 바와 같이 각 동작에 따른 전압이 메모리 소자에 인가되면, 도 6b에 도시된 바와 같이 각 동작에 대응되는 드레인 전류가 확인될 수 있다. 리드 동작의 경우, 데이터 '1' 상태와 '0' 상태에 따라 드레인 전류가 확연히 차이가 있음을 알 수 있다.
도 7은 본 개시의 일 실시 예에 따른 홀드 시간과 센싱 전류 마진과의 관계를 설명하는 도면이다.
도 7을 참조하면, 상온(300K)에서 100ms의 홀드 시간을 가지더라도 전류 마진이 유지되는 것을 확인할 수 있다. 본 개시의 메모리 소자는 기존 디램에서 요구되는 보유 시간인 64ms(358K)를 만족시키므로 우수한 전하 보유 능력을 가진다는 것을 알 수 있다.
한편, 메모리 소자는 플로팅 게이트를 플래시 메모리의 게이트 구조로 설계되는 경우, 커패시터리스 디램과 플래시 메모리를 집적화한 소자로 구현될 수 있다.
도 8a는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자를 설명하는 도면이다.
상술한 메모리 소자의 플로팅 게이트와 컨트롤 게이트는 동일한 공정을 통해 형성될 수 있다. 그러나, 메모리 소자가 플래시 메모리의 게이트 구조로 설계되는 경우, 플로팅 게이트 영역에 대한 별도의 공정을 통해 플래시 메모리 게이트 구조가 형성될 수 있다. 또는, 플로팅 게이트 영역과 컨트롤 게이트 영역이 각각 다른 공정을 통해 형성될 수도 있다.
일 실시 예로서, 플로팅 게이트(151)가 형성된 후, 플로팅 게이트(151)에 제2 절연막(160)을 증착하는 공정이 수행될 수 있다. 그리고, 제2 절연막(160)이 증착된 후, 제2 절연막(160)에 게이트 메탈을 증착하여 제2 게이트(170)가 형성될 수 있다. 플로팅 게이트(151)와 제2 게이트(170)를 포함하는 플래시 메모리 게이트 구조 및 컨트롤 게이트(152)가 형성된 후, 게이트 절연막(140a, 140b)이 증착되지 않은 폴리실리콘(130)의 제1 영역(11) 및 제2 영역(12)에 불순물을 도핑하여 각각 소스 영역과 드레인 영역을 형성하는 공정이 수행될 수 있다. 그리고, 제1 영역(11) 및 제2 영역(12)에 전극이 형성됨으로써 플래시 메모리 게이트 구조를 포함하는 메모리 소자(100a)가 제작될 수 있다.
도 8a에는 플래시 메모리 게이트 구조를 포함하는 메모리 소자(100a)의 단면이 도시되어 있다. 상술한 바와 같이, 메모리 소자의 폴리실리콘의 양측 영역에는 각각 드레인(11)과 소스(12)가 형성된다. 그리고, 플로팅 게이트(151) 아래의 폴리실리콘 영역은 저장 영역(13)이고, 컨트롤 게이트(152) 아래의 폴리실리콘 영역은 바디 영역(14)이다. 플로팅 게이트 영역을 플래시 메모리 게이트 구조로 구현하는 경우, 저장 영역(13)은 휘발성의 디램 동작을 수행하고, 플로팅 게이트(151)는 비휘발성의 플래시 메모리 동작을 수행할 수 있다.
도 8b는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 프로그램 동작을 설명하는 도면이고, 도 8c는 본 개시의 일 실시 예에 따른 플래시 메모리 게이트 구조를 포함하는 메모리 소자의 이레이즈 동작을 설명하는 도면이다.
도 8b를 참조하여 프로그램 동작을 설명한다. 드레인(11)과 플로팅 게이트(151) 위의 제2 게이트(170)에 각각 양의 전압이 인가되면, 충돌 이온화 현상이 발생될 수 있다. 충돌 이온화 현상에 의해 생성된 정공(1)은 저장 영역(13)의 그레인 경계면(31) 트랩에 저장되고, 전자(3)는 열 전자 주입(hot electron injection) 현상에 의해 플로팅 게이트(151)로 주입될 수 있다. 이와 같이, 동시적으로 프로그램 동작이 가능하며, 플래시 메모리 게이트 구조를 포함하는 메모리 소자는 하나의 소자에서 휘발성/비휘발성 메모리 기능을 동시에 구현할 수 있다.
도 8c를 참조하여 이레이즈 동작을 설명한다. 이레이즈 동작은 디램과 플래시메모리 각각 구별되며, 디램의 이레이즈 동작은 상술한 바와 같이 드레인(11)에 음의 전압을 인가하여 수행될 수 있다. 플래시 메모리의 이레이즈 동작은 드레인(11)에 양의 전압을 인가하고, 제2 게이트(170)에 음의 전압을 인가하여 플로팅 게이트(151)에서 전자(3)를 빼내는 방식으로 수행될 수 있다.
플로팅 게이트(151)와 폴리실리콘 저장 영역(13)에 저장된 전하에 따라 저장 영역의 저항은 변하며, 리드 동작을 통해 전류값을 확인하여 메모리 소자의 상태가 확인될 수 있다. 커패시터리스 디램과 플래시 메모리의 집적화는 단기기억과 장기기억 메모리를 동시에 구현하는 것이며, 뉴런모픽 시스템에 활용될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100, 100a: 메모리 소자
110: 벌크 실리콘 기판 120: 산화막
130: 폴리실리콘 140a, 140b: 게이트 절연막
151: 플로팅 게이트 152: 컨트롤 게이트
110: 벌크 실리콘 기판 120: 산화막
130: 폴리실리콘 140a, 140b: 게이트 절연막
151: 플로팅 게이트 152: 컨트롤 게이트
Claims (9)
- 벌크 실리콘 기판에 산화막을 형성하는 단계;
상기 산화막에 폴리실리콘을 증착하는 단계;
상기 폴리실리콘을 열처리하여 결정화하는 단계;
상기 폴리실리콘에 서로 이격된 복수의 게이트 절연막을 증착하는 단계;
상기 복수의 게이트 절연막에 게이트 메탈을 증착하여 각각 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; 및
상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제1 영역 및 제2 영역에 불순물을 도핑하여 각각 소스 영역과 드레인 영역을 형성하는 단계;를 포함하는 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 결정화하는 단계는,
400도 내지 600도의 온도로 열처리하여 기 설정된 크기의 그레인으로 결정화하는, 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법. - 제2항에 있어서,
상기 기 설정된 크기는,
5nm 내지 100nm인, 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 플로팅 게이트에 제2 게이트 절연막을 증착하는 단계; 및
상기 제2 게이트 절연막에 게이트 메탈을 증착하여 제2 게이트를 형성하는 단계;를 더 포함하는 듀얼게이트 모스펫 기반 메모리 소자의 제조 방법. - 벌크 실리콘 기판;
상기 벌크 실리콘 위에 형성되는 산화막;
상기 산화막 위에 증착된 폴리실리콘;
상기 폴리실리콘 위에 서로 이격되어 증착된 복수의 게이트 절연막;
상기 복수의 게이트 절연막 중 하나의 게이트 절연막에 게이트 메탈을 증착하여 형성되는 플로팅 게이트; 및
상기 복수의 게이트 절연막 중 다른 하나의 게이트 절연막에 게이트 메탈을 증착하여 형성되는 컨트롤 게이트;
상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제1 영역에 불순물을 도핑하여 형성되는 드레인; 및
상기 게이트 절연막이 증착되지 않은 상기 폴리실리콘의 제2 영역에 불순물을 도핑하여 형성되는 소스;를 포함하는 듀얼게이트 모스펫 기반 메모리 소자. - 제5항에 있어서,
상기 폴리실리콘은,
400도 내지 600도의 온도로 열처리되어 5nm 내지 100nm의 크기의 그레인으로 결정화되는, 듀얼게이트 모스펫 기반 메모리 소자. - 제6항에 있어서,
상기 폴리실리콘은,
상기 플로팅 게이트 아래에 위치하는 저장 영역의 그레인 경계면 트랩에 데이터 전하를 저장하는, 듀얼게이트 모스펫 기반 메모리 소자. - 제7항에 있어서,
상기 데이터 전하는 전자 및 정공을 포함하는, 듀얼게이트 모스펫 기반 메모리 소자. - 제5항에 있어서,
상기 플로팅 게이트 위에 증착된 제2 게이트 절연막; 및
상기 제2 게이트 절연막에 게이트 메탈을 증착하여 형성되는 제2 게이트;를 더 포함하는 듀얼게이트 모스펫 기반 메모리 소자.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |