KR20140069854A - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 로직공정에 부합하여 별도의 추가 공정없이 제조 가능하고, 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것으로, 기판상에 형성된 플로팅게이트; 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트; 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서; 상기 기판에 형성되어 상기 플로팅게이트와 인접한 제1접합영역; 및 상기 기판에 형성되어 상기 선택게이트에 인접한 제2접합영역을 포함하는 비휘발성 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다,
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip; SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
이처럼, 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 빼놓을 수 없는 것 중 하나가 임베디드 메모리(embedded memory)이다. 임베디드 메모리에서도 각광받는 메모리가 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)이라 할 수 있다. 이는 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리 장치이기 때문이다. 이 장치는 전력 소모가 적고 고속 프로그래밍이 가능하여 메모리를 자주 변경해야 하는 제품에 주로 채용되고 있다.
EEPROM에는 하나의 게이트(예컨대, 플로팅게이트)를 구비한 싱글 게이트(single gate) EEPROM(또는, 싱글 폴리 EEPROM(single poly EEPROM)), 두 개의 게이트(예컨대, 플로팅게이트 및 컨트롤게이트)가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다.
EEPROM에서 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM은 싱글 게이트 EEPROM 대비 고집적화에 유리한 반면에 CMOS(complementary MOS) 트랜지스터와 같은 로직소자(logic device)와 함께 형성하기 위해서는 복잡한 공정을 거쳐야하는 단점이 있다. 즉, 생산성 및 수율 측면에서 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM을 임베디드 메모리에 적용하는데 한계가 있다.
반면에, 싱글 게이트 EEPROM은 단순화된 표준공정을 갖기 때문에 임베디드 메모리에 적용이 용이하다. 즉, 표준 로직공정(logic process 또는 표준 CMOS 공정(CMOS process)과 부합하여 추가 공정 또는 추가 비용 투입 없이 메모리 기능을 추가할 수 있기 때문에 임베디드 메모리 제품에 쉽게 탑재될 수 있다. 그러나, 싱글 게이트 EEPROM은 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM 대비 집적도가 낮다는 단점이 있다.
따라서, 싱글 게이트 EEPROM과 같이 로직공정에 부합하여 별도의 추가 공정없이 제조가 가능하며, 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM와 유사한 또는, 더 우수한 집적도를 구현할 수 있는 비휘발성 메모리 장치에 대한 연구가 절실히 필요하다.
본 발명의 실시예는 로직공정에 부합하여 별도의 추가 공정없이 제조할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 집적도를 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 기판상에 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 플로팅게이트를 형성함과 동시에 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트를 형성하는 단계; 상기 플로팅게이트 및 상기 선택게이트 측벽에 스페이서를 형성하되, 상기 스페이서가 상기 갭을 갭필하도록 형성하는 단계; 및 상기 플로팅게이트에 인접한 기판 및 상기 선택게이트에 인접한 기판에 각각 제1접합영역 및 제2접합영역을 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 로직영역과 메모리영역을 갖는 기판상에 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 상기 로직영역에 게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트 및 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트를 형성하는 단계; 상기 게이트, 플로팅게이트 및 선택게이트 측벽에 스페이서를 형성하되, 상기 스페이서가 상기 갭을 갭필하도록 형성하는 단계; 및 상기 게이트 양측 기판, 상기 플로팅게이트에 인접한 기판 및 상기 선택게이트에 인접한 기판에 불순물영역을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 플로팅게이트; 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트; 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서; 상기 기판에 형성되어 상기 플로팅게이트와 인접한 제1접합영역; 및 상기 기판에 형성되어 상기 선택게이트에 인접한 제2접합영역을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 소자분리막에 의하여 활성영역을 갖는 기판; 상기 활성영역의 양측 가장자리에 형성된 제1접합영역 및 제2접합영역; 상기 제1접합영역 및 상기 제2접합영역 사이의 상기 활성영역 상에 형성되어 갭을 갖고 서로 이웃하는 플로팅게이트 및 선택게이트; 및 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역; 복수의 상기 활성영역과 교차하는 복수의 게이트라인; 상기 게이트라인 사이의 상기 활성영역에 형성된 접합영역; 및 어느 하나의 상기 게이트라인을 기준으로 일측 및 타측 상기 접합영역에 각각 연결된 제1도전라인 및 제2도전라인을 포함하고, 상기 게이트라인은 복수의 플로팅게이트; 복수의 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트; 및 복수의 상기 플로팅게이트와 상기 선택게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅게이트, 플로팅게이트와 갭을 갖고 인접한 선택게이트 및 갭을 갭필하는 스페이서를 구비함으로써, 로직공정에 부합하여 별도의 추가 공정없이 비휘발성 메모리 장치를 제조함과 동시에 고집적화를 구현할 수 있는 효과가 있다.
또한, 본 기술은 갭을 갭필하는 스페이서가 플로팅게이트와 선택게이트 사이의 유전막으로 작용함으로써, 제조공정을 단순화시킴과 동시에 집적도 향상이 용이하고, 집적도가 증가할수록 플로팅게이트와 선택게이트 사이의 커플링비를 증가시킬 수 있는 효과가 있다.
또한, 본 기술은 플로팅게이트를 커플링시키는 컨트롤게이트의 기능을 수행하는 선택게이트를 구비함으로써, 과소거를 방지함과 동시에 비휘발성 메모리 장치의 동작특성 향상시킬 수 있는 효과가 있다,
도 1a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 사시도.
도 1b는 도 1a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 1c는 도 1a에 도시한 B-B'절취선을 따라 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 활성영역의 변형예들을 도시한 평면도.
도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 플로팅게이트와 선택게이트의 변형예들을 도시한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 제조방법에 대한 일례를 도시한 공정단면도.
도 4a 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 프로그램동작을 나타낸 도면.
도 4b 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 소거동작을 나타낸 도면
도 4c 및 도 4d는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 리드동작을 나타낸 도면.
도 5a 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 6a 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 6b는 도 6a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 도시한 블럭도.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 카드를 도시한 블럭도.
도 1b는 도 1a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 1c는 도 1a에 도시한 B-B'절취선을 따라 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 활성영역의 변형예들을 도시한 평면도.
도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 플로팅게이트와 선택게이트의 변형예들을 도시한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 제조방법에 대한 일례를 도시한 공정단면도.
도 4a 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 프로그램동작을 나타낸 도면.
도 4b 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 소거동작을 나타낸 도면
도 4c 및 도 4d는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 리드동작을 나타낸 도면.
도 5a 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 6a 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 6b는 도 6a에 도시된 A-A'절취선을 따라 도시한 단면도.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 도시한 블럭도.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 카드를 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 임베디드 메모리(embedded memory)에 적용이 용이한 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 구체적으로, 본 발명의 실시예는 임베디드 메모리에서도 각광받는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)에서 싱글 게이트 EEPROM(single gate EEPROM)과 같이 로직공정(logic process)에 부합하여 별도의 추가 공정없이 제조할 수 있으며, 싱글 게이트 EEPROM보다 향상된 집적도를 갖는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
참고로, 공지된 싱글 게이트 EEPROM은 플로팅게이트(floating gate)를 커플링(coupling)시키기 위하여 기판에 형성된 웰(Well)과 같은 불순물영역을 사용하기 때문에 제조공정이 로직공정과 부합하여 별도의 추가공정이 필요하지 않지만, 집적도를 증가시키는데 한계가 있다. 플로팅게이트와 컨트롤게이트가 수직으로 적층된 적층 게이트 EEPROM, 컨트롤게이트와 플로팅게이트가 나란히 배치된 듀얼 게이트 EEPROM 및 컨트롤게이트가 플로팅게이트의 일측면을 덮는 분리 게이트 EEPROM은 모두 플로팅게이트를 커플링시키기 위한 컨트롤게이트를 구비하기 때문에 집적도를 증가시킬 수 있다. 그러나, 플로팅게이트와 컨트롤게이트를 동시에 형성할 수 없기 때문에 로직공정 이외에 별도의 추가공정이 반드시 필요하다는 단점이 있다.
따라서, 후술하는 본 발명의 실시예는 플로팅게이트 및 플로팅게이트를 커플링시키는 컨트롤게이트로서 과소거(over erase) 방지 기능을 갖는 선택게이트를 구비하여 집적도를 증가시킴과 동시에 로직공정을 기반으로 플로팅게이트와 컨트롤게이트를 동시에 형성할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치는 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 따른 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이다. 구체적으로, 도 1a는 사시도이고, 도 1b 및 도 1c는 각각 도 1a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 그리고, 도 2a는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 활성영역의 변형예들을 도시한 평면도이고, 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀에서 플로팅게이트와 선택게이트의 변형예들을 도시한 평면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 기판(101)에는 제1도전형의 웰(Well, 102)이 형성되어 있다. 기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator)기판일 수 있다. 웰(102)은 단위셀이 동작할 수 있는 베이스(baes)를 제공하기 위한 것으로, 기판(101)에 제1도전형의 불순물을 이온주입하여 형성된 것일 수 있다.
기판(101)에는 활성영역(104)을 정의하는 소자분리막(103)이 형성되어 있다. 소자분리막(103)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연막을 포함할 수 있다. 기판(101) 표면을 기준으로 소자분리막(103)의 깊이는 웰(102)의 깊이보다 작을 수 있다. 한편, 경우에 따라 소자분리막(103)의 깊이가 웰(102)의 깊이보다 더 클 수도 있다.
소자분리막(103)에 의하여 정의된 활성영역(104)은 제1방향으로의 장축과 제1방향과 교차(또는 직교)하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다(도 2a의 'A' 참조). 또한, 도 2a에 도시된 바와 같이, 활성영역(104)은 활성영역(104)의 양측 가장자리에 형성된 접합영역(즉, 소스영역 및 드레인영역)과 이들에 연결되는 도전라인 사이의 콘택을 위하여 제2방향으로 돌출된 복수의 돌출부(104A)를 더 포함할 수 있다. 복수의 돌출부(104A)는 활성영역(104)의 일측 또는 타측에 형성된 형태(도 2a의 'B' 참조), 활성영역(104)의 양측 가장자리에 형성되고 동일한 방향으로 배치된 형태(도 2a의 'C' 참조), 활성영역(104)의 양측 가장자리에 형성되고 서로 다른 방향으로 배치된(또는 지그재그로 배치된) 형태(도 2a의 'D' 참조) 및 활성영역(104)의 양측 가장자리에 형성되고 제2방향으로 일측 및 타측에 모두 배치된 형태(도 2a의 'E' 참조)를 가질 수 있다. 돌출부(104A)의 형태는 접합영역에 연결되는 도전라인의 배치형태에 따라 조절할 수 있다.
기판(101)상에는 플로팅게이트(Floating Gate, FG, 105), 플로팅게이트(105)와 갭(gap, 107)을 갖고 이웃하는 선택게이트(Select Gate, SG, 106)가 형성되어 있다. 즉, 선택게이트(106)는 적어도 하나 이상의 플로팅게이트(105) 측벽과 마주보는 측벽을 갖는 형태일 수 있다. 여기서, 플로팅게이트(105) 및 선택게이트(106)가 플라나게이트인 경우를 예시하였으나, 플로팅게이트(105) 및 선택게이트(106)는 3차원 게이트 구조 예컨대, 핀게이트(Fin Gate)로 형성할 수도 있다.
플로팅게이트(105)는 논리 정보를 저장하는 역할을 수행한다. 그리고, 선택게이트(106)는 프로그램동작(program operation), 소거동작(erase operation) 및 리드동작(read operation)시 플로팅게이트(105)를 커플링(coupling)시키는 컨트롤게이트의 역할을 수행함과 동시에 소거동작시 과소거(over-erase)를 방지하는 역할을 수행한다.
플로팅게이트(105)는 제1방향으로 활성영역(104)의 중심부에 위치하고, 활성영역(104)과 중첩되는 구조를 가질 수 있다. 이때, 플로팅게이트(105)는 제2방향으로 활성영역(104)을 덮고, 양측 끝단이 소자분리막(103)과 중첩되는 구조를 가질 수 있다. 즉, 제2방향으로 플로팅게이트(105)의 선폭은 제2방향으로의 활성영역(104) 선폭과 동일하거나, 또는 더 클 수 있다. 도 2b에 도시된 바와 같이, 플로팅게이트(105)는 바타입의 형태를 갖거나(도 2b의 'A' 참조), 양측 끝단이 일부 돌출된 형태(도 2b의 'D' 참조) 또는 일측 끝단이 일부 돌출된 형태(도 2b의 'E' 참조)를 가질 수 있다. 참고로, 양측 또는 일측 끝단이 일부 돌출된 형태의 플로팅게이트(105)는 선택게이트(106)와 마주보는 측벽의 면적을 증가시켜 이들 사이의 커플링비(coupling ratio)를 더욱더 증가시키기 위한 구조이다.
선택게이트(106)는 제1방향으로 활성영역(104)의 중심부에 위치하고, 플로팅게이트(105)와 나란히 배치될 수 있다. 이때, 선택게이트(106)는 제2방향으로 양측 끝단이 소자분리막(103)과 중첩되는 구조를 가질 수 있고, 플로팅게이트(105)와 나란히 배치될 수 있다(도 2b의 'A' 및 'E' 참조). 즉, 제2방향으로의 플로팅게이트(105) 양측 측벽과 선택게이트(106) 양측 끝단의 측벽이 서로 마주보는 구조를 가질 수 있다. 이는 플로팅게이트(105)와 선택게이트(106)가 서로 마주보는 측벽의 면적을 증가시켜 플로팅게이트(105)와 선택게이트(106) 사이의 커플링 비(coupling ratio)를 증가시키기 위함이다.
한편, 경우에 따라 플로팅게이트(105)와 선택게이트(106) 사이의 커플링 비를 충분히 확보할 수 있다면, 선택게이트(106)는 제2방향으로 플로팅게이트(105)의 일측 또는 타측 측벽과 마주보는 측벽을 구비한 형태(도 2b의 'C' 및 'E' 참조) 또는 바타입(또는 라인타입)의 형태(도 2b의 'B' 참조)를 가질 수 있다. 이 경우, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 집적도를 더욱더 증가시킬 수 있고, 제조공정에 대한 난이도를 감소시킬 수 있는 장점이 있다.
선택게이트(106)는 갭(107)을 갖고 플로팅게이트(105)와 이웃하는 형태로, 제1방향 및 제2방향으로 갭(107) 선폭은 일정하다. 구체적으로, 플로팅게이트(105)와 선택게이트(106)가 서로 마주보는 측벽 사이에는 갭(107)이 형성되어 있으며, 갭(107)은 플로팅게이트(105)와 선택게이트(106) 사이에서 일정한 폭을 유지한다. 갭(107)은 플로팅게이트(105)와 선택게이트(106) 사이를 절연시키는 유전막(예컨대, IPD)이 형성될 공간을 제공하기 위한 것이다. 따라서, 갭(107)의 선폭은 단위셀의 설계마진, 형성공정, 동작특성 등을 고려하여 조절할 수 있다. 구체적으로, 갭(107)의 선폭은 단위셀의 디자인 룰(design rule), 선택게이트(106)와 플로팅게이트(105) 사이의 커플링 비등을 고려하여 조절할 수 있다. 갭(107)의 선폭이 감소할수록 플로팅게이트(105)와 선택게이트(106) 사이의 커플링 비를 증가시킬 수 있다. 일례로, 갭(107)은 30nm 내지 90nm 범위의 선폭을 가질 수 있다.
플로팅게이트(105) 및 선택게이트(106)와 기판(101) 사이에는 게이트절연막(112)이 형성되어 있다. 게이트절연막(112)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막일 수 있다.
플로팅게이트(105)와 선택게이트(106) 측벽에는 스페이서(108)가 형성되어 있으며, 제1방향 및 제2방향으로 플로팅게이트(105)와 선택게이트(106)가 서로 마주보는 측벽에 형성되는 스페이서(108)에 의하여 갭(107)이 매립된다. 이때, 갭(107)을 매립하는 스페이서(108)는 플로팅게이트(105)와 선택게이트(106) 사이를 절연시키는 유전막(예컨대, IPD)으로 작용한다. 따라서, 스페이서(108)는 절연막을 포함하며, 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막일 수 있다. 스페이서(108)로 사용되는 절연막은 선택게이트(106)와 플로팅게이트(105) 사이의 커플링 비를 고려하여 공지된 다양한 물질들 중에서 선택될 수 있다.
후술하는 비휘발성 메모리 장치의 단위셀 제조방법에서 언급하겠지만, 플로팅게이트(105)와 선택게이트(106)는 동일한 게이트도전막을 식각하여 동시에 형성된 것이다. 따라서, 플로팅게이트(105) 및 선택게이트(106)는 동일 평면상에 위치한다. 즉, 플로팅게이트(105)의 상부면과 선택게이트(106)의 상부면은 동일 평면상에 위치할 수 있다. 플로팅게이트(105)와 선택게이트(106) 사이의 커플링 비를 증가시키기 위하여 선택게이트(106)가 플로팅게이트(105)의 측벽 및 상부면을 덮는 형태를 가질 수도 있으나, 이 경우에는 플로팅게이트(105)와 선택게이트(106)를 로직공정 이외의 별도 공정을 통해 각각 형성해야만 상술한 형태를 구현할 수 있다. 즉, 플로팅게이트(105)의 상부면과 선택게이트(106)의 상부면이 서로 동일한 평면상에 위치하는 것은 이들이 로직공정을 기반을 동시에 형성된 구조물임을 반증하는 것이다.
플로팅게이트(105) 및 선택게이트(106)는 동일한 물질을 포함할 수 있다. 플로팅게이트(105) 및 선택게이트(106)는 실리콘함유 재료를 포함할 수 있다. 일례로, 플로팅게이트(105) 및 선택게이트(106)는 폴리실리콘막을 포함할 수 있다. 이때, 폴리실리콘막은 제2도전형의 불순물이 도핑된 도프드(Doped) 폴리실리콘막이거나, 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다.
플로팅게이트(105)와 인접한 활성영역(104)에는 제1접합영역(109)이 형성되어 있고, 선택게이트(106)와 인접한 활성영역(104)에는 제2접합영역(110)이 형성되어 있으며, 플로팅게이트(105)와 선택게이트(106) 사이의 활성영역(104)에는 제3접합영역(111)이 형성되어 있다. 즉, 제1방향으로 활성영역(104)의 양측 가장자리에 제1접합영역(109)과 제2접합영역(110)이 형성되어 있고, 제1접합영역(109)과 제2접합영역(110) 사이의 활성영역(104) 중심부에 제3접합영역(111)이 형성되어 있다. 제1접합영역(109)과 제3접합영역(111) 사이의 활성영역(104) 상부 및 제3접합영역(111)과 제2접합영역(110) 사이의 활성영역(104) 상부에 각각 플로팅게이트(105) 및 선택게이트(106)가 위치한다. 그리고, 제3접합영역(111) 상부에는 플로팅게이트(105)와 선택게이트(106) 사이의 갭(107)을 매립하는 스페이서(108)가 위치한다.
제1접합영역(109), 제2접합영역(110) 및 제3접합영역(111)은 기판(101)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(109)과 제2접합영역(110)은 소스영역 및 드레인영역으로 작용하며, LDD 구조를 가질 수 있다. 구체적으로, 제1접합영역(109)과 제2접합영역(110)은 제2도전형의 제1불순물영역(109A, 110A) 및 제2도전형의 제2불순물영역(109B, 110B)을 포함하고, 제2불순물영역(109B, 110B)의 불순물 도핑농도가 제1불순물영역(109A, 110A)의 불순물 도핑농도보다 더 클 수 있다. 제3접합영역(111)은 선택게이트(106) 및 플로팅게이트(105)에 의하여 활성영역(104)에 유도된 채널을 전기적으로 연결하는 역할을 수행하며, 제2도전형의 제1불순물영역(109A, 110A)과 동일한 도전형 및 동일한 불순물 도핑농도를 가질 수 있다. 즉, 제3접합영역(111)은 제1불순물영역(109A, 110A) 형성공정시 동시에 형성된 것일 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 동일 평면상에 위치하는 플로팅게이트(105) 및 선택게이트(106)을 구비함으로써, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(105)와 선택게이트(106) 사이 갭(107)의 선폭이 감소할수록 커플링 비가 증가하기 때문에 비휘발성 메모리 장치의 집적도가 증가할수록 동작특성 및 집적도를 보다 향상시킬 수 있다. 즉, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 베이스공정이 되는 로직공정의 테크(technology)가 증가할수록 비휘발성 메모리 장치의 집적도가 증가할수록 동작특성 및 집적도를 보다 향상시킬 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 동일 평면상에 플로팅게이트(105)와 선택게이트(106)가 위치하고, 플로팅게이트(105)와 선택게이트(106)의 측벽에 형성된 스페이서(108)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가 공정없이 비휘발성 메모리 장치를 제조할 수 있다.
이하에서는, 상술한 구조를 갖는 비휘발성 메모리 장치에 대한 제조방법을 통해 본 발명의 실시예에 따른 비휘발성 메모리 장치가 로직공정과 부합하여 별도의 추가공정없이 형성할 수 있음에 대하여 도 3a 내지 도 3d를 참조하여 구체적으로 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 제조방법에 대한 일례를 도시한 공정단면도이다. 여기서, 비휘발성 메모리 장치의 단위셀은 도 1a에 도시된 A-A'절취선을 따라 도시한 것이다.
도 3a에 도시된 바와 같이, 로직영역(Logic region)과 메모리영역(Memory region)을 갖는 기판(11)을 준비한다. 이때, 로직영역은 NMOS영역과 PMOS영역을 포함할 수 있다. 기판(11)은 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(11)으로는 벌크 실리콘기판 또는 SOI(Silicon On Insulator)기판을 사용할 수 있다.
다음으로, NMOS영역, PMOS영역 및 메모리영역에 대응하는 기판(11)에 각각 제1웰(12), 제2웰(13) 및 제3웰(14)을 형성한다. 제1웰(12)은 기판(11)에 제1도전형의 불순물을 이온주입하여 형성할 수 있고, 제2웰(13)은 기판(11)에 제2도전형의 불순물을 이온주입하여 형성할 수 있다. 메모리영역에 대응하는 제3웰(14)은 메모리의 채널타입(channel type)에 따라 도전형으로 조절할 수 있다. 일례로, 메모리가 N채널타입인 경우에 제3웰(14)은 기판(11)에 제1도전형의 불순물(즉, P형 불순물)을 이온주입하여 형성할 수 있다. 제1웰(12), 제2웰(13) 및 제3웰(14)은 서로 접할 수 있으며, 각각의 도전형이 서로 상이하기 때문에 이들 사이에는 접합절연(junction isolation)이 형성된다.
다음으로, 기판(11)에 소자분리막(15)을 형성한다. 이때, 소자분리막(15)의 깊이는 제1웰(12) 내지 제3웰(14)의 깊이보다 작게 형성할 수 있다. 소자분리막(15)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)에 소자분리를 위한 트렌치를 형성하고, 트렌치 내부를 절연물질로 매립하여 소자분리막(15)을 형성하는 일련의 공정을 의미한다.
도 3b에 도시된 바와 같이, 기판(11) 전면에 게이트절연막(16)을 형성한다. 게이트절연막(16)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트절연막(16) 상에 게이트도전막(17)을 형성한다. 게이트도전막(17)은 실리콘함유 재료로 형성할 수 있으며, 실리콘함유 재료로는 실리콘막을 사용할 수 있다. 일례로, 게이트도전막(17)은 폴리실리콘막으로 형성할 수 있다.
다음으로, NMOS영역, PMOS영역 및 메모리영역에 대응하는 게이트도전막(17)에 각각 불순물을 이온주입한다. 이는, 각 영역에서 요구되는 게이트도전막(17)의 특성(예컨대, 일함수)을 제공하기 위함이다. 예컨대, PMOS영역에 대응하는 게이트도전막(17)에는 제1도전형의 불순물을 이온주입하고, NMOS영역에 대응하는 게이트도전막(17)에는 제2도전형의 불순물을 이온주입할 수 있다. 메모리영역에 대응하는 게이트도전막(17)에는 불순물을 이온주입하지 않거나, 또는 메모리의 채널타입에 따라 소정의 불순물을 이온주입할 수 있다. 일례로, 메모리영역에 대응하는 게이트도전막(17)에는 제2도전형의 불순물을 이온주입할 수 있다.
도 3c에 도시된 바와 같이, 게이트도전막(17) 상에 마스크패턴(미도시)을 형성한 후에 마스크패턴을 식각장벽(etch barrier)으로 게이트도전막(17) 및 게이트절연막(16)을 순차적으로 식각하여 복수의 게이트(NG, PG, FG, SG)를 형성한다. 구체적으로, NMOS영역 및 PMOS영역에 각각 제1게이트(NG) 및 제2게이트(PG)를 형성하고, 메모리영역에는 플로팅게이트(FG) 및 플로팅게이트(FG)와 갭(gap, 18)을 갖고 이웃하는 선택게이트(SG)를 형성한다. 이때, 제1게이트(NG), 제2게이트(PG), 플로팅게이트(FG) 및 선택게이트(SG)는 모두 한 번의 식각공정을 통해 동시에 형성한다.
한편, 메모리영역에서의 플로팅게이트(FG) 및 선택게이트(SG)의 형태 및 배치관계는 앞서 도 1a 내지 도 1c, 도 2b를 통해 자세히 설명하였는 바, 여기서는 자세한 설명을 생략하기로 한다.
도 3d에 도시된 바와 같이, 제2게이트(PG) 양측 기판(11)에 제1도전형의 불순물을 이온주입하여 제1불순물영역(19)을 형성한다. 이어서, 제1게이트(NG), 플로팅게이트(FG) 및 선택게이트(SG) 양측 기판(11)에 제2도전형의 불순물을 이온주입하여 제2도전형의 제2불순물영역(20A, 20B, 20C, 20D)을 형성한다.
다음으로, 제1게이트(NG), 제2게이트(PG), 플로팅게이트(FG) 및 선택게이트(SG) 측벽에 스페이서(21)를 형성한다. 이때, 스페이서(21)는 플로팅게이트(FG)와 선택게이트(SG) 사이의 갭(18)을 갭필하도록 형성한다. 스페이서(21)는 절연막으로 형성할 수 있으며, 절연막으로는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막을 사용할 수 있다. 스페이서(21)는 제1게이트(NG), 제2게이트(PG), 플로팅게이트(FG) 및 선택게이트(SG)를 포함한 구조물 표면을 따라 갭(18)을 갭필하도록 절연막을 증착한 이후에 전면식각 예컨대, 에치백을 진행하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 스페이서(21)를 포함한 제2게이트(PG) 양측 기판(11)에 제1도전형의 불순물을 이온주입하여 제3불순물영역(22)을 형성한다. 이어서, 스페이서(21)를 포함한 제1게이트(NG)의 양측 기판(11)과 스페이서(21)를 포함한 플로팅게이트(FG)의 타측 및 선택게이트(SG)의 일측 기판(11)에 제4불순물영역(23A, 23B, 23C)을 형성한다. 제3불순물영역(22)은 제1불순물영역(19)보다 큰 불순물 도핑농도를 갖도록 형성할 수 있고, 제4불순물영역(23A, 23B, 23C)은 제2불순물영역(20A, 20B, 20C, 20D)보다 큰 불순물 도핑농도를 갖도록 형성할 수 있다.
상술한 공정을 통해 NMOS영역에는 제2불순물영역(20A)과 제4불순물영역(23A)으로 이루어진 LDD 구조의 제2도전형 소스/드레인(24)이 형성할 수 있다. PMOS영역에는 제1불순물영역(19)과 제3불순물영역(22)으로 이루어진 LDD 구조의 제1도전형 소스/드레인(25)을 형성할 수 있다. 그리고, 메모리영역에는 제2불순물영역(20B, 20C)과 제4불순물영역(23B, 23C)으로 이루어진 LDD 구조의 제2도전형 제1접합영역(26) 및 제2접합영역(27)을 형성할 수 있다. 플로팅게이트(FG)와 선택게이트(SG) 사이 갭(18)을 매립하는 스페이서(21) 아래 기판(11)에 형성된 제2불순물영역(20D)은 제3접합영역으로 작용한다.
한편, 미설명된 도면부호 '28'은 제1웰(12) 픽업영역으로 제1도전형의 불순물을 이온주입하여 형성할 수 있고, 도면부호 '29'는 제2웰(13) 픽업영역으로 제2도전형의 불순물을 이온주입하여 형성할 수 있으며, 도면부호 '30'은 제3웰(14) 픽업영역으로 제1도전형의 불순물을 이온주입하여 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 로직공정에 부합하여 별도의 추가 공정없이 플로팅게이트(FG) 및 선택게이트(SG)를 구비한 비휘발성 메모리 장치를 제조할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법은 플로팅게이트(FG)와 선택게이트(SG)를 동시에 형성하고, 스페이서(21) 형성공정을 통해 플로팅게이트(FG)와 선택게이트(SG) 사이의 유전막을 형성하는 바, 종래 EEPROM 대비 공정이 단순하고, 공정스탭을 감소시켜 생산성 및 수율을 증가시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 동작방법에 대하여 표 1 및 도 4a 내지 도 4d를 참조하여 설명하기로 한다. 설명의 편의를 위하여 도 4a 내지 도 4d는 도 1a 내지 도 1c에 도시된 것과 동일한 도면부호를 사용하기로 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 동작을 설명하기 위한 도면이다. 구체적으로, 도 4a는 프로그램동작, 도 4b는 소거동작, 도 4c 및 도 4d는 리드동작을 설명하기 위하여 도시한 단면도이다. 그리고, 표 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작 조건에 대한 일례를 나타낸 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작방법을 살펴보기에 앞서, 표 1에 기재된 'N채널'은 웰(102)의 도전형이 P형이고, 제1접합영역(109) 내지 제3접합영역(111)의 도전형이 N형인 경우로, 플로팅게이트(105) 및 선택게이트(106)에 의하여 유도된 채널의 도전형이 N형 또는, 채널이 전자(electron)로 구성되는 경우를 의미한다. 그리고, 'P채널'은 웰(102)의 도전형이 N형이고, 제1접합영역(109) 내지 제3접합영역(111)의 도전형이 P형인 경우로, 플로팅게이트(105) 및 선택게이트(106)에 의하여 유도된 채널의 도전형이 P형 또는, 채널이 정공(hole)로 구성되는 경우를 의미한다.
표1 및 도 4a를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 프로그램동작을 살펴보면 다음과 같다.
N채널을 갖는 단위셀에서의 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 선택게이트(106), 제1접합영역(109) 및 제2접합영역(110)에 각각 제1동작전압, 프로그램전압 및 접지전압(GND)을 인가하면 플로팅게이트(105)에 전하(예컨대, 전자)가 주입되어 플로팅게이트(105)의 문턱전압을 증가시키는 방식으로 프로그램할 수 있다. 이때, 제1동작전압 및 프로그램전압은 포지티브전압(Positive voltage)일 수 있다. 일례로, 제1동작전압 및 프로그램전압은 펌핑전압(VPP)일 수 있다. 참고로, 펌핑전압(VPP)은 외부에서 공급되는 전원전압(VCC)을 승압시킨 전압을 의미한다.
선택게이트(106)에 펌핑전압을 인가하면, 선택게이트(106) 아래 기판에 채널이 형성됨에 동시에 선택게이트(106)에 의하여 커플링된 플로팅게이트(105) 아래 기판에도 채널이 형성된다. 여기서, 두 채널 사이는 제3접합영역(111)에 의해 연결되고, 제1접합영역(109)에 인가된 펌핑전압에 의하여 플로팅게이트(105) 아래 채널이 핀치오프(Pinch off)된다. 핀치오프 영역에서 발생한 열전자(Hot electron)가 플로팅게이트(105)에 주입되어 플로팅게이트(105)의 문턱전압이 증가하는 것으로 단위셀을 프로그램할 수 있다. 상술한 프로그램 방법은 FN(Fowler-Nordheim tunneling) 방식보다 플로팅게이트(105)와 선택게이트(106) 사이의 커플링 비가 작아도 프로그램이 용이하다는 장점이 있다.
한편, P채널을 갖는 단위셀에서의 프로그램동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 선택게이트(106)에 펌핑전압(VPP), 제1접합영역(109)에 네거티브 펌핑전압(-VPP), 제2접합영역(110)에 접지전압(GND)을 인가하여 단위셀을 프로그램할 수 있다.
다음으로, 표1 및 도 4b를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 소거동작을 살펴보면 다음과 같다.
N채널을 갖는 단위셀에서의 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 선택게이트(106) 및 제1접합영역(109)에 각각 제2동작전압 및 소거전압을 인가하고, 제2접합영역(110)에 접지전압을 인가하거나, 또는 제2접합영역(110)을 플로팅시키면 플로팅게이트(105)에 전하(예컨대, 정공)가 주입되어 플로팅게이트(105)의 문턱전압을 감소시키는 방식으로 소거할 수 있다. 이때, 제2동작전압은 네거티브전압(Negative voltage)일 수 있고, 소거전압은 포지티브전압일 수 있다. 일례로, 제2동작전압은 네거티브 펌핑전압(-VPP)일 수 있고, 소거전압은 펌핑전압(VPP)일 수 있다.
선택게이트(106)에 네거티브 펌핑전압(-VPP)을 인가하면 플로팅게이트(105)가 네거티브전압으로 커플링된다. 이때, 펌핑전압이 인가된 제1접합영역(109)과 네거티브전압으로 커플링된 플로팅게이트(105) 사이에 BTBT가 발생하여 큰 에너지를 가지게된 정공이 플로팅게이트(105)의 네거티브전압에 의하여 플로팅게이트(105)로 주입되어 플로팅게이트(105)의 문턱전압이 감소하는 것으로 단위셀을 소거할 수 있다. 특히, 이미 프로그램된 단위셀의 경우에는 플로팅게이트(105) 자체가 네거티브전위를 갖기 때문에 플로팅게이트(105)로 정공이 많이 주입되어 소거동작 특성을 향상시킬 수 있다.
한편, P채널을 갖는 단위셀에서의 소거동작은 DAH(Drain Avalanche Hot carrier) 방식을 이용할 수 있다. 구체적으로, 선택게이트(106)에 네거티브 펌핑전압(-VPP), 제1접합영역(109)에 네거티브 펌핑전압(-VPP), 제2접합영역(110)에 접지전압(GND)을 인가하거나, 또는 제2접합영역(110)을 플로팅시켜 단위셀을 소거할 수 있다.
다음으로, 표1, 도 4c 및 도 4d를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 리드동작을 살펴보면 다음과 같다.
리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read)로 구분할 수 있다. 포워드리드는 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미하고(도 4c 참조), 리버스리드는 프로그램동작시 전하의 이동방향과 반대방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미한다(도 4d 참조). 포워드리드는 리버스리드 대비 단순한 구조의 셀 어레이를 구현할 수 있기 때문에 집적도 및 공정난이도 측면에서 유리하다. 반면에, 리버스리드는 포워드리드 대비 리드 디스터번스(read disturbance)에 대한 내성이 크다는 장점이 있다.
포워드리드는 선택게이트(106), 제1접합영역(109) 및 제2접합영역(110)에 각각 제3동작전압, 리드전압 및 접지전압(GND)을 인가할 수 있다(도 4c 참조). 그리고, 리버스리드는 선택게이트(106), 제1접합영역(109) 및 제2접합영역(110)에 각각 제3동작전압, 접지전압 및 리드전압(GND)을 인가할 수 있다(도 4d 참조). 여기서, 제3동작전압 및 리드전압은 포지티브전압일 수 있다. 리드전압은 제3동작전압보다 작을 수 있고, 제3동작전압은 제1동작전압보다 작을 수 있다. 일례로, 제3동작전압은 전원전압(VCC)일 수 있고, 리드전압은 1V일 수 있다.
이하에서는, 상술한 비휘발성 메모리 장치의 단위셀 및 그 동작방법을 바탕으로 구성되는 셀 어레이에 대하여 설명하기로 한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면으로, 도 5a는 평면도이고, 도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 단면도이다. 이하, 설명의 편의를 위하여 비휘발성 메모리 장치의 셀 어레이를 구성하는 단위셀은 도 1a 내지 도 1c에 도시된 도면부호를 사용하였으며, 동일한 도면부호를 갖는 구성에 대한 자세한 설명은 생략하기로 한다.
도 5a 및 도 5b에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역(104), 복수의 활성영역(104)과 교차하는 복수의 게이트라인(GL), 게이트라인(GL) 사이의 활성영역(104)에 형성된 접합영역(109, 110) 및 어느 하나의 게이트라인(GL)을 기준으로 일측 및 타측 접합영역(109, 110)에 연결된 제1도전라인(203) 및 제2도전라인(205)을 포함한다. 이때, 게이트라인(GL)은 복수의 플로팅게이트(105), 복수의 플로팅게이트(105)와 갭(107)을 갖고 이웃하는 선택게이트(106) 및 복수의 플로팅게이트(105)와 선택게이트(106) 측벽에 형성되고 갭(107)을 갭필하는 스페이서(108)를 포함할 수 있다.
복수의 활성영역(104)은 기판(101)에 형성된 소자분리막(103)에 의하여 정의되며, 각각의 활성영역(104)에는 웰(102)이 형성되어 있다. 활성영역(104)은 제1방향으로 연장된 라인타입일 수 있으며, 제2방향으로 소정 간격 이격되어 배치될 수 있다. 활성영역(104)은 제1도전라인(203) 및 제2도전라인(205)과 접합영역(109, 110) 사이의 콘택을 위해 제2방향으로 돌출된 돌출부(104A)를 더 포함할 수 있다. 돌출부(104A)는 제1방향으로 지그재그 형태로 배치될 수 있다. 게이트라인(GL) 사이의 활성영역(104)에 형성된 접합영역(109, 110)은 돌출부(104A)까지 확장된 구조를 가질 수 있다.
게이트라인(GL)은 제2방향으로 연장된 라인패턴일 수 있으며, 제1방향으로는 소정 간격으로 이격되어 배치될 수 있다. 게이트라인(GL)은 복수의 플로팅게이트(105)와 하나의 선택게이트(106)를 포함하며, 선택게이트(106)는 적어도 하나 이상의 플로팅게이트(105) 측벽과 마주보는 측벽을 가질 수 있다. 게이트라인(GL)이 가로지르는 각 활성영역(104) 상에 플로팅게이트(105)가 배치되어 있으며, 선택게이트(106)는 제2방향으로 복수의 활성영역(104)을 가로지르는 형태를 가질 수 있다. 복수의 게이트라인(GL)은 일측에 플로팅게이트(105)가 위치하고, 타측에 선택게이트(106)가 위치하는 형태를 가질 수 있다. 동작간 게이트라인(GL)의 선택게이트(106)에 전압이 인가되며, 선택게이트(106)에 인가된 전압에 응답하여 게이트라인(GL) 내 복수의 플로팅게이트(105)가 커플링될 수 있다.
기판(101) 전면에는 게이트라인(GL)을 덮는 층간절연막(201)이 형성되어 있고, 층간절연막(201)에는 어느 하나의 게이트라인(GL)을 기준으로 일측 접합영역(109)에 연결된 제1콘택플러그(202) 및 타측 접합영역(110)에 연결된 제2콘택플러그(204)를 포함할 수 있다. 제1콘택플러그(202) 및 제2콘택플러그(204)는 층간절연막(201)을 관통하여 활성영역(104)의 돌출부(104A)에 접하는 형태를 가질 수 있다. 층간절연막(201) 상에는 제1방향으로 연장되어 제1콘택플러그(202) 및 제2콘택플러그(204)에 각각 연결된 제1도전라인(203) 및 제2도전라인(205)이 형성되어 있다. 제1도전라인(203) 및 제2도전라인(205)은 제2방향으로 소정 간격 이격되어 교번 배치된 형태를 가질 수 있다. 제1도전라인(203) 및 제2도전라인(205)은 금속배선일 수 있으며, 동일 평면상에 위치할 수 있다.
이하, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 동작 조건에 대한 일례를 나타낸 표 2를 참조하여 프로그램동작, 소거동작 및 리드동작에 대하여 설명하기로 한다. 여기서, 표 2에 기재된 동작 조건은 단위셀이 N채널을 갖는 경우를 예시한 것이다.
먼저, 프로그램동작은 HCI 방식을 이용할 수 있다. 구체적으로, 선택 셀(C1)의 게이트라인(GL), 제1도전라인(203) 및 제2도전라인(205)에 각각 제1동작전압, 프로그램전압 및 접지전압(GND)을 인가하면 선택 셀(C1)의 플로팅게이트(105)에 전하(예컨대, 전자)가 주입되어 플로팅게이트(105)의 문턱전압을 증가시키는 방식으로 프로그램할 수 있다. 이때, 제1동작전압은 게이트라인(GL)의 선택게이트(106)에 인가되며, 제1동작전압 및 프로그램전압은 포지티브전압일 수 있다. 일례로, 제1동작전압 및 프로그램전압은 펌핑전압(VPP)일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(203) 및 제2도전라인(205)에 접지전압(GND)이 인가되기 때문에 프로그램되지 않는다. 그리고, 제1도전라인(203) 또는 제2도전라인(205)을 공유하는 비선택 셀(C3)은 게이트라인(GL)에 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(203) 및 제2도전라인(205)에 인가되는 전압에 관계없이 프로그램되지 않는다.
다음으로, 소거동작은 BTBT 방식을 이용할 수 있다. 구체적으로, 선택 셀(C1)의 게이트라인(GL), 제1도전라인(203) 및 제2도전라인(205)에 각각 제2동작전압, 소거전압 및 접지전압(GND)을 인가하면, 선택 셀(C1)의 플로팅게이트(105)에 전하(예컨대, 정공)가 주입되어 플로팅게이트(105)의 문턱전압을 감소시키는 방식으로 소거할 수 있다. 이때, 제2동작전압은 네거티브전압일 수 있고, 소거전압은 포지티브전압일 수 있다. 일례로, 제2동작전압은 네거티브 펌핑전압(-VPP)일 수 있고, 소거전압은 펌핑전압(VPP)일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(203) 및 제2도전라인(205)에 접지전압(GND)이 인가되기 때문에 소거되지 않는다. 그리고, 제1도전라인(203) 또는 제2도전라인(205)을 공유하는 비선택 셀(C3)은 게이트라인(GL)에 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(203) 및 제2도전라인(205)에 인가되는 전압에 관계없이 소거되지 않는다.
다음으로, 리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read) 모두 가능하다. 포워드리드는 선택 셀(C1)의 게이트라인(GL), 제1도전라인(203) 및 제2도전라인(205)에 각각 제3동작전압, 리드전압 및 접지전압(GND)을 인가하여 선택 셀(C1)을 리드할 수 있다. 그리고, 리버스리드는 선택 셀(C1)의 게이트라인(GL), 제1도전라인(203) 및 제2도전라인(205)에 각각 제3동작전압, 접지전압(GND) 및 리드전압을 인가하여 선택 셀(C1)을 리드할 수 있다. 여기서, 제3동작전압 및 리드전압은 포지티브전압일 수 있다. 리드전압은 제3동작전압보다 작을 수 있고, 제3동작전압은 제1동작전압보다 작을 수 있다. 일례로, 제3동작전압은 전원전압(VCC)일 수 있고, 리드전압은 1V일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(203) 및 제2도전라인(205)에 접지전압(GND)이 인가되기 때문에 리드할 수 없다. 그리고, 제1도전라인(203) 또는 제2도전라인(205)을 공유하는 비선택 셀(C3)은 게이트라인(GL)에 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(203) 및 제2도전라인(205)에 인가되는 전압에 관계없이 리드할 수 없다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면으로, 도 6a는 평면도이고, 도 6b는 도 6a에 도시된 A-A'절취선을 따라 도시한 단면도이다. 이하, 설명의 편의를 위하여 비휘발성 메모리 장치의 셀 어레이를 구성하는 단위셀은 도 1a 내지 도 1c에 도시된 도면부호를 사용하였으며, 동일한 도면부호를 갖는 구성에 대한 자세한 설명은 생략하기로 한다.
도 6a 및 도 6b에 도시된 바와 같이, 다른 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역(104), 복수의 활성영역(104)과 교차하는 복수의 게이트라인(GL), 게이트라인(GL) 사이의 활성영역(104)에 형성된 접합영역(109, 110) 및 어느 하나의 게이트라인(GL)을 기준으로 일측 및 타측 접합영역(109, 110)에 연결된 제1도전라인(306) 및 제2도전라인(304)을 포함한다. 이때, 게이트라인(GL)은 복수의 플로팅게이트(105), 복수의 플로팅게이트(105)와 갭(107)을 갖고 이웃하는 선택게이트(106) 및 복수의 플로팅게이트(105)와 선택게이트(106) 측벽에 형성되고 갭(107)을 갭필하는 스페이서(108)를 포함할 수 있다.
복수의 활성영역(104)은 기판(101)에 형성된 소자분리막에 의하여 정의되며, 각각의 활성영역(104)에는 웰(102)이 형성되어 있다. 활성영역(104)은 제1방향으로 연장된 라인타입일 수 있으며, 제2방향으로 소정 간격 이격되어 배치될 수 있다. 활성영역(104)은 제1도전라인(306) 및 제2도전라인(304)과 접합영역(109, 110) 사이의 콘택을 위해 제2방향으로 돌출된 돌출부(104A)를 더 포함할 수 있다. 게이트라인(GL) 사이의 활성영역(104)에 형성된 접합영역(109)은 돌출부(104A)까지 확장된 구조를 가질 수 있다.
게이트라인(GL)은 제2방향으로 연장된 라인패턴일 수 있으며, 제1방향으로는 소정 간격으로 이격되어 배치될 수 있다. 게이트라인(GL)은 복수의 플로팅게이트(105)와 하나의 선택게이트(106)를 포함하며, 선택게이트(106)는 적어도 하나 이상의 플로팅게이트(105) 측벽과 마주보는 측벽을 가질 수 있다. 게이트라인(GL)이 가로지르는 각 활성영역(104) 상에 플로팅게이트(105)가 배치되어 있으며, 선택게이트(106)는 제2방향으로 복수의 활성영역(104)을 가로지르는 형태를 가질 수 있다. 어느 하나의 게이트라인(GL)을 기준으로 선택게이트(106) 및 플로팅게이트(105)는 각각 인접한 일측 게이트라인(GL)의 선택게이트(106) 및 인접한 타측 플로팅게이트(105)와 마주보는 형태를 가질 수 있다. 동작간 게이트라인(GL)의 선택게이트(106)에 전압이 인가되며, 선택게이트(106)에 인가된 전압에 응답하여 게이트라인(GL) 내 복수의 플로팅게이트(105)가 커플링될 수 있다.
기판(101) 전면에는 게이트라인(GL)을 덮는 제1층간절연막(301) 및 제1층간절연막(301) 상의 제2층간절연막(302)이 형성되어 있고, 제2층간절연막(302) 상에는 제1방향으로 연장된 복수의 제1도전라인(306)이 형성되어 있으며, 제1층간절연막(301) 상에는 제2방향으로 연장된 복수의 제2도전라인(304)이 형성되어 있다. 게이트라인(GL)의 플로팅게이트(105)에 인접한 접합영역(109)은 제1층간절연막(301) 및 제2층간절연막(302)을 관통하는 제1콘택플러그(305)를 통해 제1도전라인(306)에 연결되어 있다. 게이트라인(GL)의 선택게이트(106)에 인접한 접합영역(110)은 제1층간절연막(301)을 관통하는 제2콘택플러그(303)를 통해 제2도전라인(304)에 연결되어 있다. 제1도전라인(306) 및 제2도전라인(304)은 금속배선일 수 있다.
이하, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 동작 조건에 대한 일례를 나타낸 표 3을 참조하여 프로그램동작, 소거동작 및 리드동작에 대하여 설명하기로 한다. 여기서, 표 3에 기재된 동작 조건은 단위셀이 N채널을 갖는 경우를 예시한 것이다.
먼저, 프로그램동작은 HCI 방식을 이용할 수 있다. 구체적으로, 선택 셀(C1)의 게이트라인(GL), 제1도전라인(306) 및 제2도전라인(304)에 각각 제1동작전압, 프로그램전압 및 접지전압(GND)을 인가하면 선택 셀(C1)의 플로팅게이트(105)에 전하(예컨대, 전자)가 주입되어 플로팅게이트(105)의 문턱전압을 증가시키는 방식으로 프로그램할 수 있다. 이때, 제1동작전압은 게이트라인(GL)의 선택게이트(106)에 인가되며, 제1동작전압 및 프로그램전압은 포지티브전압일 수 있다. 일례로, 제1동작전압 및 프로그램전압은 펌핑전압(VPP)일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(306) 및 제2도전라인(304)에 접지전압(GND)이 인가되기 때문에 프로그램되지 않는다. 그리고, 제1도전라인(306)을 공유하는 비선택 셀(C3)은 게이트라인(GL)에 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(306)에 인가되는 전압에 관계없이 프로그램되지 않는다.
다음으로, 소거동작은 BTBT 방식을 이용할 수 있다. 구체적으로, 선택 셀(C1)의 게이트라인(GL), 제1도전라인(306) 및 제2도전라인(304)에 각각 제2동작전압, 소거전압 및 접지전압(GND)을 인가하면, 선택 셀(C1)의 플로팅게이트(105)에 전하(예컨대, 정공)가 주입되어 플로팅게이트(105)의 문턱전압을 감소시키는 방식으로 소거할 수 있다. 이때, 제2동작전압은 네거티브전압일 수 있고, 소거전압은 포지티브전압일 수 있다. 일례로, 제2동작전압은 네거티브 펌핑전압(-VPP)일 수 있고, 소거전압은 펌핑전압(VPP)일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(306) 및 제2도전라인(304)에 접지전압(GND)이 인가되기 때문에 소거되지 않는다. 그리고, 제1도전라인(306)을 공유하는 비선택 셀(C3)은 게이트라인(GL)에 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(306)에 인가되는 전압에 관계없이 소거되지 않는다.
다음으로, 리드동작은 인접한 두 게이트라인(GL)의 선택게이트(106) 사이 접합영역(110)에 연결된 제2도전라인(304)이 공통라인으로 작용함에 따라 포워드리드 방식을 사용할 수 있다. 구체적으로, 선택 셀(C1)의 게이트라인(GL), 제1도전라인(306) 및 제2도전라인(304)에 각각 제3동작전압, 리드전압 및 접지전압(GND)을 인가하여 선택 셀(C1)을 리드할 수 있다. 여기서, 제3동작전압 및 리드전압은 포지티브전압일 수 있다. 리드전압은 제3동작전압보다 작을 수 있고, 제3동작전압은 제1동작전압보다 작을 수 있다. 일례로, 제3동작전압은 전원전압(VCC)일 수 있고, 리드전압은 1V일 수 있다.
선택 셀(C1)의 게이트라인(GL)을 공유하는 비선택 셀(C2)은 제1도전라인(306) 및 제2도전라인(304)에 접지전압(GND)이 인가되기 때문에 리드할 수 없다. 그리고, 제1도전라인(306)을 공유하는 비선택 셀(C3)의 게이트라인(GL)에는 접지전압(GND)이 인가되어 플로팅게이트(105)가 커플링되지 않기 때문에 제1도전라인(306)에 인가되는 전압에 관계없이 리드할 수 없다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 도시한 블럭도이다.
도 7에 도시된 바와 같이, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 호스트(Host)와 비휘발성 메모리 장치(1100) 간의 제반 데이터 교환을 제어하는 메모리 제어기(1200)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀, 동작방법 및 셀 어레이를 포함하여 구현된다. 메모리 제어기(1200)는 중앙처리장치(CPU, 1210), 버퍼(Buffer, 1220), 오류수정코드(ECC, 1230), 롬(Rom, 1240), 호스트 인터페이스(Host Interface, 1250) 및 메모리 인터페이스(Memory Interface, 1260)를 포함할 수 있다.
상술한 메모리 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 카드를 도시한 블럭도이다.
도 8에 도시된 바와 같이, 메모리 카드(2000)는 비휘발성 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다. 비휘발성 메모리 장치(2100)는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀, 동작방법 및 셀 어레이를 포함하여 구현된다. 버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 발생되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다. 메모리 제어기(2300)는 호스트 및 비휘발성 메모리 장치(2100) 사이에 연결된다. 호스트로부터의 요청에 응답하여 메모리 제어기(2300)는 비휘발성 메모리 장치(2100)를 억세스한다. 메모리 제어기(2300)는 마이크로 프로세서(2310), 호스트 인터페이스(2320), 및 메모리 인터페이스(2330)를 포함한다. 마이크로 프로세서(2310)는 펌웨어(firmware)를 동작하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 메모리 인터페이스(2330) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱한다.
상술한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 및 이를 포함하는 응용 장치(Application Device)는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), Wafer-level Chip scale packages(WLCSPs) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 웰
103 : 소자분리막 104 : 활성영역
105 : 플로팅게이트 106 : 선택게이트
107 : 갭 108 : 스페이서
109 : 제1접합영역 110 : 제2접합영역
111 : 제3접합영역
103 : 소자분리막 104 : 활성영역
105 : 플로팅게이트 106 : 선택게이트
107 : 갭 108 : 스페이서
109 : 제1접합영역 110 : 제2접합영역
111 : 제3접합영역
Claims (30)
- 기판상에 게이트도전막을 형성하는 단계;
상기 게이트도전막을 선택적으로 식각하여 플로팅게이트를 형성함과 동시에 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트를 형성하는 단계;
상기 플로팅게이트 및 상기 선택게이트 측벽에 스페이서를 형성하되, 상기 스페이서가 상기 갭을 갭필하도록 형성하는 단계; 및
상기 플로팅게이트에 인접한 기판 및 상기 선택게이트에 인접한 기판에 각각 제1접합영역 및 제2접합영역을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,
상기 스페이서를 형성하기 이전에
상기 갭 아래 기판에 제3접합영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,
상기 선택게이트는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
- 제1항에 있어서,
상기 게이트도전막은 폴리실리콘막을 포함하고, 상기 스페이서는 절연막을 포함하는 비휘발성 메모리 장치 제조방법.
- 로직영역과 메모리영역을 갖는 기판상에 게이트도전막을 형성하는 단계;
상기 게이트도전막을 선택적으로 식각하여 상기 로직영역에 게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트 및 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트를 형성하는 단계;
상기 게이트, 플로팅게이트 및 선택게이트 측벽에 스페이서를 형성하되, 상기 스페이서가 상기 갭을 갭필하도록 형성하는 단계; 및
상기 게이트 양측 기판, 상기 플로팅게이트에 인접한 기판 및 상기 선택게이트에 인접한 기판에 불순물영역을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
- 제5항에 있어서,
상기 스페이서를 형성하기 이전에
상기 갭 아래 기판에 접합영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조방법.
- 제5항에 있어서,
상기 선택게이트는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
- 제5항에 있어서,
상기 게이트도전막은 폴리실리콘막을 포함하고, 상기 스페이서는 절연막을 포함하는 비휘발성 메모리 장치 제조방법.
- 기판상에 형성된 플로팅게이트;
상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트;
상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서;
상기 기판에 형성되어 상기 플로팅게이트와 인접한 제1접합영역; 및
상기 기판에 형성되어 상기 선택게이트에 인접한 제2접합영역
을 포함하는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 갭 아래 기판에 형성된 제3접합영역을 더 포함하는 비휘발성 메모리 장치.
- 제10항에 있어서,
상기 제1접합영역 및 상기 제2접합영역은 제1불순물영역과 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함하고,
상기 제3접합영역은 상기 제1불순물영역을 포함하는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 선택게이트는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 플로팅게이트의 상부면과 상기 선택게이트의 상부면은 동일 평면상에 위치하는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 플로팅게이트 및 상기 선택게이트는 폴리실리콘막을 포함하고,
상기 스페이서는 절연막을 포함하는 비휘발성 메모리 장치.
- 제9항 항에 있어서,
상기 선택게이트에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 갭의 선폭이 감소할수록 상기 선택게이트와 상기 플로팅게이트 사이의 커플링 비가 증가하는 비휘발성 메모리 장치.
- 소자분리막에 의하여 활성영역을 갖는 기판;
상기 활성영역의 양측 가장자리에 형성된 제1접합영역 및 제2접합영역;
상기 제1접합영역 및 상기 제2접합영역 사이의 상기 활성영역 상에 형성되어 갭을 갖고 서로 이웃하는 플로팅게이트 및 선택게이트; 및
상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서
를 포함하는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 갭 아래 활성영역에 형성된 제3접합영역을 더 포함하는 비휘발성 메모리 장치.
- 제18항에 있어서,
상기 제1접합영역 및 상기 제2접합영역은 제1불순물영역과 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함하고,
상기 제3접합영역은 상기 제1불순물영역을 포함하는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 활성영역은 상기 제1 및(또는) 제2접합영역에 대응하는 상기 활성영역 가장자리에 형성된 돌출부를 더 포함하는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 선택게이트는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 플로팅게이트의 상부면과 상기 선택게이트의 상부면은 동일 평면상에 위치하는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 플로팅게이트 및 상기 선택게이트는 폴리실리콘막을 포함하고,
상기 스페이서는 절연막을 포함하는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 선택게이트에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제17항에 있어서,
상기 갭의 선폭이 감소할수록 상기 선택게이트와 상기 플로팅게이트 사이의 커플링 비가 증가하는 비휘발성 메모리 장치.
- 복수의 활성영역;
복수의 상기 활성영역과 교차하는 복수의 게이트라인;
상기 게이트라인 사이의 상기 활성영역에 형성된 접합영역; 및
어느 하나의 상기 게이트라인을 기준으로 일측 및 타측 상기 접합영역에 각각 연결된 제1도전라인 및 제2도전라인을 포함하고,
상기 게이트라인은 복수의 플로팅게이트; 복수의 상기 플로팅게이트와 갭을 갖고 이웃하는 선택게이트; 및 복수의 상기 플로팅게이트와 상기 선택게이트 측벽에 형성되고 상기 갭을 갭필하는 스페이서
을 포함하는 비휘발성 메모리 장치.
- 제26항에 있어서,
상기 플로팅게이트는 상기 활성영역 상에 위치하고, 상기 선택게이트는 복수의 상기 활성영역을 가로지르는 비휘발성 메모리 장치.
- 제26항에 있어서,
어느 하나의 상기 게이트라인과 이에 인접한 게이트라인은 각각의 상기 플로팅게이트 또는 상기 선택게이트가 서로 마주보는 형태를 갖거나,
어느 하나의 상기 게이트라인의 플로팅게이트와 이에 인접한 게이트라인의 선택게이트가 서로 마주보는 형태를 갖는 비휘발성 메모리 장치.
- 제26항에 있어서,
상기 게이트라인의 선택게이트에 인가되는 전압에 응답하여 복수의 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제26항에 있어서,
상기 갭의 선폭이 감소할수록 상기 선택게이트와 상기 플로팅게이트 사이의 커플링 비가 증가하는 비휘발성 메모리 장치.
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