CN101980355A - 非易失性存储装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明揭示一种非易失性(non-volatile)存储装置及其制造方法。在一实施例中，一种半导体装置的制造方法包括在一半导体基底上方形成一氧化层以及对氧化层进行一第一氮化工艺步骤，以形成一第一富含氮区。第一富含氮区邻近于氧化层与半导体基底之间的一界面。在进行第一氮化工艺步骤之后，对氧化层进行一第二氮化工艺步骤，以形成一第二富含氮区。在氧化层上方形成一第一栅极电极，其中第二富含氮区邻近于氧化层与第一栅极电极之间的一界面。本发明可在不缩短产品寿命情形下增加电荷保持能力。

Description

非易失性存储装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置，尤其涉及一种非易失性存储器及其制造方法。
背景技术
在许多电子及其他应用中常使用半导体装置。半导体装置包括形成于半导体晶片上的集成电路，其通过在半导体晶片上沉积许多类型的材料薄膜及图案化这些材料薄膜来制作集成电路。
半导体装置的类型之一为存储装置，其中数据通常以逻辑“1”或“0”做为存储。存储装置可为静态或动态。动态存储装置需要进行更新(refresh)以“记住”数据，而静态存储装置则无需进行更新来维持数据存储。
静态存储装置的类型之一为浮置栅极(floating gate)存储装置，其在本领域中也称作非易失性存储(non-volatile memory，NVM)装置。浮置栅极存储装置可为可擦除编程只读存储器(erasable programmable read-only memory，EPROM)或是电子式擦除只读存储器(electrically erasable programmableread-only memory，EEPROM)。此两种类型的浮置栅极存储装置通过在装置的不同端点施加适当的偏压，而将电荷存储于浮置栅极(或电荷捕获层(charge trap layer))内。电荷可通过一些机制进行存储，例如载流子穿遂(tunneling)及/或注入。电荷的移除在EEPROM装置中可为电子式，或是以外在来源进行移除，例如紫外线。浮置栅极中的电荷决定了存储状态为逻辑“1”或“0”。而之所以会称作快闪(flash)EEPROM的原因在于快速的写入(program)及擦除时间(如同闪电)。
浮置栅极通常叠置成大型阵列以形成存储胞，例如快闪存储胞。取决于浮置栅极晶体管的堆叠或布局(layout)，快闪存储器可包括NOR、NAND、或是AND存储结构。举例来说，大部分商业存储器条(memory card)，例如存储卡(memory stick)，其包括NAND快闪存储胞。快闪存储器是今日市场中最热门的存储器。快闪存储器受欢迎的部分原因在于其与现有的CMOS工艺的相容性。快闪存储器除了具有一多晶硅浮置栅极夹设于穿遂氧化(tunnel oxide)层与内层多晶硅间氧化(inter-poly oxide)层所形成的电荷存储层之外，其仅是一场效应晶体管。然而，快闪存储器有待克服某些缺陷或瓶颈，以不断成功发展。
当电路设计需变得更加复杂及增加处理速度时，于整体集成电路(IC)芯片尺寸不变下，对于能够在集成电路芯片上制备更多的晶体管来说显的更为重要。增加电路密度的一种技术为缩小IC芯片上每一MOSFET装置的尺寸。MOSFET装置的效能与栅极氧化层厚度成反比。因此，为了提升效能而驱使栅极氧化层厚度减少，例如减至14埃
Figure GSA00000103917300021
以下。然而，栅极氧化层尺寸缩减至上述厚度后，将引起高穿遂电流导致不良的电荷保持能力(chargeretention)。
另一大幅缩减氧化层厚度的方法为将氮加入于栅极氧化层内。所加入的氮会增加栅极介电层的介电常数而超过传统的氧化硅，进而降低有效氧化层厚度，同时降低栅极漏电流。然而，但也会增加介电层内的陷阱(trap)而导致可靠度不佳或产品寿命不足。
因此，有必要寻求用于非易失性存储器的介电层及其制造方法，其可在不缩短产品寿命情形下增加电荷保持能力。
发明内容
通过本发明的优选实施例，能够解决或避免上述或其他的问题，且可得到技术上的优点。
本发明实施例提供非易失性存储装置及其制造方法。根据本发明的一实施例，一种半导体装置的制造方法包括在一半导体基底上方形成一氧化层。对氧化层进行一第一氮化工艺步骤，以形成一第一富含氮区。第一富含氮区邻近于氧化层与半导体基底之间的一界面。在进行第一氮化工艺步骤之后，对氧化层进行一第二氮化工艺步骤，以形成一第二富含氮区。在氧化层上方形成一第一栅极电极，其中第二富含氮区邻近于氧化层与第一栅极电极之间的一界面。
本发明提供一种半导体装置的制造方法，包括：在一半导体基底上方形成一氧化层；对该氧化层进行一第一热氮化工艺；在进行该第一热氮化工艺之后，对氧化层进行一第一等离子体氮化工艺；以及在该氧化层上方形成一浮置栅极电极。
本发明提供一种非易失性存储装置，包括：一栅极介电层，设置于一半导体基底上方，该栅极介电层包括一非均匀氮量变曲线，该非均匀氮量变曲线包括：一第一富含氮区，邻近于该栅极介电层的一下表面；以及一第二富含氮区，邻近于该栅极介电层的一上表面；以及一第一栅极电极，设置于该栅极介电层的该上表面上。
本发明可在不缩短产品寿命情形下增加电荷保持能力。
以上概略说明本发明实施例的广泛特征，而后续本发明的详细说明可更为容易理解。以下将会说明本发明实施例其他的特征及优点，其构成了本发明所要保护的标的。任何本领域普通技术人员应了解到所揭示的概念及特定实施例可轻易作为其它结构或工艺的变更或设计基础，以进行相同于本发明的目的。任何本领域普通技术人员也可理解与上述等同的结构或工艺并未脱离本发明的精神和保护范围内。
附图说明
图1包括图1a至图1d，其示出根据本发明实施例的非易失性存储装置构造，其中图1a为俯视图，图1b及图1c为剖面示意图，而图1d为存储装置的栅极介电层中氮的量变曲线图。
图2包括图2a至图2h，其示出根据本发明实施例的非易失性存储装置中各个制造阶段。
图3包括图3a至图3b，其示出根据本发明实施例的不同制造阶段中栅极介电层中的二次离子质谱(SIMS)图；以及
图4包括图4a至图4c，其示出根据本发明实施例的非易失性存储装置中各个制造阶段。
其中，附图标记说明如下：
10～基底；
11～隔离区/浅沟槽隔离结构；
15～绝缘层；
20～栅极介电区；
21～第一介电层；
22～第二介电层；
23～第三介电层；
31～浮置栅极；
32～浮置栅极层；
41、42～栅极间介电层；
42a～第一栅极间介电层；
42b～第二栅极间介电层；
42c～第三栅极间介电层；
44～栅极间介电前驱物层；
51～控制栅极(线)；
52～控制栅极层；
53～间隙壁；
61～源极/漏极区；
62～沟道。
具体实施方式
以下说明本发明实施例的制作与使用。然而，可轻易了解本发明实施例提供许多合适的发明概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
以下将依据特定背景中的实施例说明本发明，即，非易失性存储装置。然而，本发明也可应用于其他装置，其包含其他半导体装置，例如场效应晶体管。
对于要不断成功发展包含如快闪存储器的非易失性存储装置的任何技术来说，装置尺寸微缩是基本要点。装置尺寸微缩能够在每单位面积形成更多的装置，同时改善及/或维持关键电子特性(metric)，例如写入、擦除、保留(retention)及读取等时间。此说明了以较低成本来增加产品可靠度，因而能够减少损耗。此通常意指缩小装置形状(geometry)(例如，沟道长度)使其能够在低电源、低电压下操作。
不同于CMOS装置，非易失性存储装置的另一限制条件在于浮置(floating)栅极(或电荷捕获层)内捕获电子的保留时间。理想的快闪存储装置能永远留住捕获的电荷。然而实际上，在装置的″关闭″状态期间，捕获的电荷能够穿遂回到半导体沟道或控制栅极。此造成存储信息的遗失。市售的快闪存储装置预期可存储信息至少10年。因此，迫使穿遂氧化层厚度的限度较低。快闪存储装置的穿遂氧化层厚度至少为6纳米(nm)而通常为8至10纳米。较厚的栅极介电叠层需要较高的操作电压以确保写入及擦除的操作。较高的操作电压(特别是指漏极或源极侧)兼具较厚的介电层而降低了沟道的栅极控制，进而引起过度的短沟道效应。因此，由于会增加有害的漏电流，因而妨碍沟道长度微缩。另外，较高的操作电压需要较大的选择栅极晶体管，而再次的降低装置密度。在不同的实施例中，本发明通过改善栅极介电层中氮的量变曲线(profile)来形成具有高介电常数的栅极介电层而克服了上述限制条件。
非易失性存储装置的另一要求为忍耐度(endurance)。忍耐度为装置失效前可承受的擦除及写入周期的次数。举例来说，某些产品必须能够禁得起超过10万次的擦除及写入周期。增加忍耐度有助于改善产品可靠度而增加产品预期的寿命。忍耐度主要受限于依时性介电击穿电压(time-dependent-dielectric-breakdown，TDDB)及/或电荷捕获。一般来说，氮浓度的增加可有效降低穿遂电流而增加保留时间，然而却会降低忍耐度。在不同的实施例中，栅极介电层中氮的量变曲线用于增加保留时间，同时延缓或甚至改善存储装置的忍耐度。
图1及图3示出晶体管装置的一构造实施例，且图2及图4示出利用这些概念来制造晶体管装置的不同方法的剖面示意图。
请参照图1，其包括图1a至图1d且示出根据本发明实施例的非易失性存储装置构造，其中图1a为俯视图，图1b及图1c为剖面示意图，而图1d为存储装置的栅极介电层中氮的量变曲线图。
请参照图1a，非易失性存储装置包括被隔离区11所分开的源极/漏极区61。非易失性存储装置还包括一控制栅极51设置于掺杂的源极/漏极区61上方。
请参照图1b，沟道62设置于栅极介电区20下方的源极/漏极区61之间。栅极介电区20设置于沟道20上方且包括一第一介电层21、一第二介电层22及一第三介电层23。在不同实施例中，第一介电层21、一第二介电层22及一第三介电层23包括不同的氮组成。特别的是第二介电层22的氮组成低于第一介电层21及第三介电层23的氮组成。在不同实施例中，第一介电层21及第三介电层23的氮组成至少为1％且低于20％。在一实施例中，第一介电层21及第三介电层23的氮组成约在8％至16％的范围。
一叠层设置于栅极介电区20上方而形成浮置栅极存储装置，其包括一浮置栅极31、一栅极间介电层(inter gate dielectric)41及一控制栅极51。间隙壁53覆盖露出的电极侧壁，且防止控制栅极51与浮置栅极31之间发生短路。控制栅极51及源极/漏极区61耦接至对应的电压，而浮置栅极31则浮接。
请参照图1c，控制栅极线51可延伸超过多个被隔离区11所分开的有源区。
图1d示出非易失性存储装置的栅极介电区20中氮的量变曲线图。图1d示出栅极介电区20(x轴)中氮的化学组成(y轴)。第一介电层21设置于一基底10上，而浮置栅极31设置于第三介电层23上方。栅极介电区20包括二个氮峰值(peak)区或富含氮区位于栅极介电区20的两侧(以下称作不均匀的双峰值氮量变曲线)。第一介电层21表示为第一富含氮区，而第三介电层23表示为第二富含氮区。不同实施例中，氮峰值的浓度变化约在5％至50％的范围。在不同的实施例中，第一介电层21的氮含量可不同于第三介电层23的氮含量。
在擦除操作期间，邻近基底10/栅极介电区20界面的陷阱被激化。邻近基底10/栅极介电区20界面的高氮含量在非易失性存储装置的擦除操作期间防止空穴捕获的降低。同样地，在写入操作期间，邻近浮置栅极31与栅极介电区20的界面的电子陷阱被激化。邻近浮置栅极31/栅极介电区20界面的高氮含量在非易失性存储装置的写入操作期间防止电子捕获的降低。因此，在不同的实施例中，不均匀的双峰值氮量变曲线改善了非易失性存储装置的忍耐度。
图2包括图2a至图2h，其示出根据本发明实施例的非易失性存储装置中各个制造阶段。
请参照图2a，在基底10内形成隔离沟槽。在一实施例中，基底10为硅晶片。在其他实施例中，基底10包括单晶硅基底块材(或形成于其上或其内的膜层)、位于(100)硅晶片上的(110)硅层、绝缘层上覆硅(silicon oninsulator，SOI)的晶片或是绝缘层上覆锗(germanium on insulator，GeOI)的晶片。在另一实施例中，其他半导体，例如锗化硅、锗、砷化镓、砷化铟、砷化镓铟、锑化铟等等可作为该基底10。
可利用传统技术来形成隔离沟槽(未示出)。举例来说，一硬式掩模(hardmask)层，例如氮化硅，可形成于半导体基底10上方，并且经图案化而露出隔离区域。半导体基底10所露出的部分可蚀刻至适当的深度，通常约在200纳米(nm)至400纳米的范围。隔离沟槽定义出所制造的半导体装置的有源区(active area)。
如图2a所示，在隔离沟槽内填入一隔离材料而形成浅沟槽隔离结构11。举例来说，可在露出的硅表面进行热氧化而形成一薄氧化层。接着可在隔离沟槽内形成由第一材料所构成的衬层，例如氮化层(例如，Si3N4)。隔离沟槽可接着填入第二材料，例如氧化物。举例来说，可进行高密度等离子体(highdensity plasma，HDP)沉积，形成的填充材料称作高密度等离子体氧化物(HDP oxide)。在其他实施例中，也可使用其他沟槽填充工艺。举例来说，尽管沟槽通常有形成衬层的步骤，然而在使用其他填充材料时可免除该步骤。
基底10进行一清洁工艺，例如以稀释的氢氟酸进行处理。举例来说，可使用缓冲氢氟酸(buffered hydrofluoric acid，BHF)进行表面清洁、接着以NH4OH进行清洁、再以HCL进行清洁。在基底10上方沉积一绝缘层15。在不同实施例中，绝缘层15包括自基底10热成长的氧化层。在不同实施例中，可利用快速热氧化(rapid thermal oxidation，RTO)工艺在800℃至1000℃的温度范围中形成绝缘层15。氧化步骤可在氧气中进行或是在氧气与其他气体组合中进行，例如氨气、一氧化氮气体、及/或一氧化二氮气体。
在一实施例中，绝缘层15包括二氧化硅层，其利用临场蒸气产生(in situsteam generation，ISSG)氧化技术在含有氢及氧原子的气体中进行处理而形成。在不同实施例中，包括二氧化硅的绝缘层15在温度约600℃至900℃的蒸气环境中热成长而形成，其实际厚度(physical thickness)约在30埃至150埃的范围。在其他实施例中，可进行高温热氧化工艺，例如使用化学气相沉积(chemica vapor deposition，CVD)工艺以形成绝缘层15。
紧接于氧化工艺的是进行气相氮化(gas phase nitridation)工艺，以将一部分的绝缘层15转变成第一介电层21，如图2c所示。氮化工艺在邻近绝缘层15与基底10的界面形成一富含氮区。在不同实施例中，气相氮化工艺包括在氨气、一氧化氮气体、及/或一氧化二氮的气体氛围且温度约在800℃至1000℃的范围，加热约0.1至10分钟。在一实施例中，利用临场退火(in situannealing)工艺在温度约800℃至1000℃的NO环境氛围中进行20至120秒，以形成第一介电层21。
请参照图2d，进行等离子体氮化工艺，以形成第二介电层22及第三介电层23。等离子体氮化工艺在邻近气相的界面形成了富含氮区。在一实施例中，利用去耦合等离子体氮化工艺(decoupled plasma nitridation，DPN)，以通过将绝缘层15转变成第二介电层22及第三介电层23来制作第三介电层23。去耦合等离子体氮化工艺利用感应耦合所形成的等离子体在单一步骤中将超高氮浓度加入于上表面层。
在一实施例中，去耦合等离子体氮化工艺是在温度约15℃至50℃的He及N2环境氛围中进行。DPN工艺的功率约在200W至2000W的范围，而基底偏压约在0.0至1.0kV的范围。在不同实施例中，压力约在5mTorr至100mTorr下进行约5至300秒，氮流量约在10sccm至1000sccm的范围，而氦流量约在100sccm至3000sccm的范围。
在另一实施例中，利用远距等离子体氮化(remote plasma nitrication，RPN)工艺来形成第三介电层23。在一实施例中，远距等离子体氮化(RPN)工艺在温度约50℃至600℃的N2O、NO或N2环境氛围中进行。RPN工艺的功率约在50W至5000W的范围，而基底偏压约在0.0至1.0kV的范围。在不同实施例中，压力约在5mTorr至760Torr下进行约30至300秒，且具有N2前驱物(precursor)的气体流量约在10sccm至1000sccm的范围，而氦流量约在100sccm至1000sccm的范围。在不同实施例中，也可使用其他氮化工艺，例如高密度等离子体氮化工艺。
在进行氮化工艺之后，在O2或N2环境氛围中进行后氮化退火处理(postnitridation anneal，PNA)。PNA是于高温下进行，以去除氮化工艺期间产生的缺陷。在不同实施例中，退火处理的温度约在950℃至1150℃的范围，且进行10至60分钟。在一实施例中，PNA的热预算须能够通过氧化物粘滞流动(viscous flow)而达到网状氧化物(oxide network)的松弛。PNA工艺有助于修复等离子体氮化工艺所造成的表面损害并降低氧化物块材中的氧化物陷阱。
接着在整个基底10上方沉积一浮置栅极层32，而在栅极介电区20上方形成浮置栅极电极。浮置栅极层32较佳为包括半导体材料，例如多晶硅或非晶硅，另外也可使用其他的半导体材料作为浮置栅极层32。在其他实施例中，浮置栅极层32可包括TiN、TiC、HfN、TaN、TaC、W、Al、Ru、RuTa、TaSiN、NiSix、CoSix、TiSix、Ir、Y、Pt、Ti、PtTi、Pd、Re、Rh、硼化物、磷化物或是由Ti、Hf、Zr、TiAlN、Mo、MoN、ZrSiN、ZrN、HfN、HfSiN、WN、Ni、Pr、VN、TiW、其他金属及/或其组合所构成的锑化物。
尽管此处仅示出单一膜层，然而在不同实施例中，浮置栅极层32可包括多个堆叠的栅极材料，例如一金属下层及设置于其上方的多晶硅上盖层。浮置栅极层32的厚度约在100埃至2000埃的范围，且通过CVD、PVD、ALD或其他沉积技术而形成。
在一实施例中，浮置栅极层32包括掺杂的多晶硅层。若浮置栅极层32包括多晶硅，可掺杂n或p型的掺杂物。举例来说，可通过沉积掺杂磷的浮置栅极层32而形成n型栅极电极。在某些情形中，可通过注入适当的掺杂物形成多晶硅层。通常n型电极可通过沉积掺杂有磷、砷及/或锑的多晶硅期间来进行临场(in situ)掺杂。相同地，p型电极可通过注入包括硼及/或BF2的原子而形成。
如图2f所示，在浮置栅极层32上方沉积一栅极间介电层42。在一实施例中，栅极间介电层42包括二氧化硅。在另一实施例中，栅极间介电层42包括Al2O3。在不同实施例中，栅极间介电层42包括一适当的高介电常数(high-k)介电层，例如HfO2、HfSiOx、ZrO2、ZrSiOx、Ta2O5、La2O3、其氮化物、HfAlOx、HfAlOxN1-x-y、ZrAlOx、ZrAlOxNy、SiAlOx、SiAlOxN1-x-y、HfAlSiOx、HfAlSiOxNy、ZrSiAlOx、ZrSiAlOxNy、其组合或是其与SiO2的组合。为了避免电荷陷阱靠近浮置栅极的界面，在高介电常数材料沉积前，沉积一薄氧化层。在一些实施例中，也可在高介电常数材料层的上方形成额外的氧化层。
请参照图2f，在整个半导体基底10上方沉积一控制栅极层52。相似于浮置栅极材料，控制栅极层52可包括多晶硅或是金属层。在一实施例中，控制栅极层52为n型多晶硅层。另外，可注入适当的掺杂物。可进行退火处理以在多晶层中产生均匀的量变曲线，且降低介电材料中的陷阱与缺陷。
请参照图2g，利用公知光刻技术来图案化栅极叠层(控制栅极层52、栅极间介电层42及浮置栅极层32)。蚀刻控制栅极层52，以形成一控制栅极51。相同地，栅极间介电层42形成栅极间介电层41，而浮置栅极层32形成浮置栅极31。
请参照图2h，形成间隙壁53及源极/漏极区61。间隙壁53的制作可通过公知工艺技术，例如沉积一顺应性(conformal)层并接着进行各向异性(anisotropic)蚀刻。若有需要，可对多重膜层重复进行上述工艺。在某些情形中，可利用氧化技术形成间隙壁53。
在一些实施例中，可在基底10中形成凹口，接着外延成长(epitaxialdeposition)一半导体材料来制作源极/漏极区61。
在制作源极/漏极区61时对装置进行源极/漏极离子注入。若要形成p型晶体管，使用p型离子注入，以形成重掺杂的源极/漏极区61。另外，使用n型离子注入，以形成重掺杂的源极/漏极区61。在不同实施例中，源极/漏极离子注入可包括多次注入。
源极/漏极离子注入后进行源极/漏极退火处理。在不同实施例中，源极/漏极退火处理在700℃至1200℃的温度范围进行约0.1毫秒至1秒。源极/漏极退火处理可在不同的炉管类型中包括多重热循环周期。举例来说，在一实施例中，包括尖峰式退火(spike anneal)及闪光退火(flash anneal)或激光退火。
后续进行公知工艺，以在源极/漏极区61及控制栅极51上方形成硅化区。接着进行典型集成电路芯片的制造程序。举例来说，形成穿过内层介电(inter-level dielectric，ILD)层的栅极电极接触窗(contact)。用来内连接不同部件的金属化层也形成于芯片中，但为了简化附图，此处并未示出。
图3包括图3a至图3b，其示出根据本发明实施例的不同制造阶段中栅极介电层中的二次离子质谱(secondary ion mass spectrometry，SIMS)图。
图3a示出进行气相氮化退火处理(如图2c所进行的NO退火处理)之后氮的浓度关系，其表示出氮延伸进入基底10的深度量变曲线。此处，绝缘层15设置于基底10上方。绝缘层15与基底10之间的界面以虚线表示。气相退火处理在绝缘层15内形成富含氮区(第一介电层21)。富含氮区邻近于绝缘层15与基底10之间的界面。
图3b示出进行等离子体氮化工艺(如图2d所示)之后氮的量变曲线。绝缘层15设置于基底10上方。保留由先前气相退火(例如，NO退火处理)所形成的第一富含氮区(第一介电层21，如图3a及/或图2c所示)，同时在绝缘层15内形成一第二富含氮区(第三介电层23)。不同于邻近设置于绝缘层15与基底10之间的界面的第一富含氮区，第二富含氮区邻近设置于绝缘层15的上表面。此处，使用二重步骤的氮化工艺而形成不均匀的氮量变曲线。在一实施例中，形成了U型氮量变曲线。在不同实施例中，二峰值中的氮浓度可通过更改氮化工艺参数而改变。
图4包括图4a至图4c，其示出根据本发明实施例的半导体装置中各个制造阶段。
本实施例接续先前图2a至图2e的实施例，因而形成浅沟槽隔离结构11以及栅极介电区20，其包括由二重步骤的氮化退火所形成的第一、第二及第三介电层。
如图2e所示，在沉积浮置栅极层32之后，形成栅极间介电前驱物层44。在一实施例中，栅极间介电前驱物层44包括二氧化硅。
在不同实施例中，栅极间介电前驱物层44是以热成长方式形成于浮置栅极层32上方。在不同实施例中，可在800℃至1100℃的温度范围进行快速热氧化(RTO)工艺，以形成栅极间介电前驱物层44。氧化工艺可在氧气或是氧气与其他气体(例如，氨气、一氧化氮、一氧化二氮)组合的环境氛围中进行。
在不同实施例中，栅极间介电前驱物层44是通过在温度约600℃至900℃的蒸气环境氛围中热成长而形成，其实际厚度约在30埃至200埃。在一实施例中，栅极间介电前驱物层44是利用含氢及氧原子的气体进行临场称气产生(ISSG)氧化处理而形成。在其他实施例中，可进行高温氧化工艺。举例来说，使用化学气相沉积(CVD)工艺来形成栅极间介电前驱物层44。
请参照图4b，二重步骤的氮化工艺接续于氧化至成之后，以形成栅极间介电层42，其包括第一栅极间介电层42a、第二栅极间介电层42b以及第三栅极间介电层42c。
在一实施例中，第一氮化工艺包括气相氮化工艺极热氮化工艺。第一氮化工艺将一部分的栅极间介电前驱物层44转变为第一栅极间介电层42a，如图4b所示。此氮化工艺在邻近栅极间介电前驱物层44与浮置栅极层32之间的界面形成第一富含氮区(如图3a所示)。
在不同实施例中，第一氮化工艺可包括在氨气、一氧化氮气体、及/或一氧化二氮的气体氛围且温度约在800℃至1000℃的范围，加热约0.1至10分钟。在一实施例中，利用临场退火工艺在温度约800℃至1000℃的NO环境氛围中进行20至50秒，以形成第一栅极间介电层42a。
第二氮化工艺接续于第一氮化工艺之后。第二氮化工艺包括等离子体氮化工艺，而在栅极间介电前驱物层44内形成第二富含氮区。在进行第二氮化工艺之后，形成了第二及第三栅极间介电层42b及42c。在一实施例中，第二氮化工艺包括去耦合等离子体氮化工艺。高温退火处理可接续于第二氮化工艺之后，以去除由等离子体氮化工艺所产生的缺陷。在一些实施例中，可略过在进行第二氮化工艺以形成第二及第三介电层之后所进行高温退火处理。然而，可进行单一高温退火处理以改善栅极介电区20及栅极间介电层42两者的可靠度。
请参照图4c，接续进行如图2f至图2h所示的工艺。举例来说，沉积控制栅极层，并图案化形成的栅极叠层，以形成控制栅极51、栅极间介电层41以及浮置栅极31。在形成间隙壁53之后，形成被沟道62所分开的源极/漏极区61。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。举例来说，任何本领域普通技术人员可轻易理解此处所述的许多特征、功能、工艺及材料可在本发明的范围内作更动。
另外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果均可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (15)

1.一种半导体装置的制造方法，包括：
在一半导体基底上方形成一氧化层；
对该氧化层进行一第一氮化工艺步骤，以形成一第一富含氮区，该第一富含氮区邻近于该氧化层与该半导体基底之间的一界面；
在进行该第一氮化工艺步骤之后，对氧化层进行一第二氮化工艺步骤，以形成一第二富含氮区；以及
在该氧化层上方形成一第一栅极电极，其中该第二富含氮区邻近于该氧化层与该第一栅极电极之间的一界面。
2.如权利要求1所述的半导体装置的制造方法，还包括在形成该第一栅极电极之前，以大于950℃的温度进行退火处理。
3.如权利要求1所述的半导体装置的制造方法，其中该第一氮化工艺步骤包括在氨气、一氧化二氮、及/或一氧化氮的气体氛围且在800℃以上的温度进行加热，而该第二工艺包括去耦合等离子体氮化工艺。
4.如权利要求1所述的半导体装置的制造方法，其中该第一富含氮区包括至少5％的氮，且该第二富含氮区包括至少5％的氮。
5.如权利要求1所述的半导体装置的制造方法，还包括：
在该第一栅极电极上方形成一栅极间介电层；以及
在该栅极间介电层上方形成一第二栅极电极，其中该第二栅极电极包括一非易失性存储装置的一控制栅极，且该第一栅极电极包括该非易失性存储装置的一浮置栅极。
6.如权利要求5所述的半导体装置的制造方法，其中形成该栅极间介电层的步骤包括：
在该第一栅极电极上方形成一栅极间介电前驱物层；
对该栅极间介电前驱物层进行一第三氮化工艺步骤，以形成一第三富含氮区，该第三富含氮区邻近于该栅极间介电前驱物层与该第一栅极电极之间的一界面；以及
在进行该第三氮化工艺步骤之后，对该栅极间介电前驱物层进行一第四氮化工艺步骤，以形成一第四富含氮区；
其中该第三氮化工艺步骤包括在氨气、一氧化二氮、及/或一氧化氮的气体氛围进行加热，且加热温度在800℃以上，而该第四工艺包括去耦合等离子体氮化工艺步骤。
7.一种半导体装置的制造方法，包括：
在一半导体基底上方形成一氧化层；
对该氧化层进行一第一热氮化工艺；
在进行该第一热氮化工艺之后，对氧化层进行一第一等离子体氮化工艺；以及
在该氧化层上方形成一浮置栅极电极。
8.如权利要求7所述的半导体装置的制造方法，其中该第一热氮化工艺在该氧化层内形成一富含氮区，该富含氮区邻近于该氧化层与该半导体基底之间的一界面，而该第一等离子体氮化工艺在该氧化层内形成另一富含氮区，其邻近于该氧化层与该浮置栅极电极之间的一界面。
9.如权利要求7所述的半导体装置的制造方法，还包括在形成该浮置栅极电极之前，以大于950℃的温度进行退火处理。
10.如权利要求7所述的半导体装置的制造方法，其中该第一热氮化工艺包括在氨气、一氧化二氮、及/或一氧化氮的气体氛围且在800℃以上的温度进行加热，而该第一等离子体氮化工艺包括去耦合等离子体氮化工艺。
11.如权利要求7所述的半导体装置的制造方法，还包括：
在该浮置栅极电极上方形成一栅极间介电层；以及
在该栅极间介电层上方形成一控制栅极电极。
12.如权利要求11所述的半导体装置的制造方法，其中形成该栅极间介电层的步骤包括：
在该浮置栅极电极上方形成一栅极间介电前驱物层；
对该栅极间介电前驱物层进行一第二热氮化工艺；以及
在进行该第二热氮化工艺之后，对该栅极间介电前驱物层进行一第二等离子体氮化工艺；
其中该第二热氮化工艺包括在氨气、一氧化二氮、及/或一氧化氮的气体氛围且温度在800℃以上进行加热，而该第二等离子体氮化工艺包括去耦合等离子体氮化工艺。
13.一种非易失性存储装置，包括：
一栅极介电层，设置于一半导体基底上方，该栅极介电层包括一非均匀氮量变曲线，该非均匀氮量变曲线包括：
一第一富含氮区，邻近于该栅极介电层的一下表面；以及
一第二富含氮区，邻近于该栅极介电层的一上表面；以及
一第一栅极电极，设置于该栅极介电层的该上表面上。
14.如权利要求13所述的非易失性存储装置，还包括：
一栅极间介电层，设置于该第一栅极电极上方；以及
一第二栅极电极，设置于该栅极间介电层上方，其中该第一栅极电极浮接，且该第二栅极电极耦接至一控制栅极电压节点。
15.如权利要求13所述的非易失性存储装置，其中该第一富含氮区包括至少5％的氮，且该第二富含氮区包括至少5％的氮。
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