JP2009164424A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】High−K膜からなるゲート絶縁膜と基板との間に1nm以下の厚さの界面層を有し、再酸化による界面層の膜厚増加を抑えることができ、微細化が可能となる半導体装置を提供する。
【解決手段】シリコン基板1のチャネル領域3上にシリコン酸化物よりも誘電率の高い高誘電率材料膜(High−K膜13)を介して形成されるゲート電極14と、チャネル領域3を挟んだシリコン基板1の表面に形成されたソース/ドレイン領域17とを備える半導体装置であって、シリコン基板1と高誘電率材料膜との間に、シリコン基板1との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる界面層12を備える。
【選択図】 図1
【解決手段】シリコン基板1のチャネル領域3上にシリコン酸化物よりも誘電率の高い高誘電率材料膜(High−K膜13)を介して形成されるゲート電極14と、チャネル領域3を挟んだシリコン基板1の表面に形成されたソース/ドレイン領域17とを備える半導体装置であって、シリコン基板1と高誘電率材料膜との間に、シリコン基板1との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる界面層12を備える。
【選択図】 図1
Description
本発明は、半導体装置およびその製造方法に関するものである。
近年の電界効果型トランジスタの微細化と低電圧動作化に伴って、ゲート絶縁膜の薄膜化が求められている。一般的に、ゲート絶縁膜としてはシリコン酸化膜(SiO2膜)が用いられているが、このSiO2膜が3nmよりも薄くなるとトンネル電流によるリーク電流が増加し、消費電力が増大してしまうなどの問題が生じてきている。そこで、トンネル電流によるリーク電流の増加を抑制するために、物理膜厚は厚いが、薄いSiO2膜容量換算膜厚(以下、単に容量換算膜厚という)を実現できるHfO2膜などの高誘電率材料膜(以下、High−K膜という)がゲート絶縁膜として用いられるようになってきている。この場合、High−K膜とシリコン(Si)基板との間の界面層には、SiO2膜やシリコン酸窒化膜(SiON膜)が用いられる(たとえば、特許文献1参照)。ゲート絶縁膜全体の薄膜化という観点では、この界面層はできるだけ薄いことが望ましいが、従来の方法では、以下に説明するように再酸化や窒素導入などの理由によって1nm以下の厚さの界面層を形成することは困難であった。たとえば、一般的に用いられる半導体装置製造プロセスでは、ゲート絶縁膜形成直前にクリーニング工程が行われるが、この工程で用いられる溶液処理において既に1nm程度のケミカル酸化膜(SiO2膜)が形成されてしまっていた。
また、1nm以下のSiO2膜からなる界面層を熱酸化処理によって初めに形成できたとしても、後のHigh−K膜の形成工程やその後の工程の際に、High−K膜中で生じた活性な酸素や外部から進入した活性な酸素によってSi基板界面が再酸化され、界面層の膜厚が増加してしまうという問題点もあった。そこで、再酸化のレートを抑制するために、初めに形成する界面層として、SiO2膜中に窒素を取り込んだSiON膜を用いる方法が考えられるが、界面層へ窒素を導入するための窒化工程の際にも界面層(SiON膜)の膜厚増加が生じてしまい、結局界面層の膜厚は1nm以上に増加してしまうという問題点があった。特に、再酸化のレートを抑制するために界面層のSi基板との界面の窒素濃度を高くしようとすればするほど、窒素導入時の膜厚増加が大きくなってしまう。つまり、従来の方法では、界面層の再酸化を抑制しながら、界面層の厚さを1nm以下に抑えることは困難であるという問題点があった。
さらに、上記の界面層のSiO2膜の窒化処理にプラズマ窒化処理を用いた場合には、プラズマ窒化処理が表面反応プロセスであるため、再酸化が生じる界面層のSi基板界面側に効率よく窒素を取り込むことが困難であるという問題点もあった(たとえば、特許文献2参照)。
本発明は、電界効果型トランジスタを有する半導体装置において、High−K膜を含むゲート絶縁膜と半導体基板との間に1nm以下の厚さの界面層を有し、再酸化による界面層の膜厚増加を抑えることができ、微細化が可能となる半導体装置とその製造方法を提供することを目的とする。
本発明の一態様によれば、シリコン基板のチャネル領域上にシリコン酸化物よりも誘電率の高い高誘電率材料膜を介して形成されるゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域とを備える半導体装置であって、前記シリコン基板と前記高誘電率材料膜との間に、前記シリコン基板との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる界面層を備えることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、シリコン基板のチャネル領域上に形成されたゲート絶縁膜およびゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域とを有し、前記ゲート絶縁膜のSiO2膜換算容量膜厚が異なる複数種類の電界効果型トランジスタを前記シリコン基板上に備える半導体装置であって、前記電界効果型トランジスタのうち1種類の電界効果型トランジスタのゲート絶縁膜は、前記シリコン基板との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる前記シリコン基板の前記チャネル領域上に形成される界面層と、前記界面層上に形成され、シリコン酸化物よりも誘電率の高い高誘電率材料膜と、からなることを特徴とする半導体装置が提供される。
さらに、本発明の一態様によれば、シリコン基板のチャネル領域上にシリコン酸化物よりも誘電率の高い高誘電率材料膜を介して形成されるゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域と、を備える半導体装置の製造方法であって、前記シリコン基板上にシリコン酸化膜を形成するシリコン酸化膜形成工程と、前記シリコン酸化膜の前記シリコン基板側界面から0.2〜1nmの厚さの範囲に所定の濃度以上の窒素が導入されるように前記シリコン酸化膜をシリコン酸窒化膜に窒化処理する窒化工程と、前記所定の濃度以上の窒素が導入されている厚さまで前記シリコン酸窒化膜をエッチングし、前記所定の濃度以上の窒素が導入されたシリコン酸窒化膜からなる界面層を形成する界面層形成工程と、前記界面層上に前記高誘電率材料膜を形成する高誘電率材料膜形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
また、本発明の一態様によれば、シリコン基板のチャネル領域上に形成されたゲート絶縁膜およびゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域と、を有する電界効果型トランジスタで、前記ゲート絶縁膜の容量膜厚が異なる複数種類の電界効果型トランジスタを前記シリコン基板上に備える半導体装置の製造方法であって、前記シリコン基板上の第1と第2の領域にシリコン酸化膜を形成するシリコン酸化膜形成工程と、前記シリコン酸化膜の前記シリコン基板側界面から0.2〜1nmの厚さの範囲に所定の濃度以上の窒素が導入されるように前記シリコン酸化膜をシリコン酸窒化膜に窒化処理する窒化工程と、前記所定の濃度以上の窒素が導入されている厚さまで前記第1の領域上の前記シリコン酸窒化膜をエッチングして、前記第1の領域上には前記所定の濃度以上の窒素が導入されたシリコン酸窒化膜からなる界面層を形成し、前記第2の領域上では前記窒化工程で形成された前記シリコン酸窒化膜を界面層とする界面層形成工程と、少なくとも前記第1の領域の前記界面層上に、シリコン酸化物よりも誘電率の高い高誘電率材料膜を形成する高誘電率材料膜形成工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、電界効果型トランジスタを有する半導体装置において、High−K膜を含むゲート絶縁膜と半導体基板との間に1nm以下の厚さの界面層を有し、再酸化による界面層の膜厚増加を抑えることができ、微細化が可能となるという効果を奏する。
以下に添付図面を参照して、本発明にかかる半導体装置およびその製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかる半導体装置の構成の一例を模式的に示す断面図である。半導体基板としての第1の導電型のシリコン基板(Si基板)1の上面内には、シリコン酸化膜(SiO2膜)などからなる素子分離絶縁膜2が形成されている。素子分離絶縁膜2によって規定される素子形成領域内には、金属/絶縁体/半導体接合を持つMIS(Metal Insulator Semiconductor)型の電界効果型トランジスタ10が形成される。電界効果型トランジスタ10は、チャネル領域3上に形成された界面層12、SiO2よりも誘電率の高いHfSiONなどのHigh−K膜13、およびポリシリコン膜やTiN,Mo,Au,Al,Pt,Ag,Wなどの導電性材料からなるゲート電極14が積層したゲート積層体15とこのゲート積層体15の線幅方向両側側面にシリコン窒化膜などの絶縁膜で形成されるゲート側壁膜16とからなるゲート構造11と、ゲート構造11の下方のチャネル領域3を挟んで対を成すソース/ドレイン領域17と、を有している。なお、ここで、界面層12とHigh−K膜13とがゲート絶縁膜の役割を果たしている。また、この図1では、ゲート電極14が半導体(ポリシリコン膜)で形成されている場合が図示されている。
図1は、本発明の第1の実施の形態にかかる半導体装置の構成の一例を模式的に示す断面図である。半導体基板としての第1の導電型のシリコン基板(Si基板)1の上面内には、シリコン酸化膜(SiO2膜)などからなる素子分離絶縁膜2が形成されている。素子分離絶縁膜2によって規定される素子形成領域内には、金属/絶縁体/半導体接合を持つMIS(Metal Insulator Semiconductor)型の電界効果型トランジスタ10が形成される。電界効果型トランジスタ10は、チャネル領域3上に形成された界面層12、SiO2よりも誘電率の高いHfSiONなどのHigh−K膜13、およびポリシリコン膜やTiN,Mo,Au,Al,Pt,Ag,Wなどの導電性材料からなるゲート電極14が積層したゲート積層体15とこのゲート積層体15の線幅方向両側側面にシリコン窒化膜などの絶縁膜で形成されるゲート側壁膜16とからなるゲート構造11と、ゲート構造11の下方のチャネル領域3を挟んで対を成すソース/ドレイン領域17と、を有している。なお、ここで、界面層12とHigh−K膜13とがゲート絶縁膜の役割を果たしている。また、この図1では、ゲート電極14が半導体(ポリシリコン膜)で形成されている場合が図示されている。
ここで、界面層12は、0.2nm以上で1nm以下の厚さのSiON膜からなる。界面層12の厚さが0.2nm以上であるのは、High−K膜13からSi基板1への酸素の拡散を抑えるために、原子層一層分以上の厚さの窒素原子の層が必要であるためである。また、界面層12の厚さが1nmよりも厚いと、目的とする容量換算膜厚以上の界面層12が生成されてしまうことになるので、1nm以下の厚さであることが望ましい。
図2は、界面層における窒素濃度の深さ方向分布のプロファイルの一例を示す図である。この図に示されるように、界面層12は、Si基板1との界面付近に、窒素濃度の深さ方向分布のピークを有していることが望ましい。具体的には、Si基板1との界面から0.5nm以内の深さに窒素濃度の深さ方向分布のピークを有していることが望ましい。
ここで、界面層12(SiON膜)とSi基板1との界面のこの明細書での定義について説明する。上記したようにこの実施の形態では、界面層12のSi基板1側界面付近には少なくとも1層分の窒素が存在している。また、界面層12(SiON)の構成元素であるシリコンや酸素の配置を考慮すると、窒素原子の層の下にSi原子の層が複数層連続してなるSi基板1が配置される場合と、窒素原子の層の下に酸素原子の層が存在し、この酸素原子の層の下にSi原子の層が複数層連続してなるSi基板1が配置される場合とが考えられる。そこで、界面層12の最もSi基板1側に位置する窒素原子の層からSi基板1の方向に向かって、Si原子の層が複数層以上連続して形成される層のうちの上記窒素原子の層に最も近いSi原子の層と、上記窒素原子の層または酸素原子の層との境界を、界面層12とSi基板1との界面というものとする。このように界面を定義すると、界面層12の最もSi基板1側に位置する窒素原子の層から約0.2nmの範囲に界面層12とSi基板1との界面が存在する割合が高くなる。つまり、界面層12とSi基板1との界面から約0.2nmの範囲に、界面層12の窒素原子の層が存在することになる。
また、後述するようにこの実施の形態による界面層12への窒素の導入は、界面層12の上面側からではなくSi基板1界面側から行われることから、界面層12のSi基板1界面付近(理想的には、界面層12とSi基板1との界面)に窒素濃度の深さ方向分布のピークが存在する。その結果、このピークの位置が、界面層12の上記で定義した界面から約0.5nm以内の界面付近に存在する場合が多い。界面層12における窒素濃度の深さ方向分布のピークがSi基板1界面から0.5nm以内の深さであることが望ましいのは、このような理由による。
なお、界面層12とHigh−K膜13の物理膜厚は、製造する電界効果型トランジスタ10のサイズや特性に応じて必要とされるゲート絶縁膜の容量換算膜厚に合わせて、決定される。ここで、界面層12のSiON膜は、SiO2膜よりも誘電率が高く、窒素濃度によって誘電率が異なる。具体的には、窒素濃度が多いと誘電率が高くなる。つまり、同じ物理膜厚でも、窒素濃度によって誘電率が異なるので、容量換算膜厚も変化する。そのため、界面層12に導入することができる窒素濃度に応じて界面層12の物理膜厚が変化する。そこで、一般的には、界面層12の窒素濃度と物理膜厚(0.2〜1nmの範囲)が決められると、目的とするゲート絶縁膜全体の容量換算膜厚を得るためのHigh−K膜13の物理膜厚が定められる。
つぎに、このような半導体装置の製造方法について説明する。図3〜図4は、本発明の第1の実施の形態にかかる半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、第1の導電型のSi基板1の表面に、STI(Shallow Trench Isolation)法などによって所定のパターンの素子分離絶縁膜2を形成する(図3(a))。ついで、熱酸化によって、素子分離絶縁膜2で囲まれた領域のSi基板1の表面上に、界面層12の基となるシリコン酸化膜(SiO2膜)21を形成する(図3(b))。このSiO2膜21の厚さはたとえば4nmとする。
その後、SiO2膜21のSi基板1との界面付近に窒素濃度がピークを有するように、熱窒化処理を行って、SiO2膜21からシリコン酸窒化膜(SiON膜)22を形成する(図3(c))。このとき、SiON膜22のSi基板1側の領域、特にSi基板1界面から0.2〜1nmの範囲では、窒素濃度が約10at%以上であることが望ましい。この例では、SiON膜22の界面付近に窒素濃度が約30at%導入されるものとする。なお、以下の説明では、SiON膜22中のSi基板1界面から0.2〜1nmの範囲の領域は、窒素濃度が高いのでSiON組成領域22Aといい、その他の領域は、窒素濃度が少なく組成的にSiO2に近いので、SiO2組成領域22Bという。
この熱窒化処理として、NOガス雰囲気中、NH3ガス雰囲気中、またはN2Oガス雰囲気中で、800〜950℃の温度での熱処理を例示することができる。図5は、熱窒化処理後のSiON膜中の窒素濃度の深さ方向のプロファイルの一例を模式的に示す図である。図5(a)は、NOガス雰囲気中で熱窒化処理を行った場合のシリコン酸化膜中の窒素濃度の深さ方向プロファイルの一例を示す図である。この図に示されるように、NOガスによる窒化処理では、Si基板とSiO2膜との界面から窒化が始まる。その結果、SiON膜の窒素濃度は、Si基板との界面付近にピークを有し、SiON膜の上面に向かうにつれて濃度が低くなるプロファイルを有することが知られている(たとえば、特開2000−49159号公報参照)。
また、図5(b)は、NH3ガス雰囲気中で熱窒化処理を行った場合のSiON膜中の窒素濃度の深さ方向プロファイルの一例を示す図である。この図に示されるように、NH3ガスによる窒化処理では、SiO2膜の上面とSi基板との界面から窒化が始まる。その結果、SiON膜の窒素濃度は、SiON膜の上面と、Si基板との界面付近と、に2つのピークを有し、SiON膜の膜厚の中心付近で濃度が低くなるプロファイルを有することが知られている(たとえば、特開2000−49159号公報参照)。
さらに、図5(c)は、N2Oガス雰囲気中で熱窒化処理を行った場合のSiON膜中の窒素濃度の深さ方向プロファイルの一例を示す図である。N2Oガスによる窒化処理では、NOガス雰囲気中やNH3ガス雰囲気中での熱窒化処理を行った場合に比べてシリコン酸化膜中に導入される窒素濃度が低くなる。また、この図に示されるように、窒素濃度は、SiON膜のSi基板界面付近にピークを有し、SiON膜の上面に向かうにつれて濃度が低下するプロファイルを有することが知られている(たとえば、特開2000−49159号公報、米国特許第6,933,248号明細書参照)。
これらの中で、SiON膜中のSi基板界面付近に窒素濃度のピークを有するプロファイルを形成でき、Si基板界面付近中に高濃度で窒素を導入することができるNOガス雰囲気中での熱窒化処理が最も望ましい。また、図5(a)のようなSiON膜中の窒素濃度の深さ方向プロファイルが得られれば、他の方法によって窒化処理を行ってもよい。なお、この熱窒化処理の条件は、SiON膜22のSi基板1界面に導入したい窒素濃度によって最適化される。
ついで、シリコン酸窒化膜に対してシリコン酸化膜の選択比を大きく取ることができるエッチング液またはエッチングガスを用いて、SiON膜22を物理膜厚が0.2〜1nmとなるまでエッチング処理を行う(図3(d))。このようなシリコン酸窒化膜に対してシリコン酸化膜の選択比を大きく取ることができるエッチング液として、フッ化アンモニウム溶液やフッ化水素溶液などを例示することができる。このエッチング処理によって、SiON膜22中のSiO2組成領域22Bがエッチングされて、SiON組成領域22Aが残され、界面層12Aが形成される。
図6は、熱窒化処理を行った界面層の窒素濃度とエッチングレートの関係を示す図である。具体的には、界面層の各深さにおける、NOガス雰囲気中で作製したSiON膜中の窒素濃度と、SiON膜をフッ化アンモニウム溶液でウエットエッチングをした場合のエッチングレートの関係を示している。この図で横軸は、SiON膜上面からの深さ(nm)を示しており、左側の縦軸はSiON膜中の窒素濃度(at%)を示しており、右側の縦軸はSiON膜のエッチングレート(nm/sec)を示している。また、この図で、実線はSiON膜中の窒素濃度を示しており、破線はエッチングレートを示している。この図に示されるように、NOガス雰囲気中で作製したSiON膜22では、Si基板1との界面付近に窒素濃度のピークがあり、上面に向かうにつれて窒素濃度が減少していく。そのため、シリコン酸窒化膜に対してシリコン酸化膜の選択比を大きく取ることができるエッチング液の1つであるフッ化アンモニウム溶液でエッチングを行うと、SiON膜22の上面から深さ3nmくらいまでの深さにある組成的にSiO2に近いSiO2組成領域22Bではエッチングレートが高く、3nmよりも深い、組成的にSiONに近いSiON組成領域22Aではエッチングレートが低下する。
図7は、NOガス雰囲気中で熱窒化処理を行った界面層のエッチングの様子を示す図である。ここでは、SiON膜とSiO2膜をフッ化アンモニウム溶液でエッチングしたときの時間の経過による厚さの変化を示しており、横軸はエッチング時間(任意単位)であり、縦軸は残留した界面層12の膜厚(nm)を示している。この図で、「■」で示されるデータは、NOガス雰囲気中で800℃で熱窒化処理を行って得られた約4.5nmの厚さのSiON膜をエッチングした場合のデータを示しており、「黒三角」で示されるデータは、NOガス雰囲気中で950℃で熱処理を行って得られた約5nmの厚さのSiON膜をエッチングした場合のデータを示しており、「○」で示されるデータは、窒素を導入していない約4nmの厚さのSiO2膜をエッチングした場合のデータを示している。
SiO2膜の場合には、フッ化アンモニウム溶液でエッチングを行うと、エッチング時間が長くなるほど膜厚が減少し、最終的にほぼすべての膜がエッチングされてしまう。これに対して、SiON膜は、残留膜厚がある値に達すると、エッチングがほぼ停止した状態となる傾向にある。たとえば、NOガス雰囲気中で800℃で作製したSiON膜については、残留膜厚が約1nmになるとエッチング処理の時間の経過に対して余りエッチングされず、徐々に0nmへと変化していく。また、NOガス雰囲気中で950℃で作製したSiON膜についても、残留膜厚が約1nmのところでエッチングの進行がほぼ停止した状態となる。これは、図6で説明したように、SiON膜22のSi基板1界面から厚さ約1nmまでの範囲に窒素が高い濃度で導入されているために、組成がSiONとなり、エッチング液によるエッチングレートがSiO2の場合に比して著しく低下することによるものである。また、図6と図7とをあわせて考察すると、SiON膜中の窒素濃度が約5%以上で、エッチングレートが急激に低下し、約10%以上存在するとエッチングレートが0.1nm/sec以下となり、ほとんどエッチングされなくなる。
また、NOガス雰囲気中で950℃で作製したSiON膜における窒素濃度は、同じく800℃で作製したSiON膜における窒素濃度に比して高くなる傾向にある。すなわち、熱処理温度が高いほど、SiON膜に取り込まれる窒素量が多くなる。そのため、両者の間で、エッチングレートが停止する膜厚に違いが生じている。つまり、窒素が多く導入される950℃で形成したSiON膜の方が、Si基板1界面から離れた位置にまで窒素が拡散することになるので、エッチングレートがほとんど進行しなくなる位置もSi基板1界面から離れた位置になる。逆に、800℃で作製したSiON膜の方は、窒素濃度が相対的に低いために、エッチングレートがほとんど進行しなくなる位置が950℃で形成したSiON膜の場合に比してSi基板1に近くなる。つまり、このような性質を利用することで、所定の窒素濃度以上の濃度が含まれるSi基板1からの厚さを0.2〜1nmの間で変化させることができる。
さらに、所定の窒素濃度以上の濃度が含まれるSi基板1からの厚さを0.2〜1nmの範囲で変化させて形成したSiON膜を、窒素濃度によってエッチングレートが変化するエッチング液を用いてエッチングすることによって、窒素濃度が所定値以上となる部分でエッチングを自動的に停止させるセルフリミット機能を実現することができる。これによって、0.2〜1nmの範囲の所望の厚さの界面層12Aを得ることが可能となる。この例では、3nmのSiO2膜を完全にエッチングするのに要するエッチング時間に30%延長した処理時間でエッチングを行うことによって、物理膜厚が0.5nmであり、窒素濃度が30at%のSiON膜からなる界面層12Aが得られる。
以上説明したように熱窒化処理条件は、界面層12AのSi基板1界面に導入したい窒素濃度によって最適化が行われる。これにより、SiON膜22中の所定の窒素濃度以上のSiON組成領域22Aの厚さが決まり、また、このSiON膜の窒素濃度分布によるエッチング条件のセルフリミット機能によって界面層12Aの残留膜厚が決まる。そして、この界面層12Aの残留膜厚と最終的な界面層12AのSi基板1界面の窒素量とから再酸化による増膜抑制効果が決まり、最終的なゲート絶縁膜(界面層12A+High−K膜13A)としての容量膜厚と界面特性とが決められることになる。
その後、0.2nm〜1nmの厚さとなったSiON膜からなる界面層12A上の全面に、所定の厚さのHfSiON膜などのHigh−K膜13Aを形成する(図4(a))。このHigh−K膜13Aの厚さは、上述したように作製する電界効果型トランジスタ10の特性やサイズと、界面層12Aを構成するSiON膜の窒素濃度と厚さとに応じて決定される。この例では、High−K膜13Aを約3nm堆積するものとする。
ついで、High−K膜13A上の全面にポリシリコン膜やTiN,Mo,Au,Al,Pt,Ag,Wなどのゲート電極14の基となる導電性材料膜14Aを形成する(図4(b))。その後、導電性材料膜14A上にフォトリソグラフィ技術によってゲート電極形成位置に図示しないレジストを形成し、このレジストをマスクとして導電性材料膜14A、High−K膜13Aおよび界面層12Aをエッチングして、界面層12、High−K膜13およびゲート電極14の積層体からなるゲート積層体15を形成する(図4(c))。
レジストを除去した後、ゲート積層体15をマスクとして、ゲート積層体15の線幅方向両側のSi基板1表面に所定の不純物イオンをイオン注入して活性化させ、第2の導電型の活性層からなるソース/ドレイン領域17を形成する(図4(d))。たとえば、n型のソース/ドレイン領域17を形成する場合には、不純物としてPやAsなどをイオン注入し、p型のソース/ドレイン領域17を形成する場合には、不純物としてBなどをイオン注入する。
その後、ゲート積層体15を形成したSi基板1上にシリコン窒化膜などからなる絶縁膜を形成し、ゲート積層体15の線幅方向両側側面にのみ絶縁膜が残るように異方性エッチングを行ってゲート側壁膜16を形成し、ゲート構造11を形成する。以上によって、図1に示される半導体装置が得られる。
なお、この実施の形態では、界面層12Aの基となるSiO2膜の熱窒化処理の例として、NOガスによる熱窒化処理、NH3ガスによる熱窒化処理、またはN2Oガスによる熱窒化処理を挙げた。熱窒化処理には、このほかにプラズマ窒化処理がある。図8は、プラズマ窒化処理で形成したSiON膜の窒素濃度とエッチングレートの関係を示す図である。具体的には、プラズマ窒化処理で作製したSiON膜中の窒素濃度と、SiON膜をフッ化アンモニウム溶液でウエットエッチングをした場合のエッチングレートの関係を示している。この図で横軸は、SiON膜上面からの深さ(nm)を示しており、左側の縦軸はSiON膜中の窒素濃度(at%)を示しており、右側の縦軸はSiON膜のエッチングレート(nm/sec)を示している。また、この図で、「■」で示されるデータは、窒素濃度を示しており、「黒三角」で示されるデータは、エッチングレートを示している。この図に示されるように、プラズマ窒化処理で作製したSiON膜は、その上面に窒素濃度のピークがあり、Si基板1に向かうにつれて窒素濃度が減少していく。つまり、Si基板1との界面付近には、窒素が導入されておらず、組成的にSiO2となっている。
そのため、シリコン酸窒化膜に対してシリコン酸化膜の選択比を大きく取ることができるエッチング液の1つであるフッ化アンモニウム溶液でエッチングを行うと、窒素濃度が約10at%で組成的にSiON膜に近くなっている界面層12の上面付近ではエッチングレートが遅く、なかなかエッチングが進行しないが、窒素濃度が約10at%未満の組成的にSiO2に近くなる領域では、エッチングレートが高くなり、最終的にはSiON膜全体が除去されてしまう。つまり、プラズマ窒化処理で作製したSiON膜では、Si基板1界面付近に窒素が導入されないために、上述した説明のようにSi基板1界面から0.2〜1nmの厚さの界面層12Aを残すようにエッチングを制御することが困難となる。そのため、SiO2膜に窒素を導入する際の窒化処理にプラズマ窒化処理を用いることは現実的でない。また、図8に示されるように、Si基板1との界面付近は、窒素濃度が少なく組成的にSiO2となっているので、再酸化を抑制できず、High−K膜13A形成後に、再酸化によって界面層12Aの膜厚が増加してしまう可能性もある。
また、図4(c)のゲート積層体15の形成時において、この図に示されるようにSi基板1の素子分離絶縁膜2との境界部分の上部付近の角部を丸めるように形成してもよいし、丸めなくてもよい。しかし、図4(c)のゲート積層体15の線幅方向の側面から見た場合には、ゲート電極14と素子分離絶縁膜2の角部とは、オーバラップするので、Si基板1の角部が丸まっていない(尖っている)と、このSi基板1の角部が、ゲート電極14とSi基板1の間の電界が集中する場所となり、リーク電流の増大や信頼性の劣化に繋がってしまう。そのため、素子分離絶縁膜2と接する部分のSi基板1の上部の角部を丸めることが好ましい。
この第1の実施の形態によれば、界面層12Aの厚さが0.2〜1nmであり、界面層12Aにおける窒素濃度の深さ方向プロファイルにおいて、窒素濃度のピークがSi基板1との界面から0.5nmの範囲に存在するSiON膜を用いるようにしたので、界面層12A上にHigh−K膜13Aを形成した場合でも、その後のSi基板1界面の再酸化を抑制するとともに、界面層12Aの膜厚増加を防ぎ、微細化が可能となる。その結果、界面層12AとHigh−K膜13Aとを合わせたゲート絶縁膜の容量換算膜厚を薄く保ちながら、実際の物理膜厚を大きくして、ゲートリーク電流を防ぐことができるという効果を有する。
また、熱酸化によってSi基板1上に1nmよりも厚いSiO2膜を形成し、Si基板1界面から0.2〜1nmの厚さの範囲での窒素濃度が所定の値(10at%)以上となるような熱窒化処理によってSiON膜22を形成し、シリコン酸窒化膜に対してシリコン酸化膜の選択比が大きくなる条件でエッチングして界面層12Aを形成したので、界面層12Aのエッチング時に、窒素濃度が所定の値のところでエッチングを自動的に停止させることができる。特に、Si基板1界面から0.5nmの範囲に窒素濃度がピークを有するように熱窒化処理を行うようにすることで、エッチングが自動的に停止する界面層12Aの膜厚を0.2〜1nmに制御することができる。つまり、Si基板1とHigh−K膜13Aとの間に配置されるSiON膜(界面層12A)の膜厚を0.2〜1nmに薄膜化することができるという効果を有する。また、界面層12AのSi基板1との界面付近には、窒素が導入されているので、High−K膜13A形成後における界面層12Aの再酸化を抑制するとともに、界面層12Aの膜厚増大も抑制することができる。
この第1の実施の形態の具体的な効果について説明する。まず、従来プロセスで形成した電界効果型トランジスタでは、1.5nm(物理膜厚=容量換算膜厚)の界面層(SiO2膜)が形成されていることがわかっている。これに対して、上述した例では、界面層12の厚さは0.5nmであるので、この第1の実施の形態に示される製造方法によって、界面層12の物理膜厚の薄膜化効果は約1nmとなる。さらに、この第1の実施の形態の例による界面層12は窒素を高濃度に(30at%)含むため、界面層12の誘電率が従来のもの(SiO2膜)に比して高くなっているので、物理膜厚の薄膜化効果以上に容量換算膜厚の薄膜化効果は大きくなっているものと考えられる。たとえば、この第1の実施の形態で説明した例による界面層12の厚さは0.5nmであり、窒素を高濃度に含み誘電率がSiO2膜に比して2倍程度大きくなると仮定すると、界面層12(SiON膜)の容量換算膜厚はその物理膜厚の半分の0.3nm程度となる。したがって、界面層12の膜厚を容量換算膜厚で比較すると、従来プロセスの場合の界面層12の膜厚(容量換算膜厚)が1.5nmであるのに対して、この第1の実施の形態の場合には0.3nm程度となり、容量膜厚の薄膜化効果は両者の差の1.2nmとなる。このように、第1の実施の形態によれば、界面層12の物理膜厚および容量膜厚に対して大きな薄膜化効果が得られる。
(第2の実施の形態)
この第2の実施の形態では、1枚のSi基板上に、厚さが異なる複数種類のゲート絶縁膜を有する(以下、マルチゲート絶縁膜という)電界効果型トランジスタが形成されている場合に、その中の電界効果型トランジスタに第1の実施の形態で説明した構造を適用する場合について説明する。
この第2の実施の形態では、1枚のSi基板上に、厚さが異なる複数種類のゲート絶縁膜を有する(以下、マルチゲート絶縁膜という)電界効果型トランジスタが形成されている場合に、その中の電界効果型トランジスタに第1の実施の形態で説明した構造を適用する場合について説明する。
図9は、本発明の第2の実施の形態にかかる半導体装置の構成の一例を模式的に示す断面図である。この例では、界面層12Hの厚さが3nm以上の電界効果型トランジスタ(以下、厚膜電界効果型トランジスタという)10Hと、界面層12Mの厚さが2〜3nmの電界効果型トランジスタ(以下、中膜電界効果型トランジスタという)10Mと、界面層12Lの厚さが0.2〜1nmの電界効果型トランジスタ(以下、薄膜電界効果型トランジスタという)10Lと、の3種類のゲート絶縁膜の厚さが異なる電界効果型トランジスタが同一Si基板1上に形成される場合が示されている。
ここで、厚膜電界効果型トランジスタ10Hの界面層12Hは、厚さが0.2〜1nmで窒素濃度が所定の濃度(10at%)以上のSiON膜12Nと、厚さが2.8nm以上で窒素濃度が所定の濃度(10at%)未満のSiO2膜31Hと、から構成されている。また、中膜電界効果型トランジスタ10Mの界面層12Mは、厚さが0.2〜1nmで窒素濃度が所定の濃度(10at%)以上のSiON膜12Nと、厚さが1.8nm以上で窒素濃度が所定の濃度(10at%)未満のSiO2膜31Mと、から構成されている。さらに薄膜電界効果型トランジスタ10Lの界面層12Lは、厚さが0.2〜1nmで窒素濃度が所定の濃度(10at%)以上のSiON膜12Nから構成されている。電界効果型トランジスタ10H,10M,10Lのその他の構成要素は、基本的に第1の実施の形態で説明したものと同一であるので、同一の構成要素には同一の符号を付して、その説明を省略している。
つぎに、このような電界効果型トランジスタにおける複数の膜厚のマルチゲート絶縁膜を有する電界効果型トランジスタの製造方法について説明する。図10〜図11は、マルチゲート絶縁膜を有する電界効果型トランジスタの製造方法の手順の一例を模式的に示す断面図である。なお、これらの図では、Si基板1上の厚膜電界効果型トランジスタ10Hを形成する領域を厚膜形成領域RHといい、中膜電界効果型トランジスタ10Mを形成する領域を中膜形成領域RMといい、薄膜電界効果型トランジスタ10Lを形成する領域を薄膜形成領域RLという。
まず、STI法などによって所定のパターンの図示しない素子分離絶縁膜が形成された第1の導電型のSi基板1上に、熱酸化によって界面層12の基となるSiO2膜21Bを形成する(図10(a))。このSiO2膜21Bの厚さはたとえば3nmとする。
その後、シリコン酸化膜21B上の全面にレジストを塗布し、中膜形成領域RMのSiO2膜21Bの上面が露出し、厚膜形成領域RHと薄膜形成領域RLのSiO2膜21Bが被覆されるように、パターニングを行って図示しないマスクを形成し、このマスクを用いて中膜形成領域RMのSiO2膜21Bをエッチングする(図10(b))。
厚膜形成領域RHと薄膜形成領域RLのマスクを除去した後、再び熱酸化を行って、Si基板1の表面にSiO2膜21B,21Cを形成する(図10(c))。この熱酸化によって、前の工程で除去した中膜形成領域RMのSi基板1表面にSiO2膜21Cが形成されるとともに、厚膜形成領域RHと薄膜形成領域RLのSiO2膜21Bの膜厚が増加する。この例では、中膜形成領域RMに2nmのSiO2膜21Cを形成し、厚膜形成領域RHと薄膜形成領域RLのSiO2膜21Bの膜厚を3.5nmに成長させる。
ついで、SiO2膜21B,21CのSi基板1との界面付近(Si基板1との界面から0.5nmの範囲)に窒素濃度がピークを有するように、また、Si基板1との界面から0.2〜1nmの範囲で窒素濃度が所定の濃度(10at%以上)となるように、熱窒化処理を行って、SiO2膜21B,21CからSiON膜22H,22M,22Lを形成する(図11(a))。このとき、SiO2膜21B,21CのSi基板1側の領域、特にSi基板1界面から0.2〜1nmの範囲では、窒素濃度が約10at%以上であることが望ましい。この熱窒化処理として、NOガス雰囲気中、NH3ガス雰囲気中、またはN2Oガス雰囲気中で、800〜950℃の温度での熱処理を例示することができる。この熱窒化処理によって、厚膜形成領域RHと薄膜形成領域RLでは、膜厚が3.7nmとなり、中膜形成領域RMでは、膜厚が2.3nmとなる。また、各領域RH,RM,RLのSiON膜22H,22M,22LのSi基板1界面から0.2〜1nmの範囲の領域は、窒素濃度が高いSiON組成領域22Cとなっており、その他の領域は、窒素濃度が少なく組成的にSiO2に近いので、SiO2組成領域22D,22E,22Fとなっている。なお、この熱窒化処理で形成されるSiON組成領域の厚さと窒素濃度は、元のSiO2膜の厚さによって変わる。具体的には、SiO2膜の厚さが厚いほど、Si基板1との界面に導入される窒素濃度は低くなり、SiON組成領域の厚さが薄くなる。たとえば、この図11(a)では、厚膜形成領域RHと薄膜形成領域RLのSiON組成領域22Cの厚さは、中膜形成領域RMのSiON組成領域22Cの厚さよりも薄くなる。
その後、SiON膜22H,22M,22L上の全面にレジストを塗布し、薄膜形成領域RLのSiON膜22Lの上面のみが露出し、厚膜形成領域RHと中膜形成領域RMのSiON膜22H,22Mが被覆されるように、パターニングを行って図示しないマスクを形成する。そして、このマスクを用いて薄膜形成領域RLのSiON膜22L中のSiO2組成領域22Fをエッチングする(図11(b))。ここで、シリコン酸窒化膜に対するシリコン酸化膜の選択比が大きな条件でエッチングを行う。このような条件を満たすウエットエッチングのエッチング液として、たとえばフッ化アンモニウム溶液やフッ化水素溶液などを用いることができる。
またこのとき、薄膜形成領域RLのSiON膜22Cは、厚さが0.2〜1nmで窒素濃度が所定の濃度(10at%)以上を有し、Si基板1界面から0.5nmの厚さの範囲に窒素濃度のピークを有するように熱窒化処理されているので、Si基板1界面から0.2〜1nmの範囲でエッチングレートが低くなり、エッチングの進行が遅くなる。つまり、SiON膜22Cが0.2〜1nmの厚さになると、エッチングがほぼ停止した状態となり、セルフリミット機能によるエッチングか可能となる。
このエッチングによって、薄膜形成領域RLにはSiON膜22C中のSiON組成領域22Cが残され、SiON膜12Aからなる界面層12Lが形成される。また、厚膜形成領域RHにはそのままSiON膜22Hが残るが、以降ではこのSiON膜22Hは、SiON膜12AとSiO2膜12Bとからなる界面層12Hという。また、中膜形成領域RMにもそのままSiON膜22Mが残るが、以降ではこのSiON膜22Mは、SiON膜12AとSiO2膜12Cとからなる界面層12Mという。
厚膜形成領域RHと中膜形成領域RM上のマスクを除去した後、各領域RH,RM,RLの界面層12H,12M,12Lの全面に、所定の厚さのHfSiON膜などのHigh−K膜13Aを形成する(図11(c))。具体的には、厚膜形成領域RHと中膜形成領域RMでは、SiO2膜12B,12C上にHigh−K膜13Aが形成され、薄膜形成領域RLでは、SiON膜12A上にHigh−K膜13Aが形成される。このHigh−K膜13Aの厚さは、作製する薄膜電界効果型トランジスタ10Lの特性やサイズと、界面層を構成するSiON膜12Aの濃度とその厚さに応じて決定される。この例では、High−K膜13Aを約3nm堆積するものとする。なお、ここで、厚膜形成領域RHと中膜形成領域RMのマスクを除去せずに、薄膜形成領域RLにのみHigh−K膜13Aを形成するようにしてもよい。
ついで、Si基板1上の各領域RH,RM,RLに対して、第1の実施の形態の図4(b)以降に示した処理が行われる。つまり、High−K膜13A上の全面にポリシリコン膜やTiN,Mo,Au,Al,Pt,Ag,Wなどのゲート電極14の基となる導電性材料膜を形成した後、導電性材料膜、High−K膜13Aおよび界面層12H,12M,12L(厚膜形成領域RHでは、SiON膜12AとSiO2膜12Bとからなり、中膜形成領域RMでは、SiON膜12AとSiO2膜12Cとからなり、薄膜形成領域RLでは、SiON膜12Aからなる)を所定の形状にエッチングして、界面層12H,12M,12L、High−K膜13およびゲート電極14の積層体からなるゲート積層体15を形成する。その後、形成したゲート積層体15をマスクとして、ゲート積層体15の線幅方向両側のSi基板1表面に所定の不純物イオンをイオン注入して活性化させ、第2の導電型の活性層からなるソース/ドレイン領域17を形成する。そして、ゲート積層体15を形成したSi基板1上にシリコン窒化膜などからなる絶縁膜を形成し、異方性エッチングによりゲート積層体15の線幅方向両側側面にのみ絶縁膜が残るようにエッチングを行ってゲート側壁膜16を形成し、ゲート構造11を形成する。以上によって、各領域RH,RM,RLに電界効果型トランジスタ10H,10M,10Lが形成された図9に示される半導体装置が得られる。
なお、この半導体装置の製造方法は、一例であり、他の手順によって製造することも可能である。図12は、マルチゲート絶縁膜を有する電界効果型トランジスタの製造方法の手順の他の例を模式的に示す断面図である。まず、上述した図10(a)に示したように、Si基板1の表面に熱酸化処理を施してSiO2膜21Bを形成する。
ついで、SiO2膜21B上の全面にレジストを塗布し、厚膜形成領域RHのみが被覆されるようにパターニングを行って図示しないマスクを形成する。そして、このマスクを用いて、中膜形成領域RMと薄膜形成領域RLのSiO2膜21Bを除去する(図12(a))。厚膜形成領域RH上のマスクを除去した後、Si基板1を熱酸化処理して、中膜形成領域RMと薄膜形成領域RLに、厚膜形成領域RHのシリコン酸化膜よりも薄いSiO2膜21Cを形成する(図12(b))。このとき、厚膜形成領域RHのSiO2膜21Bの膜厚も増加する。
その後、SiO2膜21B,21CのSi基板1との界面付近に窒素濃度がピークを有するように、また、Si基板1との界面から0.2〜1nmの範囲で窒素濃度が10at%以上となるように、熱窒化処理を行って、SiO2膜21B,21CからSiON膜22H,22M,22Lを形成する(図12(c))。このとき、SiO2膜21B,21CのSi基板1側の領域、特にSi基板1界面から0.2〜1nmの範囲では、窒素濃度が約10at%以上であることが望ましい。この熱窒化処理として、NOガス雰囲気中、NH3ガス雰囲気中、またはN2Oガス雰囲気中で、800〜950℃の温度での熱処理を例示することができる。この熱窒化処理によって、厚膜形成領域RHでは、膜厚が3.7nmとなり、中膜形成領域RMと薄膜形成領域RLでは、膜厚が2.3nmとなる。また、各領域RH,RM,RLのSiON膜22H,22M,22LのSi基板1界面から0.2〜1nmの範囲の領域は、窒素濃度が高いSiON組成領域22Cとなっており、その他の領域は、窒素濃度が少なく組成的にSiO2に近いので、SiO2組成領域22D,22E,22Fとなっている。
その後は、上述した図11(b)以降の処理が行われ、界面層12H,12M,12Lの厚さがそれぞれの領域RH,RM,RLで異なる電界効果型トランジスタ10H,10M,10Lが形成される。このような製造手順によれば、熱窒化処理を施す薄膜形成領域RLのSiO2膜21Cの厚さが、図10〜図11の場合に比して薄くなるので、SiO2膜21CのSi基板1界面側への窒素の導入を効率よく行うことができる。
この第2の実施の形態の効果について説明する。従来のたとえば上述したように3種類の厚さの異なる絶縁膜を形成するプロセスでは、図10(d)の中膜形成領域RMのSiO2膜21Cを形成した後、熱窒化処理を行わずに、薄膜形成領域RLのSiO2膜21B,21Cを除去する工程、熱酸化処理を行って薄膜形成領域RLに所定の膜厚のSiO2膜を形成する工程、および薄膜形成領域RLのSiO2膜を窒化して界面層を形成する工程を行わなければならない。これに対して、この第2の実施の形態では、薄膜形成領域RLの界面層12Lを形成する場合に、最初にすべての領域で共通に形成したSiO2膜21Bまたは中膜形成領域RMと同時に形成したSiO2膜21Cに熱窒化処理を施して、SiON膜22Lを形成し、その上部のSiO2組成領域22Fをエッチングするようにしているので、従来のプロセスに比して、工程数を削減することができるという効果を有する。
また、薄膜形成領域RLの界面層12Lを形成する際に、最初にSi基板1上の全面を熱窒化することによって形成したSiO2膜21Bを熱窒化する場合には、薄膜形成領域RLのSiO2膜21Bを除去する工程が入らないために、Si基板1と界面層12との間の界面が荒れないという効果を有する。
これに対して、中膜形成領域RMのSiO2膜21Cを形成する際に、中膜形成領域RMとともに薄膜形成領域RLの最初に形成したSiO2膜21Bを除去し、熱酸化処理によって再び形成したSiO2膜21Cを熱窒化する場合には、上記の場合に比してSi基板1と界面層12との間の界面が荒れてしまうが、最初に形成されたSiO2膜21Bに比してSiO2膜21Cの厚さが薄いので、界面層12のSi基板1側に高濃度に窒素を導入することができるという効果を有する。
1…Si基板、3…チャネル領域、10…電界効果型トランジスタ、12,12A,12H,12M,12L…界面層、12B,12C,21,21B,21C,31H,31M…シリコン酸化膜(SiO2膜)、12N,22,22H,22M,22L…シリコン酸窒化膜(SiON膜)、13,13A…High−K膜、14…ゲート電極、17・・・ソース/ドレイン領域、22A,22C…SiON組成領域、22A,22D,22E,22F…SiO2組成領域。
Claims (5)
- シリコン基板のチャネル領域上にシリコン酸化物よりも誘電率の高い高誘電率材料膜を介して形成されるゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域とを備える半導体装置であって、
前記シリコン基板と前記高誘電率材料膜との間に、前記シリコン基板との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる界面層を備えることを特徴とする半導体装置。 - シリコン基板のチャネル領域上に形成されたゲート絶縁膜およびゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域とを有し、前記ゲート絶縁膜のSiO2膜換算容量膜厚が異なる複数種類の電界効果型トランジスタを前記シリコン基板上に備える半導体装置であって、
前記電界効果型トランジスタのうち1種類の電界効果型トランジスタのゲート絶縁膜は、
前記シリコン基板との界面付近に厚さ方向の窒素濃度分布のピークを有し、厚さが0.2〜1nmのシリコン酸窒化膜からなる前記シリコン基板の前記チャネル領域上に形成される界面層と、
前記界面層上に形成され、シリコン酸化物よりも誘電率の高い高誘電率材料膜と、
からなることを特徴とする半導体装置。 - シリコン基板のチャネル領域上にシリコン酸化物よりも誘電率の高い高誘電率材料膜を介して形成されるゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域と、を備える半導体装置の製造方法であって、
前記シリコン基板上にシリコン酸化膜を形成するシリコン酸化膜形成工程と、
前記シリコン酸化膜の前記シリコン基板側界面から0.2〜1nmの厚さの範囲に所定の濃度以上の窒素が導入されるように前記シリコン酸化膜をシリコン酸窒化膜に窒化処理する窒化工程と、
前記所定の濃度以上の窒素が導入されている厚さまで前記シリコン酸窒化膜をエッチングし、前記所定の濃度以上の窒素が導入されたシリコン酸窒化膜からなる界面層を形成する界面層形成工程と、
前記界面層上に前記高誘電率材料膜を形成する高誘電率材料膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。 - シリコン基板のチャネル領域上に形成されたゲート絶縁膜およびゲート電極と、前記チャネル領域を挟んだ前記シリコン基板の表面に形成されたソース/ドレイン領域と、を有する電界効果型トランジスタで、前記ゲート絶縁膜の容量膜厚が異なる複数種類の電界効果型トランジスタを前記シリコン基板上に備える半導体装置の製造方法であって、
前記シリコン基板上の第1と第2の領域にシリコン酸化膜を形成するシリコン酸化膜形成工程と、
前記シリコン酸化膜の前記シリコン基板側界面から0.2〜1nmの厚さの範囲に所定の濃度以上の窒素が導入されるように前記シリコン酸化膜をシリコン酸窒化膜に窒化処理する窒化工程と、
前記所定の濃度以上の窒素が導入されている厚さまで前記第1の領域上の前記シリコン酸窒化膜をエッチングして、前記第1の領域上には前記所定の濃度以上の窒素が導入されたシリコン酸窒化膜からなる界面層を形成し、前記第2の領域上では前記窒化工程で形成された前記シリコン酸窒化膜を界面層とする界面層形成工程と、
少なくとも前記第1の領域の前記界面層上に、シリコン酸化物よりも誘電率の高い高誘電率材料膜を形成する高誘電率材料膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記窒化工程での前記窒化処理は、NOガス、NH3ガス、N2Oガスのうちのいずれかのガスを含む雰囲気中で前記シリコン酸化膜を熱処理することを特徴とする請求項3または4に記載の半導体装置の製造方法。
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---|---|---|---|---|
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US8501610B2 (en) * | 2009-04-28 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memories and methods of fabrication thereof |
US9589803B2 (en) | 2012-08-10 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate electrode of field effect transistor |
US10629749B2 (en) * | 2017-11-30 | 2020-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of treating interfacial layer on silicon germanium |
CN110164850A (zh) * | 2018-02-15 | 2019-08-23 | 松下知识产权经营株式会社 | 电容元件和电容元件的制造方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321817A (ja) * | 1997-05-20 | 1998-12-04 | Toshiba Corp | キャパシタ用絶縁膜の形成方法 |
JP2000049159A (ja) * | 1998-05-29 | 2000-02-18 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2000133651A (ja) * | 1998-10-26 | 2000-05-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2000307010A (ja) * | 1999-04-16 | 2000-11-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
JP2000357688A (ja) * | 1999-06-16 | 2000-12-26 | Toshiba Corp | 熱酸化膜の形成方法 |
JP2001093903A (ja) * | 1999-09-24 | 2001-04-06 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002523897A (ja) * | 1998-08-19 | 2002-07-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 酸化物・窒化物ゲート絶縁層を有する半導体装置およびその製造方法 |
JP2004023008A (ja) * | 2002-06-20 | 2004-01-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2004289082A (ja) * | 2003-03-25 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 高誘電率ゲート絶縁膜の形成方法 |
JP2004303894A (ja) * | 2003-03-31 | 2004-10-28 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
JP2005277318A (ja) * | 2004-03-26 | 2005-10-06 | Semiconductor Leading Edge Technologies Inc | 高誘電体薄膜を備えた半導体装置及びその製造方法 |
WO2007086111A1 (ja) * | 2006-01-25 | 2007-08-02 | Fujitsu Limited | 半導体装置の製造方法および半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
TW461025B (en) * | 2000-06-09 | 2001-10-21 | Nanya Technology Corp | Method for rounding corner of shallow trench isolation |
US6933248B2 (en) | 2000-10-19 | 2005-08-23 | Texas Instruments Incorporated | Method for transistor gate dielectric layer with uniform nitrogen concentration |
US20060131670A1 (en) * | 2003-06-20 | 2006-06-22 | Takashi Ogura | Semiconductor device and production method therefor |
JP2006216897A (ja) | 2005-02-07 | 2006-08-17 | Toshiba Corp | 半導体装置及びその製造方法 |
US20070090493A1 (en) * | 2005-10-11 | 2007-04-26 | Promos Technologies Inc. | Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby |
JP4997872B2 (ja) * | 2006-08-22 | 2012-08-08 | ソニー株式会社 | 不揮発性半導体メモリデバイスおよびその製造方法 |
US7928020B2 (en) * | 2007-09-27 | 2011-04-19 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a nitrogenated silicon oxide layer and MOS device having same |
-
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2011
- 2011-08-31 US US13/137,650 patent/US20110316095A1/en not_active Abandoned
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10321817A (ja) * | 1997-05-20 | 1998-12-04 | Toshiba Corp | キャパシタ用絶縁膜の形成方法 |
JP2000049159A (ja) * | 1998-05-29 | 2000-02-18 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2002523897A (ja) * | 1998-08-19 | 2002-07-30 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 酸化物・窒化物ゲート絶縁層を有する半導体装置およびその製造方法 |
JP2000133651A (ja) * | 1998-10-26 | 2000-05-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2000307010A (ja) * | 1999-04-16 | 2000-11-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
JP2000357688A (ja) * | 1999-06-16 | 2000-12-26 | Toshiba Corp | 熱酸化膜の形成方法 |
JP2001093903A (ja) * | 1999-09-24 | 2001-04-06 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2004023008A (ja) * | 2002-06-20 | 2004-01-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2004289082A (ja) * | 2003-03-25 | 2004-10-14 | Matsushita Electric Ind Co Ltd | 高誘電率ゲート絶縁膜の形成方法 |
JP2004303894A (ja) * | 2003-03-31 | 2004-10-28 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
JP2005277318A (ja) * | 2004-03-26 | 2005-10-06 | Semiconductor Leading Edge Technologies Inc | 高誘電体薄膜を備えた半導体装置及びその製造方法 |
WO2007086111A1 (ja) * | 2006-01-25 | 2007-08-02 | Fujitsu Limited | 半導体装置の製造方法および半導体装置 |
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