JPWO2002063690A1 - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
メモリセルが形成される素子形成領域内の半導体基板の欠陥を低減させ、接合リークの低減を図るため、素子分離溝４内に熱酸化膜５を形成し、熱酸化膜５の表面に酸窒化膜５ａもしくは窒化シリコン膜を形成した後、素子分離溝４内に酸化シリコン膜６を埋め込む。その結果、以降の工程に、例えば、ライト酸化膜（１２、２６）を形成する工程や高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯ形成工程等の酸化工程を有していても、熱酸化膜５の酸化の進行を、その表面の酸窒化膜５ａ等により抑えることができる。従って、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
Description
技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）を利用した微細なＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関するものである。
背景技術
ＳＧＩとは、ＬＳＩ製造プロセスにおける素子分離技術の一種で、半導体基板に形成した溝の内部を酸化シリコン膜などの絶縁膜で埋め込むことにより素子分離を形成し、これを素子（素子形成領域）間の分離に用いるというものである。ＳＧＩを利用した場合、従来のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）技術よりも素子分離間隔を縮小することができる等の利点がある。
本発明者らは、微細なＭＩＳＦＥＴ、中でも特に、電気的書き込みおよび消去が可能な不揮発性メモリの研究・開発に従事している。
この不揮発性メモリにも前述のＳＧＩ技術が採用されている。
一方、ＭＩＳＦＥＴを構成するゲート電極端部下に厚いゲート絶縁膜（ライト酸化膜）を形成し、ゲート電極の端部における電界集中を緩和する技術が採用されている。この技術は、駆動電位の大きい不揮発性メモリにおいて、特に重要な技術となっている。
しかしながら、不揮発性メモリセルの微細化に伴い本発明者らは、次のような問題に直面した。
即ち、半導体基板に形成した溝の内部に埋め込まれた酸化シリコン膜、特に、溝の内壁に生じたドライエッチングのダメージを回復するために形成される薄い熱酸化膜の酸化が、その後の熱工程、例えば、前述のライト酸化膜形成時等により進行し、溝内部の応力が大きくなる。その結果、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥となる。このような欠陥は、接合リーク及びメモリゲート酸化膜質劣化の原因となり、リーク電流による読み出し誤動作、書き換えサイクル耐性劣化を引き起こす。また、前記欠陥を低減するために、熱負荷を低減すると、例えばライト酸化膜が薄くなりリテンション特性が劣化する。
本発明の目的は、素子形成領域内の半導体基板の欠陥を低減させることにある。
また、本発明の他の目的は、素子形成領域内の半導体基板の欠陥を低減させることにより接合リークの低減を図ることにある。
また、本発明の他の目的は、接合リークの低減を図ることにより、製品の歩留まり向上や信頼性の向上を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置の製造方法は、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、第２熱酸化膜を形成する工程等の酸化工程を有していても、前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（２）本発明の半導体集積回路装置の製造方法は、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜上に窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、第２熱酸化膜を形成する工程等の酸化工程を有していても、前記第１熱酸化膜の酸化の進行を、前記窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（３）本発明の半導体集積回路装置の製造方法は、素子分離溝内に熱酸化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程と、前記素子分離溝内に絶縁膜を埋め込む工程以降に、酸素含量が１％以下である不活性雰囲気中でのアニール工程と、を有する。
このような手段によれば、前記熱酸化膜のアニール工程による酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（４）本発明の半導体集積回路装置の製造方法は、メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、素子分離溝内に熱酸化膜を形成し、前記熱酸化膜を窒化処理することにより前記熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の熱処理工程を有していても、前記熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（５）本発明の半導体集積回路装置の製造方法は、メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程と、前記周辺回路領域の半導体基板表面に熱処理を施し、第１の酸化膜を形成した後、前記第１の酸化膜上に第２の酸化膜を堆積し、第１および第２の酸化膜からなる高耐圧ＭＩＳＦＥＴ用のゲート酸化膜を形成する工程と、を有する。
このような手段によれば、高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する際の熱処理工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。また、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜の一部を第２の酸化膜を堆積することにより形成したので、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜形成時の熱処理による前記第１熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（６）本発明の半導体集積回路装置は、（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、（ｃ）前記第１熱酸化膜上に形成された窒化膜と、（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離と、（ｅ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｇ）前記ゲート電極端部下に形成された第２熱酸化膜と、（ｈ）前記ゲート電極の両側に形成された半導体領域と、（ｉ）前記ゲート電極上に形成された層間絶縁膜と、（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有するメモリセルを有する。
このような手段によれば、ライト酸化膜形成時の酸化工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができるので、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。また、前記第１熱酸化膜の膜厚は、例えば、３０ｎｍ以下とすることができる。また、前記第１熱酸化膜の膜厚を前記第２熱酸化膜の膜厚より小さくすることができる。
（７）本発明の半導体集積回路装置は、（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、（ｃ）前記第１熱酸化膜上に形成された窒化膜と、（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離と、（ｅ）前記素子形成領域の半導体基板上に形成された第１のゲート絶縁膜と、（ｆ）前記第１のゲート絶縁膜上に形成された第１のゲート電極と、（ｇ）前記第１のゲート電極端部下に形成された第２熱酸化膜と、（ｈ）前記第１のゲート電極の両側に形成された第１の半導体領域と、（ｉ）前記ゲート電極上に形成された層間絶縁膜と、（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有するメモリセルと、（ｋ）前記周辺回路領域の半導体基板上に形成された第２のゲート絶縁膜と、（ｌ）前記第２のゲート絶縁膜上に形成された第２のゲート電極と、（ｍ）前記第２のゲート電極の両側に形成された第２の半導体領域と、を有する高耐圧ＭＩＳＦＥＴと、を有する。
このような手段によれば、高耐圧ＭＩＳＦＥＴのゲート絶縁膜（第２のゲート絶縁膜）形成時の酸化工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができるので、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。
（８）本発明の半導体集積回路装置の製造方法は、素子形成領域の半導体基板上に、ゲート電極を形成し、前記ゲート電極端部下に第１熱酸化膜を形成した後、素子分離溝内に第２熱酸化膜を形成し、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、第１熱酸化膜を形成する工程後に、素子分離溝内の第２熱酸化膜を形成することができるので、第１熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（９）本発明の半導体集積回路装置は、（ａ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｃ）前記ゲート電極端部下に形成された第１酸化膜と、（ｄ）前記ゲート電極の両側に形成された半導体領域と、（ｅ）前記ゲート電極の側壁に形成されたサイドウォール膜と、を有するメモリセルと、（ｆ）前記素子分離領域の半導体基板中に、前記サイドウォール膜をマスクとして形成された素子分離溝と、（ｇ）前記素子分離溝内に形成され、前記第１酸化膜よりも膜厚が小さい第２酸化膜と、（ｈ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離とを有する。
このような手段によれば、前記ゲート電極の側壁に形成されたサイドウォール膜をマスクとして素子分離溝が形成されているので、前記第２熱酸化膜の酸化の進行を抑えることができる。その結果、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態１である不揮発性メモリの製造方法を図１〜図１７を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。また、各図の左側および中央部分は、図１７に示す平面図のＡ−ＡおよびＢ−Ｂ断面部にそれぞれ対応している。
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にパッド酸化膜２を形成する。次いで、パッド酸化膜２上に、窒化シリコン膜３を堆積し、素子分離領域上の窒化シリコン膜３を除去する。
次いで、図２に示すように、窒化シリコン膜３をマスクとして、半導体基板１をドライエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、図３に示すように、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（熱酸化膜）５を形成する。この酸化シリコン膜５は、素子分離溝４形成時に、溝の内壁（半導体基板表面）に生じたドライエッチングのダメージを回復するために形成する。
次に、図４に示すように、半導体基板１に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施す。このＮＯ処理の結果、熱酸化膜５の表面に、窒素が取りこまれ、熱酸化膜５の表面に酸窒化膜５ａが形成される。この酸窒化膜５ａは、追って詳細に説明するように、熱酸化膜５の更なる酸化を抑制し、溝内部の応力の増加を防止するために形成する。
次に、図５に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、酸素含有量が１％以下の窒素雰囲気下で、熱処理を施し、酸化シリコン膜５の緻密化を図る。次いで、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化する。
次いで、図６に示すように、窒化シリコン膜３を除去する。なお、この際、窒化シリコン膜３の膜厚分だけ酸化シリコン膜６の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
以上の工程により、素子分離溝４内に、酸化シリコン膜６が埋め込まれた素子分離が形成される。素子分離溝４の内壁には、薄い酸化シリコン膜５および酸窒化膜５ａが形成されている。
次に、半導体基板１の表面をウェット洗浄した後、半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図７に示すように、約８００℃の熱酸化でｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚８ｎｍ程度の熱酸化膜を形成した後（プレ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面を清浄化する。次いで、熱処理を施し、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９は、不揮発性メモリセルのゲート酸化膜９を構成する。
次に、ゲート酸化膜９の上部に、膜厚１００ｎｍ程度の多結晶シリコン膜１０をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で膜厚１７０ｎｍ程度の窒化シリコン膜１１を堆積する。次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１１をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１１を残す。
次に、窒化シリコン膜１１をマスクにして多結晶シリコン膜１０をドライエッチングすることにより、メモリセル形成領域に、ゲート電極ＦＧを形成する。
次に、メモリセル形成領域のゲート電極ＦＧの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（ヒ素）を注入し、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ−型半導体領域１３を形成する。
次に、図８（ａ）に示すように、ライト酸化により多結晶シリコン膜１０の側壁および半導体基板１の表面にライト酸化膜１２を形成する。このライト酸化膜１２は、シリコン基板の表面にその膜厚が８〜１２ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、ｎ−型半導体領域１３上では、早く進行するため、ｎ−型半導体領域１３上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、ゲート電極ＦＧの底面の端部が丸みを帯び、ゲート電極ＦＧ端部の電界集中を緩和することができる。従って、メモリセルのリテンションタイムを向上させることができ、また、書き込み・消去特性を良くすることができる。さらに、ライト酸化によりゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。特に、前述のｎ−型半導体領域１３形成時にｎ型不純物がゲート酸化膜９の端部に侵入し、ゲート酸化膜の膜質を劣化させるが、ゲート酸化膜９の端部にライト酸化膜１２を形成することにより、かかる部分の酸化膜の膜質を向上させることができる。図８（ｂ）は、図８（ａ）のゲート電極ＦＧ部の拡大図である。
次いで、図９に示すように、半導体基板１上にＣＶＤ法で膜厚４０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極ＦＧ（ライト酸化膜１２）の側壁にサイドウォールスペーサ１６を形成する。
次に、メモリセル形成領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
続いて、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜１９を、窒化シリコン膜１１の表面が露出するまでＣＭＰ法で研磨もしくはエッチバックしてその表面を平坦化する。
次いで、図１０に示すように、熱リン酸により窒化シリコン膜１１を除去し、ゲート電極ＦＧの表面を露出させる。次いで、窒化シリコン膜１１の膜厚分だけゲート電極ＦＧの表面から突出した酸化シリコン膜１９およびサイドウォールスペーサ１６の表面をエッチングして、その表面を平坦化する。
次にゲート電極ＦＧの上部に、リンがドープされた多結晶シリコン膜２０をＣＶＤ法で堆積し、次いで、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２０をドライエッチングすることにより、ゲート電極ＦＧ上にゲート電極ＦＬを形成する。これらのゲート電極ＦＧおよびＦＬは、電気的に接続されており、これら２層で、浮遊ゲートが構成される。
次いで、図１１に示すように、半導体基板１上に、浮遊ゲート（ＦＧ、ＦＬ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜である。このＯＮＯ膜２１は、例えば、ＣＶＤ法により膜厚４ｎｍ程度の酸化シリコン膜、膜厚６ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより形成する。
次いで、図１２に示すように、周辺回路領域（図中の左部）に残存している、ＯＮＯ膜２１、多結晶シリコン膜２０、１０およびゲート酸化膜９を除去する。次いで、周辺回路領域の半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、約８００℃の熱酸化で、周辺回路領域の半導体基板１のｐの型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚２５ｎｍ程度のゲート酸化膜ＧＯを形成する。このゲート酸化膜ＧＯは、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜となる。
次いで、図１３に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなり、また、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。
次に、図１４に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、多結晶シリコン膜２２およびＷＳｉ２膜２３をドライエッチングすることにより、周辺回路領域に高耐圧ＭＩＳＦＥＴ用のゲート電極Ｇを形成する。また、メモリセル形成領域のフォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、図１５に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。次いで、ライト酸化により多結晶シリコン膜１０、２０および２２およびＷＳｉ２膜２３の側壁にライト酸化膜２６を形成する。このライト酸化膜２６の膜厚は、シリコン基板の表面にその膜厚が６ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、このライト酸化膜２６は、前述のライト酸化膜１２と異なりｎ型半導体領域上には形成されないため、ライト酸化膜１２のように、厚く形成されない。が、ゲート電極ＦＧ端部の電界集中を緩和し、また、かかる部分の酸化膜の膜質を向上させるために形成する。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２およびＷＳｉ２膜２３）の側壁にもライト酸化膜２６が形成される。
次いで、図１６に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（２３、２２）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。図１７に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）を有するＡＮＤ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、溝内部の応力の増加を防止することができる。
例えば、熱酸化膜５の表面に酸窒化膜５ａを形成しない場合について説明する。図１８（ａ）は、熱酸化膜５上に直接酸化シリコン膜６を形成した場合の素子分離近傍の拡大図である。図１８（ａ）に示すように、素子分離形成後の熱酸化膜５は、１０ｎｍ程度であるが、その後のライト酸化膜１２、２６の形成工程や、高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯ等の酸化工程により、熱酸化膜５の膜厚が徐々に増大する（図１８（ｂ））。その結果、溝内部の応力が大きくなり、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥が生じる。このような欠陥は、接合リークやメモリセルのゲート絶縁膜の膜質劣化の原因となる。図１９は、加工寸法と応力との関係を示す図である。ここで、加工寸法とは、メモリセル形成領域の素子分離領域と素子形成領域の幅（μｍ）を示す。また、図中（ａ）、（ｂ）および（ｃ）は、それぞれ溝内酸化量が、３０ｎｍ、２０ｎｍおよび１０ｎｍの場合を示す。この溝内酸化量とは、メモリセル形成後の素子分離内の熱酸化膜５の膜厚をいう。グラフ（ａ）に示すように、溝内酸化量が一定の場合であっても、加工寸法が小さくなるにつれ応力が大きくなる。この傾向は、グラフ（ｂ）および（ｃ）の場合も同様である。また、溝内酸化量が大きくなるにつれ応力が大きくなっている。ここで、基板のリーク電流を抑えるための応力の目標値を４００ＭＰａとすると、加工寸法０．２５μｍの場合、溝内酸化量は、３０ｎｍ以下でなければならない。
これに対し、図２０（ａ）に示すように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、例えば、ライト酸化膜１２、２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、リテンションタイムを向上させることができる。図２０（ａ）は、図６に示した素子分離近傍の拡大図である。また、図２０（ｂ）は、メモリセル形成後（例えば図１６）の素子分離近傍の拡大図である。図２０（ｂ）に示すように、本実施の形態によれば、素子分離領域の幅が、０．２５μｍ程度であっても、溝内酸化量を３０ｎｍ以下とすることができ、溝内部の応力を抑え、リーク電流を低減させることができる。また、図２０（ｂ）に示すように、熱酸化膜５は、ライト酸化膜厚１２より薄い。
また、本実施の形態においては、ｐ型ウエル８、ｎ型ウエル、ｎ−型半導体領域１３およびｎ＋型半導体領域１７（ソース、ドレイン）形成時の不純物を拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ったので、熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
ここで、本実施の形態においては、膜厚１０ｎｍ程度の薄い酸化シリコン膜５に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施すことにより熱酸化膜５の表面に酸窒化膜５ａを形成した（図４）が、図２１に示すように、膜厚１０ｎｍ程度の薄い酸化シリコン膜５の上部に、窒化シリコン膜５ｃを形成してもよい。この窒化シリコン膜５ｃは、熱酸化膜５上に、ＣＶＤ法により７ｎｍ程度堆積する。以降の工程は、図５〜図１７を用いて説明した前述の工程と同様であるためその説明を省略する。このように、熱酸化膜５の表面に窒化シリコン膜５ｃを形成しても、ライト酸化膜１２、２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
また、本実施の形態においては、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯを熱酸化により形成した（図１２）が、図２２に示すように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜としてもよい。即ち、まず、周辺回路領域の半導体基板１のｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚５ｎｍ程度の熱酸化膜２１ａを形成する。次いで、この熱酸化膜２１ａ上に、ＣＶＤ法により２０ｎｍ程度の酸化シリコン膜２１ｂを堆積する。以降の工程は、図１３〜図１７を用いて説明した前述の工程と同様であるためその説明を省略する。このように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜とすれば、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜形成時の熱処理による前記熱酸化膜５の酸化の進行を抑えることができ、素子分離溝内部の応力を抑えることができる。
また、本実施の形態においては、メモリセル形成領域にＡＮＤ型の不揮発性メモリセルを形成したが、素子分離領域を有する他の不揮発性メモリセル、例えばＮＯＲ型の不揮発性メモリセルに本発明を適用してもよい。ＮＯＲ型の不揮発性メモリセルについては、実施の形態３で詳細に説明するが、ＮＯＲ型の不揮発性メモリセルは、ライト酸化膜形成工程が１回であるのに対し、ＡＮＤ型の場合は、ライト酸化膜形成工程が２回（ライト酸化膜１２、２６）存在するため、ＡＮＤ型の不揮発性メモリセルに本発明を適用した方が、より効果的である。
（実施の形態２）
本発明の実施の形態２である不揮発性メモリの製造方法を図２３〜図３５を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。
まず、実施の形態１の場合と同様に、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図２４に示すように、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、半導体基板１上に、約８００℃の熱酸化で、膜厚２５ｎｍ程度の熱酸化膜ＧＯを形成する。この熱酸化膜ＧＯは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜を構成する。
次いで、メモリセル形成領域上の熱酸化膜ＧＯを除去し、メモリセル形成領域の表面をウェット洗浄した後、熱酸化により、メモリセル形成領域に、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９はメモリセル形成領域に形成される不揮発性メモリセルのゲート酸化膜を構成する。
次に、熱酸化膜ＧＯ、９（ゲート酸化膜）の上部に、膜厚１００ｎｍ程度の多結晶シリコン膜１０をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で膜厚１７０ｎｍ程度の窒化シリコン膜１１を堆積する。
次に、図２５に示すように、フォトレジスト膜（図示せず）をマスクにして、窒化シリコン膜１１および多結晶シリコン膜１０をエッチングすることによりゲート電極ＦＧを形成する。ここで、ゲート電極間（窒化シリコン膜１１および多結晶シリコン膜１０を除去した領域）には、後述するように、ソース、ドレインと素子分離溝が形成される。
次に、メモリセル形成領域のゲート電極ＦＧの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（ヒ素）を注入し、熱処理により前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
次に、図２６に示すように、ライト酸化により多結晶シリコン膜１０の側壁および半導体基板１の表面にライト酸化膜１２を形成する。このライト酸化膜１２は、シリコン基板の表面にその膜厚が８〜１２ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、不純物領域上では、早く進行するため、ｎ＋型半導体領域１７上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜１２は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、実施の形態１で説明したように、ゲート電極ＦＧ端部の電界集中を緩和することができ、メモリセルのリテンションタイムを向上させることができる。また、書き込み・消去特性を良くすることができ、ゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。
次いで、半導体基板１上にＣＶＤ法で膜厚１１０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極ＦＧ（ライト酸化膜１２）の側壁にサイドウォールスペーサ１６を形成する。
次いで、図２７に示すように、窒化シリコン膜１１およびサイドウォールスペーサ１６をマスクとして、半導体基板１をエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。この酸化シリコン膜５は、溝の内壁に生じたドライエッチングのダメージを回復するために形成する。
このように、本実施の形態によれば、ライト酸化膜１２もしくは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜（熱酸化膜ＧＯ）を形成した後に、素子分離溝４および溝の内壁の膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成したので、これらの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
次に、図２８に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、熱処理を施すことにより酸化シリコン膜６の緻密化を図る。次いで、化学的機械研磨法により窒化シリコン膜１１の表面が露出するまで、酸化シリコン膜６を研磨し、その表面を平坦化する（図２９）。
続いて、図３０に示すように、熱リン酸により窒化シリコン膜１１を除去し、ゲート電極ＦＧの表面を露出させる。
次にゲート電極ＦＧの上部に、リンがドープされた多結晶シリコン膜２０をＣＶＤ法で堆積し、次いで、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２０をドライエッチングすることにより、ゲート電極ＦＧ上にゲート電極ＦＬを形成する。これらのゲート電極ＦＧおよびＦＬは、電気的に接続されており、これら２層で、浮遊ゲートが構成される。
次いで、図３１に示すように、半導体基板１上に、浮遊ゲート（ＦＧ、ＦＬ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えば、実施の形態１で説明した方法により形成する。
次いで、図３２に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。また、この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、周辺回路領域において多結晶シリコン膜２０と接続され、この多結晶シリコン膜２２、２０、１０とＷＳｉ２膜２３の積層膜は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなる。この接続孔は、例えば、ＯＮＯ膜２１形成後に、ＯＮＯ膜２１をエッチングすることにより形成される。
次いで、図３３に示すように、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２２、２０、１０とＷＳｉ２膜２３の積層膜および窒化シリコン膜２４をエッチングすることにより周辺回路領域の高耐圧ＭＩＳＦＥＴのゲート電極Ｇを形成し、また、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、図３４に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。次いで、ライト酸化により多結晶シリコン膜１０、２０、２２およびＷＳｉ２膜２３の側壁にライト酸化膜２６を形成する。このライト酸化膜２６のは、シリコン基板の表面にその膜厚が６ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、このライト酸化膜２６は、実施の形態１のライト酸化膜１２と異なりｎ型半導体領域上には形成されないため、厚く形成されない。が、ゲート電極ＦＧ端部の電界集中を緩和し、また、かかる部分の酸化膜の膜質を向上させるために形成する。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２、１０、２０およびＷＳｉ２膜２３）の側壁にもライト酸化膜２６が形成される。
次いで、図３５に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２、１０、２０およびＷＳｉ２膜２３）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、熱処理を施すことにより、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。本実施の形態の不揮発性メモリセルの基板の要部平面図は、実施の形態１と類似であるためその図示を省略する。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）を有するＡＮＤ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、ライト酸化膜１２もしくは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜（熱酸化膜ＧＯ）を形成した後に、素子分離溝４および溝の内壁の膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成したので、これらの形成時における熱酸化膜５の膜厚の増加を抑えることができる。その結果、素子形成領域内の欠陥を低減でき、リテンションタイムを向上させることができる。
なお、熱酸化膜５の形成後の酸化工程、例えば、ライト酸化膜２６の形成時の熱酸化膜５の膜厚の増加を抑えるため、実施の形態１の場合と同様に、素子分離内の熱酸化膜５の表面に酸窒化膜５ａ等を形成してもよい。
また、熱酸化膜５の形成後の不純物の拡散（熱処理）、例えば、ｎ−型半導体領域２５およびｎ＋型半導体領域２７（ソース、ドレイン）形成時の熱酸化膜５の膜厚の増加を抑えるため、不純物の拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ってもよい。
（実施の形態３）
実施の形態１においては、メモリセル形成領域にＡＮＤ型の不揮発性メモリセルを形成したが、素子分離領域を有する他の不揮発性メモリセル、例えばＮＯＲ型の不揮発性メモリセルに本発明を適用してもよい。
本発明の実施の形態３である不揮発性メモリの製造方法を図３６〜図４９を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。また、各図の左側および中央部分は、図４９に示す平面図のＡ−ＡおよびＢ−Ｂ断面部にそれぞれ対応している。
まず、図３６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にパッド酸化膜２を形成する。次いで、パッド酸化膜２上に、窒化シリコン膜３を堆積し、素子分離領域上の窒化シリコン膜３を除去する。
次いで、図３７に示すように、窒化シリコン膜３をマスクとして、半導体基板１をエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、図３８に示すように、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。この酸化シリコン膜５は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜６と半導体基板１との界面に生じるストレスを緩和するために形成する。
次に、図３９に示すように、半導体基板１に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施す。このＮＯ処理の結果、熱酸化膜５の表面に、窒素が取りこまれ、熱酸化膜５の表面に酸窒化膜５ａが形成される。この酸窒化膜５ａは、実施の形態１と同様に、溝内部の応力の増加を防止するために形成する。
次に、図４０に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、酸素含有量が１％以下の窒素雰囲気下で、熱処理を施し、酸化シリコン膜５の緻密化を図る。次いで、化学的機械研磨法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化する。
次いで、図４１に示すように、窒化シリコン膜３を除去する。なお、この際、窒化シリコン膜３の膜厚分だけ酸化シリコン膜６の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
以上の工程により、素子分離溝４内に、酸化シリコン膜６が埋め込まれた素子分離が形成される。素子分離溝４の内壁には、薄い酸化シリコン膜５および酸窒化膜５ａが形成されている。
次に、図４１に示すように、半導体基板１の表面をウェット洗浄した後、半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図４２に示すように、約８００℃の熱酸化でｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚８ｎｍ程度の熱酸化膜を形成した後（プレ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面を清浄化する。次いで、熱処理を施し、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９は、不揮発性メモリセルのゲート酸化膜９を構成する。
次に、ゲート酸化膜９の上部に、膜厚１００ｎｍ程度のリンをドープした多結晶シリコン膜１０をＣＶＤ法で堆積する。次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１０をドライエッチングすることにより、メモリセル形成領域に、ゲート電極（浮遊ゲート）ＦＧを形成する。
次いで、図４３に示すように、半導体基板１上に、浮遊ゲート（ＦＧ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えば、実施の形態１で説明した方法により形成する。
次いで、図４４に示すように、周辺回路領域（図中の左部）に残存している、ＯＮＯ膜２１、多結晶シリコン膜１０およびゲート酸化膜９を除去する。次いで、周辺回路領域の半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、約８００℃の熱酸化で、周辺回路領域の半導体基板１のｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚２０ｎｍ程度のゲート酸化膜ＧＯを形成する。このゲート酸化膜ＧＯは、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜となる。
次いで、図４５に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなり、また、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。
次に、図４６に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４および多結晶シリコン膜２２をドライエッチングすることにより、周辺回路領域に高耐圧ＭＩＳＦＥＴ用のゲート電極Ｇを形成する。また、メモリセル形成領域のフォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、メモリセル形成領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
次に、図４７に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。
次いで、ライト酸化により多結晶シリコン膜１０および２２の側壁および半導体基板１の表面ににライト酸化膜２６を形成する。このライト酸化膜２６は、シリコン基板の表面にその膜厚が１０ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、不純物領域上では、早く進行するため、ｎ＋型半導体領域１７上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、ゲート電極ＦＧの底面の端部が丸みを帯び、ゲート電極ＦＧ端部の電界集中を緩和することができる。従って、メモリセルのリテンションタイムを向上させることができ、また、書き込み・消去特性を良くすることができる。さらに、ライト酸化によりゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。特に、前述のｎ＋型半導体領域１７形成時にｎ型不純物がゲート酸化膜９の端部に侵入し、ゲート酸化膜の膜質を劣化させるが、ゲート酸化膜９の端部にライト酸化膜２６を形成することにより、かかる部分の酸化膜の膜質を向上させることができる。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２）の側壁にもライト酸化膜２６が形成される。
次いで、図４８に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（２３、２２）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。図４９に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。なお、図示しないｎ型ウエル上に、同様の工程により高耐圧ｐチャネル型ＭＩＳＦＥＴを形成してもよい。この場合、半導体領域２５および２７と、逆導電型の不純物をイオン打ち込みする。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０）を有するＮＯＲ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、ｎ＋型半導体領域１７上にプラグが形成され、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、実施の形態１の場合と同様に、溝内部の応力の増加を防止することができる。
即ち、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、例えば、ライト酸化膜２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリゲート膜質の品質を向上させることができる。
また、本実施の形態においては、ｐ型ウエル８、ｎ型ウエル、ｎ＋型半導体領域１７（ソース、ドレイン）形成時の不純物を拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ったので、熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
ここで、本実施の形態においては、膜厚１０ｎｍ程度の薄い酸化シリコン膜５に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施すことにより熱酸化膜５の表面に酸窒化膜５ａを形成した（図３９）が、実施の形態１で説明した図２１に示すように、膜厚１０ｎｍ程度の薄い酸化シリコン膜５の上部に、窒化シリコン膜５ｃを形成してもよい。
また、本実施の形態においては、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯを熱酸化により形成した（図４４）が、実施の形態１で説明した図２２に示すように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜としてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以下に、本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明する。
素子分離溝内に熱酸化膜を形成した後、その表面に酸窒化膜を形成した後、素子分離溝内に絶縁膜を埋め込んだので、以降の工程に、例えば、ライト酸化膜を形成する工程等や高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の酸化工程を有していても、熱酸化膜の酸化の進行を、酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
また、素子分離溝内に熱酸化膜を形成し、その上に窒化膜を形成した後、素子分離溝内に絶縁膜を埋め込んだので、以降の工程に、例えば、ライト酸化膜を形成する工程や高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の酸化工程を有していても、熱酸化膜の酸化の進行を、窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
また、素子分離溝内に熱酸化膜を形成し、素子分離溝内に絶縁膜を埋め込んだ後のアニール工程を、酸素含量が１％以下である不活性雰囲気中で行ったので、アニール工程による熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
産業上の利用可能性
以上のように、本発明は、携帯電話をはじめとする移動体通信機器、メモリカードおよびＩＣカードなどに搭載する半導体集積回路装置に適用して特に有効な技術である。
【図面の簡単な説明】
図１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図８は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図９は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
図１８は、本発明の効果を説明するための図である。
図１９は、本発明の効果を説明するための図である。
図２０は、本発明の効果を説明するための図である。
図２１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２３は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２４は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２６は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２７は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２８は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２９は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３０は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３１は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３２は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３３は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３４は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３６は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３７は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３８は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３９は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４０は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４１は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４２は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４３は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４４は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４５は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４６は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４７は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４８は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４９は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部平面図である。
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）を利用した微細なＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関するものである。
背景技術
ＳＧＩとは、ＬＳＩ製造プロセスにおける素子分離技術の一種で、半導体基板に形成した溝の内部を酸化シリコン膜などの絶縁膜で埋め込むことにより素子分離を形成し、これを素子（素子形成領域）間の分離に用いるというものである。ＳＧＩを利用した場合、従来のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）技術よりも素子分離間隔を縮小することができる等の利点がある。
本発明者らは、微細なＭＩＳＦＥＴ、中でも特に、電気的書き込みおよび消去が可能な不揮発性メモリの研究・開発に従事している。
この不揮発性メモリにも前述のＳＧＩ技術が採用されている。
一方、ＭＩＳＦＥＴを構成するゲート電極端部下に厚いゲート絶縁膜（ライト酸化膜）を形成し、ゲート電極の端部における電界集中を緩和する技術が採用されている。この技術は、駆動電位の大きい不揮発性メモリにおいて、特に重要な技術となっている。
しかしながら、不揮発性メモリセルの微細化に伴い本発明者らは、次のような問題に直面した。
即ち、半導体基板に形成した溝の内部に埋め込まれた酸化シリコン膜、特に、溝の内壁に生じたドライエッチングのダメージを回復するために形成される薄い熱酸化膜の酸化が、その後の熱工程、例えば、前述のライト酸化膜形成時等により進行し、溝内部の応力が大きくなる。その結果、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥となる。このような欠陥は、接合リーク及びメモリゲート酸化膜質劣化の原因となり、リーク電流による読み出し誤動作、書き換えサイクル耐性劣化を引き起こす。また、前記欠陥を低減するために、熱負荷を低減すると、例えばライト酸化膜が薄くなりリテンション特性が劣化する。
本発明の目的は、素子形成領域内の半導体基板の欠陥を低減させることにある。
また、本発明の他の目的は、素子形成領域内の半導体基板の欠陥を低減させることにより接合リークの低減を図ることにある。
また、本発明の他の目的は、接合リークの低減を図ることにより、製品の歩留まり向上や信頼性の向上を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置の製造方法は、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、第２熱酸化膜を形成する工程等の酸化工程を有していても、前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（２）本発明の半導体集積回路装置の製造方法は、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜上に窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、第２熱酸化膜を形成する工程等の酸化工程を有していても、前記第１熱酸化膜の酸化の進行を、前記窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（３）本発明の半導体集積回路装置の製造方法は、素子分離溝内に熱酸化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程と、前記素子分離溝内に絶縁膜を埋め込む工程以降に、酸素含量が１％以下である不活性雰囲気中でのアニール工程と、を有する。
このような手段によれば、前記熱酸化膜のアニール工程による酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（４）本発明の半導体集積回路装置の製造方法は、メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、素子分離溝内に熱酸化膜を形成し、前記熱酸化膜を窒化処理することにより前記熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、以降の工程に、例えば、高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の熱処理工程を有していても、前記熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（５）本発明の半導体集積回路装置の製造方法は、メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、素子分離溝内に第１熱酸化膜を形成し、前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成した後、前記素子分離溝内に絶縁膜を埋め込む工程と、前記周辺回路領域の半導体基板表面に熱処理を施し、第１の酸化膜を形成した後、前記第１の酸化膜上に第２の酸化膜を堆積し、第１および第２の酸化膜からなる高耐圧ＭＩＳＦＥＴ用のゲート酸化膜を形成する工程と、を有する。
このような手段によれば、高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する際の熱処理工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができる。また、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜の一部を第２の酸化膜を堆積することにより形成したので、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜形成時の熱処理による前記第１熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（６）本発明の半導体集積回路装置は、（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、（ｃ）前記第１熱酸化膜上に形成された窒化膜と、（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離と、（ｅ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｇ）前記ゲート電極端部下に形成された第２熱酸化膜と、（ｈ）前記ゲート電極の両側に形成された半導体領域と、（ｉ）前記ゲート電極上に形成された層間絶縁膜と、（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有するメモリセルを有する。
このような手段によれば、ライト酸化膜形成時の酸化工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができるので、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。また、前記第１熱酸化膜の膜厚は、例えば、３０ｎｍ以下とすることができる。また、前記第１熱酸化膜の膜厚を前記第２熱酸化膜の膜厚より小さくすることができる。
（７）本発明の半導体集積回路装置は、（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、（ｃ）前記第１熱酸化膜上に形成された窒化膜と、（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離と、（ｅ）前記素子形成領域の半導体基板上に形成された第１のゲート絶縁膜と、（ｆ）前記第１のゲート絶縁膜上に形成された第１のゲート電極と、（ｇ）前記第１のゲート電極端部下に形成された第２熱酸化膜と、（ｈ）前記第１のゲート電極の両側に形成された第１の半導体領域と、（ｉ）前記ゲート電極上に形成された層間絶縁膜と、（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有するメモリセルと、（ｋ）前記周辺回路領域の半導体基板上に形成された第２のゲート絶縁膜と、（ｌ）前記第２のゲート絶縁膜上に形成された第２のゲート電極と、（ｍ）前記第２のゲート電極の両側に形成された第２の半導体領域と、を有する高耐圧ＭＩＳＦＥＴと、を有する。
このような手段によれば、高耐圧ＭＩＳＦＥＴのゲート絶縁膜（第２のゲート絶縁膜）形成時の酸化工程による前記第１熱酸化膜の酸化の進行を、前記酸窒化膜により抑えることができるので、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。
（８）本発明の半導体集積回路装置の製造方法は、素子形成領域の半導体基板上に、ゲート電極を形成し、前記ゲート電極端部下に第１熱酸化膜を形成した後、素子分離溝内に第２熱酸化膜を形成し、前記素子分離溝内に絶縁膜を埋め込む工程を有する。
このような手段によれば、第１熱酸化膜を形成する工程後に、素子分離溝内の第２熱酸化膜を形成することができるので、第１熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。
（９）本発明の半導体集積回路装置は、（ａ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｃ）前記ゲート電極端部下に形成された第１酸化膜と、（ｄ）前記ゲート電極の両側に形成された半導体領域と、（ｅ）前記ゲート電極の側壁に形成されたサイドウォール膜と、を有するメモリセルと、（ｆ）前記素子分離領域の半導体基板中に、前記サイドウォール膜をマスクとして形成された素子分離溝と、（ｇ）前記素子分離溝内に形成され、前記第１酸化膜よりも膜厚が小さい第２酸化膜と、（ｈ）前記素子分離溝内に埋め込まれた絶縁膜と、を有する素子分離とを有する。
このような手段によれば、前記ゲート電極の側壁に形成されたサイドウォール膜をマスクとして素子分離溝が形成されているので、前記第２熱酸化膜の酸化の進行を抑えることができる。その結果、素子形成領域内の半導体基板の欠陥が少なく、また、接合リークの小さい高性能の半導体集積回路装置を提供することができる。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態１である不揮発性メモリの製造方法を図１〜図１７を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。また、各図の左側および中央部分は、図１７に示す平面図のＡ−ＡおよびＢ−Ｂ断面部にそれぞれ対応している。
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にパッド酸化膜２を形成する。次いで、パッド酸化膜２上に、窒化シリコン膜３を堆積し、素子分離領域上の窒化シリコン膜３を除去する。
次いで、図２に示すように、窒化シリコン膜３をマスクとして、半導体基板１をドライエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、図３に示すように、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（熱酸化膜）５を形成する。この酸化シリコン膜５は、素子分離溝４形成時に、溝の内壁（半導体基板表面）に生じたドライエッチングのダメージを回復するために形成する。
次に、図４に示すように、半導体基板１に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施す。このＮＯ処理の結果、熱酸化膜５の表面に、窒素が取りこまれ、熱酸化膜５の表面に酸窒化膜５ａが形成される。この酸窒化膜５ａは、追って詳細に説明するように、熱酸化膜５の更なる酸化を抑制し、溝内部の応力の増加を防止するために形成する。
次に、図５に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、酸素含有量が１％以下の窒素雰囲気下で、熱処理を施し、酸化シリコン膜５の緻密化を図る。次いで、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化する。
次いで、図６に示すように、窒化シリコン膜３を除去する。なお、この際、窒化シリコン膜３の膜厚分だけ酸化シリコン膜６の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
以上の工程により、素子分離溝４内に、酸化シリコン膜６が埋め込まれた素子分離が形成される。素子分離溝４の内壁には、薄い酸化シリコン膜５および酸窒化膜５ａが形成されている。
次に、半導体基板１の表面をウェット洗浄した後、半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図７に示すように、約８００℃の熱酸化でｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚８ｎｍ程度の熱酸化膜を形成した後（プレ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面を清浄化する。次いで、熱処理を施し、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９は、不揮発性メモリセルのゲート酸化膜９を構成する。
次に、ゲート酸化膜９の上部に、膜厚１００ｎｍ程度の多結晶シリコン膜１０をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で膜厚１７０ｎｍ程度の窒化シリコン膜１１を堆積する。次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１１をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１１を残す。
次に、窒化シリコン膜１１をマスクにして多結晶シリコン膜１０をドライエッチングすることにより、メモリセル形成領域に、ゲート電極ＦＧを形成する。
次に、メモリセル形成領域のゲート電極ＦＧの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（ヒ素）を注入し、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ−型半導体領域１３を形成する。
次に、図８（ａ）に示すように、ライト酸化により多結晶シリコン膜１０の側壁および半導体基板１の表面にライト酸化膜１２を形成する。このライト酸化膜１２は、シリコン基板の表面にその膜厚が８〜１２ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、ｎ−型半導体領域１３上では、早く進行するため、ｎ−型半導体領域１３上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、ゲート電極ＦＧの底面の端部が丸みを帯び、ゲート電極ＦＧ端部の電界集中を緩和することができる。従って、メモリセルのリテンションタイムを向上させることができ、また、書き込み・消去特性を良くすることができる。さらに、ライト酸化によりゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。特に、前述のｎ−型半導体領域１３形成時にｎ型不純物がゲート酸化膜９の端部に侵入し、ゲート酸化膜の膜質を劣化させるが、ゲート酸化膜９の端部にライト酸化膜１２を形成することにより、かかる部分の酸化膜の膜質を向上させることができる。図８（ｂ）は、図８（ａ）のゲート電極ＦＧ部の拡大図である。
次いで、図９に示すように、半導体基板１上にＣＶＤ法で膜厚４０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極ＦＧ（ライト酸化膜１２）の側壁にサイドウォールスペーサ１６を形成する。
次に、メモリセル形成領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
続いて、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜１９を、窒化シリコン膜１１の表面が露出するまでＣＭＰ法で研磨もしくはエッチバックしてその表面を平坦化する。
次いで、図１０に示すように、熱リン酸により窒化シリコン膜１１を除去し、ゲート電極ＦＧの表面を露出させる。次いで、窒化シリコン膜１１の膜厚分だけゲート電極ＦＧの表面から突出した酸化シリコン膜１９およびサイドウォールスペーサ１６の表面をエッチングして、その表面を平坦化する。
次にゲート電極ＦＧの上部に、リンがドープされた多結晶シリコン膜２０をＣＶＤ法で堆積し、次いで、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２０をドライエッチングすることにより、ゲート電極ＦＧ上にゲート電極ＦＬを形成する。これらのゲート電極ＦＧおよびＦＬは、電気的に接続されており、これら２層で、浮遊ゲートが構成される。
次いで、図１１に示すように、半導体基板１上に、浮遊ゲート（ＦＧ、ＦＬ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜である。このＯＮＯ膜２１は、例えば、ＣＶＤ法により膜厚４ｎｍ程度の酸化シリコン膜、膜厚６ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより形成する。
次いで、図１２に示すように、周辺回路領域（図中の左部）に残存している、ＯＮＯ膜２１、多結晶シリコン膜２０、１０およびゲート酸化膜９を除去する。次いで、周辺回路領域の半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、約８００℃の熱酸化で、周辺回路領域の半導体基板１のｐの型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚２５ｎｍ程度のゲート酸化膜ＧＯを形成する。このゲート酸化膜ＧＯは、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜となる。
次いで、図１３に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなり、また、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。
次に、図１４に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、多結晶シリコン膜２２およびＷＳｉ２膜２３をドライエッチングすることにより、周辺回路領域に高耐圧ＭＩＳＦＥＴ用のゲート電極Ｇを形成する。また、メモリセル形成領域のフォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、図１５に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。次いで、ライト酸化により多結晶シリコン膜１０、２０および２２およびＷＳｉ２膜２３の側壁にライト酸化膜２６を形成する。このライト酸化膜２６の膜厚は、シリコン基板の表面にその膜厚が６ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、このライト酸化膜２６は、前述のライト酸化膜１２と異なりｎ型半導体領域上には形成されないため、ライト酸化膜１２のように、厚く形成されない。が、ゲート電極ＦＧ端部の電界集中を緩和し、また、かかる部分の酸化膜の膜質を向上させるために形成する。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２およびＷＳｉ２膜２３）の側壁にもライト酸化膜２６が形成される。
次いで、図１６に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（２３、２２）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。図１７に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）を有するＡＮＤ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、溝内部の応力の増加を防止することができる。
例えば、熱酸化膜５の表面に酸窒化膜５ａを形成しない場合について説明する。図１８（ａ）は、熱酸化膜５上に直接酸化シリコン膜６を形成した場合の素子分離近傍の拡大図である。図１８（ａ）に示すように、素子分離形成後の熱酸化膜５は、１０ｎｍ程度であるが、その後のライト酸化膜１２、２６の形成工程や、高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯ等の酸化工程により、熱酸化膜５の膜厚が徐々に増大する（図１８（ｂ））。その結果、溝内部の応力が大きくなり、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥が生じる。このような欠陥は、接合リークやメモリセルのゲート絶縁膜の膜質劣化の原因となる。図１９は、加工寸法と応力との関係を示す図である。ここで、加工寸法とは、メモリセル形成領域の素子分離領域と素子形成領域の幅（μｍ）を示す。また、図中（ａ）、（ｂ）および（ｃ）は、それぞれ溝内酸化量が、３０ｎｍ、２０ｎｍおよび１０ｎｍの場合を示す。この溝内酸化量とは、メモリセル形成後の素子分離内の熱酸化膜５の膜厚をいう。グラフ（ａ）に示すように、溝内酸化量が一定の場合であっても、加工寸法が小さくなるにつれ応力が大きくなる。この傾向は、グラフ（ｂ）および（ｃ）の場合も同様である。また、溝内酸化量が大きくなるにつれ応力が大きくなっている。ここで、基板のリーク電流を抑えるための応力の目標値を４００ＭＰａとすると、加工寸法０．２５μｍの場合、溝内酸化量は、３０ｎｍ以下でなければならない。
これに対し、図２０（ａ）に示すように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、例えば、ライト酸化膜１２、２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、リテンションタイムを向上させることができる。図２０（ａ）は、図６に示した素子分離近傍の拡大図である。また、図２０（ｂ）は、メモリセル形成後（例えば図１６）の素子分離近傍の拡大図である。図２０（ｂ）に示すように、本実施の形態によれば、素子分離領域の幅が、０．２５μｍ程度であっても、溝内酸化量を３０ｎｍ以下とすることができ、溝内部の応力を抑え、リーク電流を低減させることができる。また、図２０（ｂ）に示すように、熱酸化膜５は、ライト酸化膜厚１２より薄い。
また、本実施の形態においては、ｐ型ウエル８、ｎ型ウエル、ｎ−型半導体領域１３およびｎ＋型半導体領域１７（ソース、ドレイン）形成時の不純物を拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ったので、熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
ここで、本実施の形態においては、膜厚１０ｎｍ程度の薄い酸化シリコン膜５に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施すことにより熱酸化膜５の表面に酸窒化膜５ａを形成した（図４）が、図２１に示すように、膜厚１０ｎｍ程度の薄い酸化シリコン膜５の上部に、窒化シリコン膜５ｃを形成してもよい。この窒化シリコン膜５ｃは、熱酸化膜５上に、ＣＶＤ法により７ｎｍ程度堆積する。以降の工程は、図５〜図１７を用いて説明した前述の工程と同様であるためその説明を省略する。このように、熱酸化膜５の表面に窒化シリコン膜５ｃを形成しても、ライト酸化膜１２、２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
また、本実施の形態においては、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯを熱酸化により形成した（図１２）が、図２２に示すように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜としてもよい。即ち、まず、周辺回路領域の半導体基板１のｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚５ｎｍ程度の熱酸化膜２１ａを形成する。次いで、この熱酸化膜２１ａ上に、ＣＶＤ法により２０ｎｍ程度の酸化シリコン膜２１ｂを堆積する。以降の工程は、図１３〜図１７を用いて説明した前述の工程と同様であるためその説明を省略する。このように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜とすれば、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜形成時の熱処理による前記熱酸化膜５の酸化の進行を抑えることができ、素子分離溝内部の応力を抑えることができる。
また、本実施の形態においては、メモリセル形成領域にＡＮＤ型の不揮発性メモリセルを形成したが、素子分離領域を有する他の不揮発性メモリセル、例えばＮＯＲ型の不揮発性メモリセルに本発明を適用してもよい。ＮＯＲ型の不揮発性メモリセルについては、実施の形態３で詳細に説明するが、ＮＯＲ型の不揮発性メモリセルは、ライト酸化膜形成工程が１回であるのに対し、ＡＮＤ型の場合は、ライト酸化膜形成工程が２回（ライト酸化膜１２、２６）存在するため、ＡＮＤ型の不揮発性メモリセルに本発明を適用した方が、より効果的である。
（実施の形態２）
本発明の実施の形態２である不揮発性メモリの製造方法を図２３〜図３５を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。
まず、実施の形態１の場合と同様に、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図２４に示すように、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、半導体基板１上に、約８００℃の熱酸化で、膜厚２５ｎｍ程度の熱酸化膜ＧＯを形成する。この熱酸化膜ＧＯは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜を構成する。
次いで、メモリセル形成領域上の熱酸化膜ＧＯを除去し、メモリセル形成領域の表面をウェット洗浄した後、熱酸化により、メモリセル形成領域に、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９はメモリセル形成領域に形成される不揮発性メモリセルのゲート酸化膜を構成する。
次に、熱酸化膜ＧＯ、９（ゲート酸化膜）の上部に、膜厚１００ｎｍ程度の多結晶シリコン膜１０をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で膜厚１７０ｎｍ程度の窒化シリコン膜１１を堆積する。
次に、図２５に示すように、フォトレジスト膜（図示せず）をマスクにして、窒化シリコン膜１１および多結晶シリコン膜１０をエッチングすることによりゲート電極ＦＧを形成する。ここで、ゲート電極間（窒化シリコン膜１１および多結晶シリコン膜１０を除去した領域）には、後述するように、ソース、ドレインと素子分離溝が形成される。
次に、メモリセル形成領域のゲート電極ＦＧの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（ヒ素）を注入し、熱処理により前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
次に、図２６に示すように、ライト酸化により多結晶シリコン膜１０の側壁および半導体基板１の表面にライト酸化膜１２を形成する。このライト酸化膜１２は、シリコン基板の表面にその膜厚が８〜１２ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、不純物領域上では、早く進行するため、ｎ＋型半導体領域１７上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜１２は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、実施の形態１で説明したように、ゲート電極ＦＧ端部の電界集中を緩和することができ、メモリセルのリテンションタイムを向上させることができる。また、書き込み・消去特性を良くすることができ、ゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。
次いで、半導体基板１上にＣＶＤ法で膜厚１１０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極ＦＧ（ライト酸化膜１２）の側壁にサイドウォールスペーサ１６を形成する。
次いで、図２７に示すように、窒化シリコン膜１１およびサイドウォールスペーサ１６をマスクとして、半導体基板１をエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。この酸化シリコン膜５は、溝の内壁に生じたドライエッチングのダメージを回復するために形成する。
このように、本実施の形態によれば、ライト酸化膜１２もしくは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜（熱酸化膜ＧＯ）を形成した後に、素子分離溝４および溝の内壁の膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成したので、これらの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
次に、図２８に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、熱処理を施すことにより酸化シリコン膜６の緻密化を図る。次いで、化学的機械研磨法により窒化シリコン膜１１の表面が露出するまで、酸化シリコン膜６を研磨し、その表面を平坦化する（図２９）。
続いて、図３０に示すように、熱リン酸により窒化シリコン膜１１を除去し、ゲート電極ＦＧの表面を露出させる。
次にゲート電極ＦＧの上部に、リンがドープされた多結晶シリコン膜２０をＣＶＤ法で堆積し、次いで、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２０をドライエッチングすることにより、ゲート電極ＦＧ上にゲート電極ＦＬを形成する。これらのゲート電極ＦＧおよびＦＬは、電気的に接続されており、これら２層で、浮遊ゲートが構成される。
次いで、図３１に示すように、半導体基板１上に、浮遊ゲート（ＦＧ、ＦＬ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えば、実施の形態１で説明した方法により形成する。
次いで、図３２に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部に高融点金属のシリサイド膜、例えば、タングステンシリサイド（ＷＳｉ２）膜２３を堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。また、この多結晶シリコン膜２２とＷＳｉ２膜２３の積層膜は、周辺回路領域において多結晶シリコン膜２０と接続され、この多結晶シリコン膜２２、２０、１０とＷＳｉ２膜２３の積層膜は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなる。この接続孔は、例えば、ＯＮＯ膜２１形成後に、ＯＮＯ膜２１をエッチングすることにより形成される。
次いで、図３３に示すように、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜２２、２０、１０とＷＳｉ２膜２３の積層膜および窒化シリコン膜２４をエッチングすることにより周辺回路領域の高耐圧ＭＩＳＦＥＴのゲート電極Ｇを形成し、また、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、図３４に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。次いで、ライト酸化により多結晶シリコン膜１０、２０、２２およびＷＳｉ２膜２３の側壁にライト酸化膜２６を形成する。このライト酸化膜２６のは、シリコン基板の表面にその膜厚が６ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、このライト酸化膜２６は、実施の形態１のライト酸化膜１２と異なりｎ型半導体領域上には形成されないため、厚く形成されない。が、ゲート電極ＦＧ端部の電界集中を緩和し、また、かかる部分の酸化膜の膜質を向上させるために形成する。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２、１０、２０およびＷＳｉ２膜２３）の側壁にもライト酸化膜２６が形成される。
次いで、図３５に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２、１０、２０およびＷＳｉ２膜２３）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、熱処理を施すことにより、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。本実施の形態の不揮発性メモリセルの基板の要部平面図は、実施の形態１と類似であるためその図示を省略する。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）を有するＡＮＤ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、ライト酸化膜１２もしくは周辺回路領域に形成される高耐圧要ＭＩＳＦＥＴのゲート酸化膜（熱酸化膜ＧＯ）を形成した後に、素子分離溝４および溝の内壁の膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成したので、これらの形成時における熱酸化膜５の膜厚の増加を抑えることができる。その結果、素子形成領域内の欠陥を低減でき、リテンションタイムを向上させることができる。
なお、熱酸化膜５の形成後の酸化工程、例えば、ライト酸化膜２６の形成時の熱酸化膜５の膜厚の増加を抑えるため、実施の形態１の場合と同様に、素子分離内の熱酸化膜５の表面に酸窒化膜５ａ等を形成してもよい。
また、熱酸化膜５の形成後の不純物の拡散（熱処理）、例えば、ｎ−型半導体領域２５およびｎ＋型半導体領域２７（ソース、ドレイン）形成時の熱酸化膜５の膜厚の増加を抑えるため、不純物の拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ってもよい。
（実施の形態３）
実施の形態１においては、メモリセル形成領域にＡＮＤ型の不揮発性メモリセルを形成したが、素子分離領域を有する他の不揮発性メモリセル、例えばＮＯＲ型の不揮発性メモリセルに本発明を適用してもよい。
本発明の実施の形態３である不揮発性メモリの製造方法を図３６〜図４９を用いて工程順に説明する。なお、基板の断面を示す各図の左側および中央部分はメモリセルが形成される領域を示し、右側部分は周辺回路形成領域を示している。また、各図の左側および中央部分は、図４９に示す平面図のＡ−ＡおよびＢ−Ｂ断面部にそれぞれ対応している。
まず、図３６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面にパッド酸化膜２を形成する。次いで、パッド酸化膜２上に、窒化シリコン膜３を堆積し、素子分離領域上の窒化シリコン膜３を除去する。
次いで、図３７に示すように、窒化シリコン膜３をマスクとして、半導体基板１をエッチングすることにより深さ３５０ｎｍ程度の素子分離溝４を形成する。
その後、図３８に示すように、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜５を形成する。この酸化シリコン膜５は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜６と半導体基板１との界面に生じるストレスを緩和するために形成する。
次に、図３９に示すように、半導体基板１に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施す。このＮＯ処理の結果、熱酸化膜５の表面に、窒素が取りこまれ、熱酸化膜５の表面に酸窒化膜５ａが形成される。この酸窒化膜５ａは、実施の形態１と同様に、溝内部の応力の増加を防止するために形成する。
次に、図４０に示すように、素子分離溝４の内部を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００ｎｍ程度の酸化シリコン膜６を堆積し、酸素含有量が１％以下の窒素雰囲気下で、熱処理を施し、酸化シリコン膜５の緻密化を図る。次いで、化学的機械研磨法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化する。
次いで、図４１に示すように、窒化シリコン膜３を除去する。なお、この際、窒化シリコン膜３の膜厚分だけ酸化シリコン膜６の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
以上の工程により、素子分離溝４内に、酸化シリコン膜６が埋め込まれた素子分離が形成される。素子分離溝４の内壁には、薄い酸化シリコン膜５および酸窒化膜５ａが形成されている。
次に、図４１に示すように、半導体基板１の表面をウェット洗浄した後、半導体基板１を熱酸化することにより半導体基板１の表面にスルー酸化膜７を形成する。次いで、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、酸素含有量が１％以下の窒素雰囲気下で、約１０００℃の熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル８およびｎ型ウエル（図示せず）を形成する。
次に、図４２に示すように、約８００℃の熱酸化でｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚８ｎｍ程度の熱酸化膜を形成した後（プレ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面を清浄化する。次いで、熱処理を施し、膜厚９ｎｍ程度の熱酸化膜９を形成する。この熱酸化膜９は、不揮発性メモリセルのゲート酸化膜９を構成する。
次に、ゲート酸化膜９の上部に、膜厚１００ｎｍ程度のリンをドープした多結晶シリコン膜１０をＣＶＤ法で堆積する。次に、フォトレジスト膜（図示せず）をマスクにして多結晶シリコン膜１０をドライエッチングすることにより、メモリセル形成領域に、ゲート電極（浮遊ゲート）ＦＧを形成する。
次いで、図４３に示すように、半導体基板１上に、浮遊ゲート（ＦＧ）と、後述する制御ゲート電極ＣＧとを分離するためのＯＮＯ膜２１（層間絶縁膜）を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えば、実施の形態１で説明した方法により形成する。
次いで、図４４に示すように、周辺回路領域（図中の左部）に残存している、ＯＮＯ膜２１、多結晶シリコン膜１０およびゲート酸化膜９を除去する。次いで、周辺回路領域の半導体基板１（ｐ型ウエル８およびｎ型ウエル（図示せず））の表面をウェット洗浄した後、約８００℃の熱酸化で、周辺回路領域の半導体基板１のｐ型ウエル８およびｎ型ウエル（図示せず）のそれぞれの表面に膜厚２０ｎｍ程度のゲート酸化膜ＧＯを形成する。このゲート酸化膜ＧＯは、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜となる。
次いで、図４５に示すように、半導体基板１上にリンがドープされた多結晶シリコン膜２２をＣＶＤ法で堆積する。続いて、その上部にＣＶＤ法で窒化シリコン膜２４を堆積する。この多結晶シリコン膜２２は、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート電極Ｇとなり、また、メモリセル形成領域に形成される不揮発性メモリセルの制御ゲート電極ＣＧとなる。
次に、図４６に示すように、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４および多結晶シリコン膜２２をドライエッチングすることにより、周辺回路領域に高耐圧ＭＩＳＦＥＴ用のゲート電極Ｇを形成する。また、メモリセル形成領域のフォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０）をドライエッチングする。なお、メモリセル形成領域に形成された制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
次に、メモリセル形成領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、ｎ＋型半導体領域１７（ソース、ドレイン）を形成する。
次に、図４７に示すように、周辺回路領域のゲート電極Ｇの両側のｐ型ウエル８（半導体基板１）にｎ型不純物（リン）を注入することによってｎ−型半導体領域２５を形成する。
次いで、ライト酸化により多結晶シリコン膜１０および２２の側壁および半導体基板１の表面ににライト酸化膜２６を形成する。このライト酸化膜２６は、シリコン基板の表面にその膜厚が１０ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。但し、この酸化は、不純物領域上では、早く進行するため、ｎ＋型半導体領域１７上では約２．５倍の膜厚の酸化シリコン膜が形成される。また、このライト酸化膜は、ゲート電極ＦＧの両側のみならず、ゲート電極ＦＧの端部にも食い込むように形成される。その結果、ゲート電極ＦＧの底面の端部が丸みを帯び、ゲート電極ＦＧ端部の電界集中を緩和することができる。従って、メモリセルのリテンションタイムを向上させることができ、また、書き込み・消去特性を良くすることができる。さらに、ライト酸化によりゲート電極ＦＧの端部下の酸化膜の膜質を向上させることができる。特に、前述のｎ＋型半導体領域１７形成時にｎ型不純物がゲート酸化膜９の端部に侵入し、ゲート酸化膜の膜質を劣化させるが、ゲート酸化膜９の端部にライト酸化膜２６を形成することにより、かかる部分の酸化膜の膜質を向上させることができる。なお、周辺回路領域のゲート電極Ｇ（多結晶シリコン膜２２）の側壁にもライト酸化膜２６が形成される。
次いで、図４８に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２８を堆積した後、異方的にエッチングすることによって、周辺回路領域のゲート電極Ｇ（２３、２２）の側壁にサイドウォールスペーサ２８ｓを形成する。この際、メモリセル形成領域の窒化シリコン膜２４、制御ゲート電極（多結晶シリコン膜２２、ＷＳｉ２膜２３）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０、２０）の側壁にもサイドウォールスペーサ２８ｓが形成される。
次に、周辺回路領域のｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みし、酸素含有量が１％以下の窒素雰囲気下で熱処理を施し、前記不純物を拡散させることによって、高耐圧ＭＩＳＦＥＴ用のｎ＋型半導体領域２７（ソース、ドレイン）を形成する。図４９に、本実施の形態の不揮発性メモリセルの基板の要部平面図を示す。なお、図示しないｎ型ウエル上に、同様の工程により高耐圧ｐチャネル型ＭＩＳＦＥＴを形成してもよい。この場合、半導体領域２５および２７と、逆導電型の不純物をイオン打ち込みする。
以上の工程により、メモリセル形成領域に、制御ゲート電極（多結晶シリコン膜２２）、ＯＮＯ膜２１および浮遊ゲート（多結晶シリコン膜１０）を有するＮＯＲ型不揮発性メモリセルが形成され、周辺回路領域に高耐圧ＭＩＳＦＥＴが形成される。
次いで、窒化シリコン膜２４およびサイドウォールスペーサ２８ｓの上部に、酸化シリコン膜等からなる層間絶縁膜を形成し、ｎ＋型半導体領域１７上にプラグが形成され、さらに、この層間絶縁膜の上部に金属配線が形成されるが、これらの形成工程の図示および説明は省略する。
このように、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、実施の形態１の場合と同様に、溝内部の応力の増加を防止することができる。
即ち、本実施の形態においては、素子分離内の熱酸化膜５の表面に酸窒化膜５ａを形成したので、例えば、ライト酸化膜２６もしくは高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯの形成時における熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリゲート膜質の品質を向上させることができる。
また、本実施の形態においては、ｐ型ウエル８、ｎ型ウエル、ｎ＋型半導体領域１７（ソース、ドレイン）形成時の不純物を拡散（熱処理）を酸素含有量が１％以下の窒素雰囲気下で行ったので、熱酸化膜５の膜厚の増加を抑えることができ、溝内部の応力の増加を防止することができる。その結果、素子形成領域内の欠陥を低減でき、メモリセルのゲート絶縁膜の品質を向上させることができる。
ここで、本実施の形態においては、膜厚１０ｎｍ程度の薄い酸化シリコン膜５に、５％ＮＯ（一酸化窒素）下で、９５０℃、３０秒の熱処理を施すことにより熱酸化膜５の表面に酸窒化膜５ａを形成した（図３９）が、実施の形態１で説明した図２１に示すように、膜厚１０ｎｍ程度の薄い酸化シリコン膜５の上部に、窒化シリコン膜５ｃを形成してもよい。
また、本実施の形態においては、周辺回路領域に形成される高耐圧ＭＩＳＦＥＴのゲート酸化膜ＧＯを熱酸化により形成した（図４４）が、実施の形態１で説明した図２２に示すように、ゲート酸化膜ＧＯを熱酸化膜２１ａとＣＶＤ膜２１ｂとの堆積膜としてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以下に、本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明する。
素子分離溝内に熱酸化膜を形成した後、その表面に酸窒化膜を形成した後、素子分離溝内に絶縁膜を埋め込んだので、以降の工程に、例えば、ライト酸化膜を形成する工程等や高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の酸化工程を有していても、熱酸化膜の酸化の進行を、酸窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
また、素子分離溝内に熱酸化膜を形成し、その上に窒化膜を形成した後、素子分離溝内に絶縁膜を埋め込んだので、以降の工程に、例えば、ライト酸化膜を形成する工程や高耐圧ＭＩＳＦＥＴのゲート酸化膜を形成する工程等の酸化工程を有していても、熱酸化膜の酸化の進行を、窒化膜により抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
また、素子分離溝内に熱酸化膜を形成し、素子分離溝内に絶縁膜を埋め込んだ後のアニール工程を、酸素含量が１％以下である不活性雰囲気中で行ったので、アニール工程による熱酸化膜の酸化の進行を抑えることができる。その結果、素子分離溝内部の応力を抑えることができ、素子形成領域内の半導体基板の欠陥を低減させ、また、接合リークの低減を図ることができる。また、製品の歩留まり向上や信頼性の向上を図ることができる。
産業上の利用可能性
以上のように、本発明は、携帯電話をはじめとする移動体通信機器、メモリカードおよびＩＣカードなどに搭載する半導体集積回路装置に適用して特に有効な技術である。
【図面の簡単な説明】
図１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図８は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図９は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図１７は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
図１８は、本発明の効果を説明するための図である。
図１９は、本発明の効果を説明するための図である。
図２０は、本発明の効果を説明するための図である。
図２１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２３は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２４は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２６は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２７は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２８は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図２９は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３０は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３１は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３２は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３３は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３４は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３５は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３６は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３７は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３８は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図３９は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４０は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４１は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４２は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４３は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４４は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４５は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４６は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４７は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４８は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
図４９は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部平面図である。
Claims (36)
- 半導体基板上に素子形成領域と素子分離領城とを有し、前記素子形成領域上にメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に第１熱酸化膜を形成する工程と、
（ｃ）前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成する工程と、
（ｄ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｅ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｇ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｈ）前記半導体基板を熱処理することにより、前記ゲート電極端部下に前記ゲート絶縁膜よりも膜厚が大である第２熱酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｉ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有することを特徴とする請求の範囲第１項記載の半導体集積回路装置の製造方法。 - 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第１項記載の半導体集積回路装置の製造方法。
- 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、前記第２熱酸化膜の膜厚より小さいことを特徴とする請求の範囲第１項記載の半導体集積回路装置の製造方法。
- 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上にメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に第１熱酸化膜を形成する工程と、
（ｃ）前記第１熱酸化膜上に窒化膜を堆積する工程と、
（ｄ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｅ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｇ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｈ）前記半導体基板を熱処理することにより、前記ゲート電極端部下に前記ゲート絶縁膜よりも膜厚が大である第２熱酸化膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｉ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有することを特徴とする請求の範囲第５項記載の半導体集積回路装置の製造方法。 - 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第５項記載の半導体集積回路装置の製造方法。
- 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、前記第２熱酸化膜の膜厚より小さいことを特徴とする請求の範囲第５項記載の半導体集積回路装置の製造方法。
- 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上にメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に熱酸化膜を形成する工程と、
（ｃ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｄ）前記素子形成領域の半導体基板上にメモリセルを形成する工程と、
を有し、
（ｅ）前記素子分離溝内に絶縁膜を埋め込む工程以降に、酸素含量が１％以下である不活性雰囲気中でのアニール工程を有することを特徴とする半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｆ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有することを特徴とする請求の範囲第９項記載の半導体集積回路装置の製造方法。 - メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に熱酸化膜を形成する工程と、
（ｃ）前記熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成する工程と、
（ｄ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｅ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｇ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｈ）前記半導体基板を熱処理することにより、前記ゲート電極端部下に前記ゲート絶縁膜よりも膜厚が大である第２熱酸化膜を形成する工程と、
（ｉ）前記周辺回路領域の半導体基板表面に熱処理を施すことにより、高耐圧ＭＩＳＦＥＴ用のゲート酸化膜を形成する工程と、
（ｊ）前記高耐圧ＭＩＳＦＥＴ用ゲート絶縁膜上に、高耐圧ＭＩＳＦＥＴ用のゲート電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｋ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｌ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有し、
前記制御電極と高耐圧ＭＩＳＦＥＴ用のゲート電極とを同一の導電層で形成することを特徴とする請求の範囲第１１項記載の半導体集積回路装置の製造方法。 - メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、メモリセル形成領域は、素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に第１熱酸化膜を形成する工程と、
（ｃ）前記第１熱酸化膜を窒化処理することにより前記第１熱酸化膜の表面に酸窒化膜を形成する工程と、
（ｄ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｅ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｇ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｈ）前記半導体基板を熱処理することにより、前記ゲート電極端部下に前記ゲート絶縁膜よりも膜厚が大である第２熱酸化膜を形成する工程と、
（ｉ）前記周辺回路領域の半導体基板表面に熱処理を施し、第１の酸化膜を形成した後、前記第１の酸化膜上に第２の酸化膜を堆積し、第１および第２の酸化膜からなる高耐圧ＭＩＳＦＥＴ用のゲート酸化膜を形成する工程と、
（ｊ）前記高耐圧ＭＩＳＦＥＴ用ゲート酸化膜上に、高耐圧ＭＩＳＦＥＴ用のゲート電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｋ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｌ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有し、
前記制御電極と高耐圧ＭＩＳＦＥＴ用のゲート電極とを同一の導電層で形成することを特徴とする請求の範囲第１３項記載の半導体集積回路装置の製造方法。 - 半導体基板の素子分離領域に形成された素子分離と、前記半導体基板の素子形成領域に形成されたメモリセルを有する半導体集積回路装置であって、
前記素子分離は、
（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、
（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、
（ｃ）前記第１熱酸化膜上に形成された窒化膜と、
（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有し、
前記メモリセルは、
（ｅ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、
（ｆ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｇ）前記ゲート電極端部下に形成された第２熱酸化膜と、
（ｈ）前記ゲート電極の両側に形成された半導体領域と、
（ｉ）前記ゲート電極上に形成された層間絶縁膜と、
（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有することを特徴とする半導体集積回路装置。 - 前記窒化膜は、前記第１熱酸化膜表面に窒化処理を施すことにより形成された膜であることを特徴とする請求の範囲第１５項記載の半導体集積回路装置。
- 前記第１熱酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第１５項記載の半導体集積回路装置。
- 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、前記第２熱酸化膜の膜厚より小さいことを特徴とする請求の範囲第１５項記載の半導体集積回路装置。
- 半導体基板のメモリセル形成領域内の素子分離領域に形成された素子分離と、前記メモリセル形成領域内の素子形成領域に形成されたメモリセルと、半導体基板の周辺回路領域に形成された高耐圧ＭＩＳＦＥＴと、を有する半導体集積回路装置であって、
前記素子分離は、
（ａ）前記素子分離領域の半導体基板中に形成された素子分離溝と、
（ｂ）前記素子分離溝内に形成された第１熱酸化膜と、
（ｃ）前記第１熱酸化膜上に形成された窒化膜と、
（ｄ）前記素子分離溝内に埋め込まれた絶縁膜と、を有し、
前記メモリセルは、
（ｅ）前記素子形成領域の半導体基板上に形成された第１のゲート絶縁膜と、
（ｆ）前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
（ｇ）前記第１のゲート電極端部下に形成された第２熱酸化膜と、
（ｈ）前記第１のゲート電極の両側に形成された第１の半導体領域と、
（ｉ）前記ゲート電極上に形成された層間絶縁膜と、
（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極と、を有し、
前記高耐圧ＭＩＳＦＥＴは、
（ｋ）前記周辺回路領域の半導体基板上に形成された第２のゲート絶縁膜と、
（ｌ）前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
（ｍ）前記第２のゲート電極の両側に形成された第２の半導体領域と、
を有することを特徴とする半導体集積回路装置。 - 前記窒化膜は、前記第１熱酸化膜表面に窒化処理を施すことにより形成された膜であることを特徴とする請求の範囲第１９項記載の半導体集積回路装置。
- 前記第１熱酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第１９項記載の半導体集積回路装置。
- 前記メモリセル形成後における前記第１熱酸化膜の膜厚は、前記第２熱酸化膜の膜厚より小さいことを特徴とする請求の範囲第１９項記載の半導体集積回路装置。
- 前記第２のゲート絶縁膜は、第３熱酸化膜と堆積酸化膜との積層膜からなることを特徴とする請求の範囲第１９項記載の半導体集積回路装置。
- 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上にメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記半導体基板を熱処理することにより前記ゲート電極端部下に第１熱酸化膜を形成する工程と、
（ｄ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｅ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｆ）前記素子分離溝内に第２熱酸化膜を形成する工程と、
（ｇ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記半導体集積回路装置の製造方法は、
前記（ｄ）工程と（ｅ）工程の間に、前記ゲート電極の側壁にサイドウォール膜を形成する工程を有し、
前記（ｅ）工程の素子分離溝は、前記ゲート電極の側壁の形成されたサイドウォール膜をマスクに形成されることを特徴とする請求の範囲第２４項記載の半導体集積回路装置の製造方法。 - 前記メモリセルは、不揮発性メモリセルであり、
前記半導体集積回路装置の製造方法は、さらに、
（ｈ）前記ゲート電極上に、層間絶縁膜を形成する工程と、
（ｉ）前記層間絶縁膜上に、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を形成する工程と、
を有することを特徴とする請求の範囲第２４項記載の半導体集積回路装置の製造方法。 - 前記メモリセル形成後における前記第２熱酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第２４項記載の半導体集積回路装置の製造方法。
- 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上にメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子形成領域の半導体基板上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｃ）前記半導体基板を熱処理することにより前記ゲート電極端部下に第１熱酸化膜を形成する工程と、
（ｄ）前記ゲート電極の両側に不純物を注入することにより半導体領域を形成する工程と、
（ｅ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｆ）前記素子分離溝内に第２熱酸化膜を形成する工程と、
（ｇ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｈ）前記素子分離溝内に絶縁膜を埋め込む工程以降に、酸素含量が１％以下である不活性雰囲気中でのアニール工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記半導体基板上には、素子形成領域と素子分離領域とを有し、前記メモリセルが形成されるメモリセル形成領域と高耐圧ＭＩＳＦＥＴが形成される周辺回路領域を有し、
前記半導体集積回路装置の製造方法は、さらに、
（ｈ）前記周辺回路領域の半導体基板表面に高耐圧ＭＩＳＦＥＴ用のゲート酸化膜を形成する工程と、
（ｉ）前記高耐圧ＭＩＳＦＥＴ用ゲート酸化膜上に、高耐圧ＭＩＳＦＥＴ用のゲート電極を形成する工程と、
を有することを特徴とする請求の範囲第２４項記載の半導体集積回路装置の製造方法。 - 半導体基板の素子分離領域に形成された素子分離と、前記半導体基板の素子形成領域に形成されたメモリセルを有する半導体集積回路装置であって、
前記メモリセルは、
（ａ）前記素子形成領域の半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｃ）前記ゲート電極端部下に形成された第１酸化膜と、
（ｄ）前記ゲート電極の両側に形成された半導体領域と、
（ｅ）前記ゲート電極の側壁に形成されたサイドウォール膜と、を有し、
前記素子分離は、
（ｆ）前記素子分離領域の半導体基板中に、前記サイドウォール膜をマスクとして形成された素子分離溝と、
（ｇ）前記素子分離溝内に形成され前記第１酸化膜よりも膜厚が小さい第２酸化膜と、
（ｈ）前記素子分離溝内に埋め込まれた絶縁膜と、
を有することを特徴とする半導体集積回路装置。 - 前記メモリセルは、不揮発性メモリセルであり、
前記メモリセルは、さらに、
（ｉ）前記ゲート電極上に形成された層間絶縁膜と、
（ｊ）前記層間絶縁膜上に形成された制御電極であって、前記ゲート電極への電子の注入もしくは前記ゲート電極からの電子の放出を制御する制御電極を有することを特徴とする請求の範囲第３０項記載の半導体集積回路装置。 - 前記第２酸化膜の膜厚は、３０ｎｍ以下であることを特徴とする請求の範囲第３０項記載の半導体集積回路装置。
- 前記半導体集積回路装置は、さらに、前記半導体基板の周辺回路領域に形成された高耐圧ＭＩＳＦＥＴを有し、
前記高耐圧ＭＩＳＦＥＴは、
（ｉ）前記周辺回路領域の半導体基板上に形成された高耐圧ＭＩＳＦＥＴ用のゲート絶縁膜と、
（ｊ）前記高耐圧ＭＩＳＦＥＴ用のゲート絶縁膜上に形成された高耐圧ＭＩＳＦＥＴ用のゲート電極と、
（ｋ）前記高耐圧ＭＩＳＦＥＴ用のゲート電極の両側に形成された高耐圧ＭＩＳＦＥＴ用の半導体領域と、
を有することを特徴とする請求の範囲第３０項記載の半導体集積回路装置。 - 前記高耐圧ＭＩＳＦＥＴ用のゲート絶縁膜は、第３熱酸化膜と堆積酸化膜との積層膜からなることを特徴とする請求の範囲第３０項記載の半導体集積回路装置。
- 半導体基板上に素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に熱酸化膜を形成する工程と、
（ｃ）前記素子分離溝内を含む半導体基板上に酸化膜を堆積し、研磨することによって前記素子分離溝内に酸化膜を埋め込む工程と、
（ｄ）前記酸化膜に、酸素含量が１％以下である不活性雰囲気中で、熱処理を施す工程と、
（ｅ）前記素子形成領域の半導体基板上に半導体素子を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に素子形成領域と素子分離領域とを有する半導体集積回路装置の製造方法であって、
（ａ）前記素子分離領域の半導体基板中に、素子分離溝を形成する工程と、
（ｂ）前記素子分離溝内に熱酸化膜を形成する工程と、
（ｃ）前記素子分離溝内を含む半導体基板上に絶縁膜を堆積し、研磨することによって前記素子分離溝内に絶縁膜を埋め込む工程と、
（ｄ）前記素子形成領域の半導体基板中に、選択的に、不純物を注入する工程と、
（ｅ）前記半導体基板中の不純物に、酸素含量が１％以下である不活性雰囲気中で、熱処理を施す工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
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