TW518710B - Semiconductor integrated circuit device and its manufacture method - Google Patents

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TW518710B
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oxide film
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insulating film
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TW090132035A
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Toshiaki Nishimoto
Masataka Kato
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Hitachi Ltd
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Description

518710 A7 B7 五、發明説明（1 ) 【發明所屬之技術領域】 本發明係關於一種半導體積體電路裝置及其製造技術， 尤其是有關一種有效應用於利用SGI (淺槽分離；Shallow Groove Isolation)之微細MISFET (金絕半場效電晶體； Metal Insulator Semiconductor Field Effect Transistor)之技 術者。 【習知技術】 S G I係所謂L S I製造製程之元件分離技術的一種，藉由 在形成於半導體基板之溝内部埋入氧化矽膜等絕緣膜，以 形成元件分離，再將此用於元件（元件形成區域）間之分 離。使用S GI時，具有較習知之LOCOS (矽局部氧化； Local Oxidation of silicon)技術更可縮小元件分離間隔等 利點。 【發明所欲解決之課題】 本發明者等係從事微細的MISFET，尤指其中一種可進 行電性寫入及消去之非揮發性記憶體的研究·開發。 該非揮發性記憶體亦採用上述之S G I技術。 另外，採用一種在構成MISFET之閘極端部下形成厚的 閘極絕緣膜（光氧化膜），且使閘極端部之電場集中缓和之 技術。該技術在驅動電位大的非揮發性記憶體中成為相當 重要的技術。 然而，隨著非揮發性記憶胞之微細化，本發明者等發現 以下之問題。 亦即，雖然形成於半導體基板之溝内部的氧化矽膜，尤 -4- 本紙張尺度適用中國國家標準(CNS) A4規格（21〇x 297公釐） 518710
五、發明説明（2 ) 的損傷而形成之薄熱氧
因漏洩電流產生讀取誤動作及重寫週期耐性劣 孩記憶力時間（retention time)則稱為可 可引導蓄積在閘 其是用以恢復溝内壁產生之乾蝕刻 化膜的氧化，惟在之後的熱步騾， 膜形成時進行，將使溝内部的虛 極胞内之閘極的電荷之時間。 本發明<目的在於使元件形成區域内之半導體基板的缺 陷降低。 又本發明之另一目的在於藉由使元件形成區域内之半 導體基板的缺陷降低，以謀求接合漏電流之降低。 又’本發明之又一目的在於藉由謀求接合漏電流之降 低’以謀求產品的產率提昇或可靠性提昇。 本發明之上述及其他目的之新穎特徵，從本說明書之敘 述及所添附之圖面可清楚得知。 【用以解決課題之方案】 簡要說明本申請案中所揭示之發明中最具代表性者如 下。 (1)本發明之半導體積體電路裝置的製造方法，係具備 有在元件分離溝内形成第1熱氧化膜，藉由氮化處理上述 第1熱氧化膜並且在上述第1熱氧化膜表面形成氮氧化膜 之後’在上述元件分離溝内埋入絕緣膜之步驟。 根據這種手段，在以下的步騾中，例如即使具備有形成 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710
弟2熱氧化膜之步驟等氧化步驟，亦可藉由上述氮氧化膜 抑制上述第i熱氧化膜進行氧化。結果，可抑制元件分離 溝内部之應力’使元件形成區域内之半導體基板的缺陷降 低’又’可謀求接合漏電流之降低。 (2)本發明之半導體積體電路裝置的製造方法，係具備 有在元件分離溝内形成第丨熱氧化膜’在上述第丨埶氧化 膜上形成氮化膜之後，在上述元件分離“埋人絕緣膜之 步騾。 J艮據這種手段’在以下的步驟中，例如即使具備有形i 弟2熱氧化膜之步驟等氧化步驟，亦可藉由上述氮化膜击 制上述第！熱氧化膜進行氧化。結果，可抑制元件分㈣ 内叙應力"吏元件形成區域内之半導體基板的缺陷β 低，又，可謀求接合漏電流之降低。 + 本發明之半導體積體電路裝置的製造方法，係具肩 有在元件分離冑内形成熱氧化膜之後，纟上述元件分離讀 内埋入絕緣膜之步驟；以及在上述元件分離溝内埋入絕驾 μ步m在氧氣含量低於1%之惰性氣體中進行4 退火步騾。 根據這種手段，因此可抑制因上述熱氧化膜之退火步騾 產生氧化之進行。結果，可抑制元件分離溝内部之應力， 並使兀件形成區域内之半導體基板缺陷降低，《，可謀求 接合漏電流之降低。 ⑷本發明之半導體積體電路裝置的製造方法，係具備 有形成z隐胞之冗憶胞形成區域與形成高耐壓mISFET之
裝 玎
518710 A7 B7 五、發明説明（4 ) 周邊電路區域，記憶胞形成區域具有元件形成區域與元件 分離區域者，且具備有在元件分離溝内形成熱氧化膜，藉 由氮化處理上述熱氧化膜並且在上述熱氧化膜表面形成氮 氧化膜之後，在上述元件分離溝内埋入絕緣膜之步騾。 根據這種手段，在以下的步驟中，例如即使具備有形成 高耐壓MISFET之閘極氧化膜之步騾等熱處理步騾，亦可 藉由上述氮氧化膜抑制上述熱氧化膜進行氧化。結果，可 抑制元件分離溝内部之應力，使元件形成區域内之半導體 基板的缺陷降低，又，可謀求接合漏電流之降低。 (5 )本發明之半導體積體電路裝置的製造方法，係具備 有形成記憶胞之記憶胞形成區域與形成高耐壓MISFET之 周邊電路區域，記憶胞形成區域具有元件形成區域與元件 分離區域者，且具備有在元件分離溝内形成第1熱氧化 膜，藉由氮化處理上述第1熱氧化膜並且在上述第1熱氧 化膜表面形成氮氧化膜之後，在上述元件分離溝内埋入絕 緣膜之步騾；以及對上述周邊電路區域之半導體基板表面 進行熱處理，在形成第1氧化膜之後，於上述第1氧化膜 上沉積第2氧化膜，以形成由第1及第2氧化膜組成之高耐 壓MISFET用閘極氧化膜之步驟。 根據這種手段，藉由上述氮氧化膜可抑制在形成高耐壓 MISFET之閘極氧化膜之際，因熱處理步騾引起上述第1熱 氧化膜進行氧化。又，由於藉由沉積第2氧化膜以形成高 耐壓MISFET之閘極氧化膜之一部份，因此可抑制在形成 高耐壓MISFET之閘極氧化膜時因熱處理引起上述第1熱氧 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710 A7 ___B7 五、發明説明（5 ) ^ 一~' ~ 化膜進行氧化。結果，可抑制元件分離溝内部之應力，使 元件形成區域内之半導體基板的缺陷降低，又，可謀求接 合漏電流之降低。 (6) 本發明之半導體積體電路裝置，係具備有以下構 件：元件分離係具備有：（a)形成在上述元件分離區域之 半導體基板中之元件分離溝；（b)形成在上述元件分離溝 内之第1熱氧化膜；（c)形成於上述第丨熱氧化膜上之氮化 膜；（d)埋入上述元件分離溝内之絕緣膜；記憶胞係具備 有：（e)形成於上述元件形成區域之半導體基板上的閘極 絕緣膜；（f)形成於上述閘極絕緣膜上之閘極；（g)形成於 上述閘極端部下之第2熱氧化膜；（h)形成於上述閘極兩 側之半導體區域；（i)形成於上述閘極上之層間絕緣膜； (j )形成於上述層間絕緣膜上之控制電極，該控制電極係 用以控制對上述閘極佈植電子或是從上述閘極放出電子 者。 根據上述手段，由於藉由上述氮氧化膜可抑制因光氧化 膜形成時之氧化步驟引起上述第1熱氧化膜進行氧化，因 此可提供一種使元件形成區域内之半導體基板的缺陷變 少’又使接合漏電流變小之高性能半導體積體電路裝置。 而且’上述第1熱氧化膜的膜厚例如可設為3 0 n m以下。 又’可使上述第1熱氧化膜的膜厚小於上述第2熱氧化 膜。 (7) 本發明之半導體積體電路裝置，係具備有以下構 件··元件分離係具備有：（a)形成在上述元件分離區域之 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710 A7
五、發明説明（6 半導體基板中之元件分_、、菩· 内之第！熱氧化膜；（e)形成於（h ^成在亡述元件分離溝 膜；⑷埋入上述元件分離、&弟1熱乳化膜上之氮化 有：⑷形成於上述元件# 絕緣膜；記憶胞係具備 ^ ^ 、牛^成區域之半導體基板上的閘極 士、， ’ ;上延第1閘極絕緣膜上之第1閘極；（g) 於上述第…極端部下之第2熱氧化膜；⑻形成於上 述弟1閘極兩側之第1本壤触 、 牛導區域；（i )形成於上述閘極上 义層間緣膜，（j )形成於上述層間絕緣膜上之控制電 極，該控制電極係用以控制對上述閘極佈植電子或是從上 込閘極放出私子者，以及向耐壓misfet係具備：（匕）形成 於上述周邊電路區域之半導體基板上之第2閘極絕緣膜； (1)形成於上述第2閘極絕緣膜上之第2閘極；（m)形成於 上述第2閘極兩側之第2半導體區域。 根據上述手^又，由於藉由上述氮氧化膜可抑制因高耐壓 MISFET之閘極絕緣膜（第2閘極絕緣膜）形成時之氧化步騾 引起上述第1熱氧化膜進行氧化，因此可提供一種使元件 形成區域内之半導體基板的缺陷變少，又使接合漏電流變 小之高性能半導體積體電路裝置。 (8)本發明之半導體積體電路裝置的製造方法，係具備 有在元件形成區域之半導體基板上形成閘極，且在上述閘 極端部下形成第1熱氧化膜之後，在上述元件分離溝内形 成第2熱氧化膜，且於上述元件分離溝内埋入絕緣膜之步 驟。 根據這種手段，由於在形成第1熱氧化膜的步驟之後， -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 _____B7 五、發明説明~~ 可形成元件分離溝内之第2熱氧化膜，因此可抑制上述第 1熱氧化膜進行氧化。結果，可抑制元件分離溝内部之應 力’使元件形成區域内之半導體基板的缺陷降低，又，可 謀求接合漏電流之降低。 (9)本發明之半導體積體電路裝置，係具備有以下構 件.圮憶胞係具備有：（a)形成於上述元件形成區域之半 導體基板上的閘極絕緣膜；（b)形成於上述閘極絕緣膜上 4閘極，（c)形成於上述閘極端部下之第1氧化膜；（d)形 成於上述閘極兩側之半導體區域；（e)形成於上述閘極側 壁之側壁膜；元件分離係具備有：（f)形成在上述元件分 離區域之半導體基板中，以上述側壁膜作為遮罩所形成之 元件分離溝；（g)形成在上述元件分離溝内，膜厚小於上 述第1氧化膜之第2氧化膜；（h)埋入於上述元件分離溝内 之絕緣膜。 根據上述手段，由於以形成於上述閘極側壁之側壁膜作 為遮罩而形成有元件分離溝，因此可抑制上述第2熱氧化 膜進行氧化。結果，可提供一種使元件形成區域内之半導 體基板的缺陷變少，又使接合漏電流變小之高性能半導體 積體電路裝置。 【發明之實施型態】 以下，依據圖示詳細說明本發明之實施形態。此外，在 用以說明實施形態之全圖中，具有相同功能者附加相同之 符號，省略其重複之說明。 (實施形態1 ) -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公 A7 A7
五、發明説明（8 使用圖1至圖1 7依照步騾順床 /哪順序說明本發明實施形鶊1 非揮發性記憶體的製造方法。 _ ^ ^ L 〜 此外，顯7F基板剖面之各圖 左側及中央部分係顯示形成有命 一 y从，记憶胞（區域，右側部分係 顯示周邊電路形成區域。又，各圖之左侧及中央部分係分 別對應於圖17所示之平面圖A-A及B_B剖面圖。 首先，如圖i所示，例如藉由熱氧化具有1至1〇〇咖左 右比電阻之P型單結晶矽組成之半導體基板丨，在半導體 基板1表面形成襯墊氧化膜2。繼之，在襯墊氧化膜2上沉 積氮化矽膜3，並除去元件分離區域上之氮化矽膜3。 繼之，如圖2所示，以氮化矽膜3作為遮罩，藉由乾蝕 刻半導體基板1以形成深度3 5 〇 n m左右之元件分離溝4。 然後，如圖3所示，藉由以約1〇〇〇t：熱氧化半導體基板 1，在溝的内壁形成膜厚1〇 nm左右之薄氧化矽膜（熱氧化 膜）5。該氧化矽膜5係用以在元件分離溝4形成時，恢復 溝内壁（半導體基板表面）因乾蝕刻產生之損傷。 繼之，如圖4所示，在半導體基板丨以5% N〇 (一氧化氮） 進行95(TC、3 0秒之熱處理。該N〇處理的結果係在熱氧 化膜5之表面取入氮，並且在熱氧化膜5表面形成氮氧化 膜5 a。泫氮氧化膜5 a如下述之詳細說明，係用以抑制熱 氧化膜5之氧化’並防止溝内部之應力增加而形成。 繼之’如圖5所示，在包括元件分離溝4内部之半導體 基板1上以CVD (化學氣相沉積；Chemical Vapor deposition) 法沉積膜厚450至500 nm左右之氧化碎膜6，在氧氣含有 量低於1 %以下之氮氣環境下進行熱處理，以謀求氧化矽 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 -— _ B7 五、發明説明（9 ) 膜5的緻密化。繼之，以彳卜取 山 厘4以化學機械研磨（CMP ; Chenncal eChanicalP()llshlng)法研磨溝上部之氧切，並且平 坦化其表面。 繼之，如圖6所示，除去氮化政膜3。另外，此時，雖 ^氧切膜6之表面從半導體基板i之表面僅突出氮化碎 膜膜厚左右，但是藉由之後的半導體基板清洗步 驟或表面氧化A氧化膜除去步驟，將使氧化矽膜5的表面 慢慢後退。 μ藉由以上的步騾，在元件分離溝4内形成埋入有氧化矽 膜6之元件分離區域。在元件分離溝4的内壁形成有薄的 氧化矽膜5及氮氧化膜5a。 繼 <，在濕清洗半導體基板丨的表面之後，藉由熱氧化 半導體基板1而在半導體基板丨表面形成穿透氧化膜7。然 後，在半導體基板1上離子佈植p型雜質（硼）&n型雜質 (例如磷）之後，在氧氣含有量低於1%以下之氮氣環境下 進行約100(TC之熱處理，藉由擴散上述雜質，在記憶胞形 成區域形成p型井8，在周邊電路形成區域之半導體基板1 上形成p型井8及η型井（未圖示）。 繼之，如圖7所示，以約80(rC之熱氧化分別在ρ型井8 及η型井（未圖示）之表面形成膜厚約8 nm左右之熱氧化膜 後（預氧化），以除去該熱氧化膜，清淨化半導體基板1 ( ρ 型井8及η型井（未圖示））之表面。然後，進行熱處理， 以形成膜厚9 nm左右之熱氧化膜9。該熱氧化膜9係構成 非揮發性記憶胞之閘極氧化膜9。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 518710 A7 B7 五、發明説明（ίο ) 一 ---- 繼之，在閘極氧化膜9上部以CVD法沉積膜厚i〇()nm& 右之多結晶矽膜10。然後，在其上部沉積膜厚170 nm左 f之氮化碎膜U。之後，以光阻膜（未圖示）作為遮罩， 藉由乾蝕刻氮化矽膜1丨在形成閘極之區域殘留氮化 1 1 〇 然後，以氮化矽膜1 i作為遮罩並乾蝕刻多結晶矽膜 1 0 ’在記憶胞形成區域形成閘極F G。 繼 <，在記憶胞形成區域之閘極F G兩侧之p型井8 (半 導體基板1)佈值η型雜質（砷），在氧氣含有量低於1%以 下义氮氣環境下進行熱處理，藉由擴散上述雜質，以形成 ΙΓ型半導體區域13。 繼而，-如圖8 (a)所示，藉由光氧化在多結晶矽膜i 〇之 侧壁及半導體基板i表面形成光氧化膜丨2。該光氧化膜1 2 係與在碎基板表面以形成膜厚8至12 ηπι左右之氧化矽膜 <相同條件形成。但是，該氧化在n-型半導體區域丨3上 由於快速進行，因此在n-型半導體區域1 3上形成約2 5倍 膜厚之氧化石夕膜。又，該光氧化膜不僅侵蝕閘極F g之兩 側，亦以侵蝕閘極F G端部的方式形成。結果，使閘極F σ 底面之端部帶有圓狀，可緩和閘極FG端部的電場集中。 因而，可提升記憶胞之記憶力時間，又，可增強寫入•消 去特性。再者，藉由光氧化可提升閘極F G端部下氧化膜 〜膜貝。尤其是’在形成上述n•型半導體區域13時，11型 雜質侵入閘極氧化膜9端部，雖然使閘極氧化膜之膜質劣 化’惟藉由在閘極氧化膜9之端部形成光氧化膜1 2，可提 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 518710 A7
昇上述部分之氧化膜之膜質。圖8 (b)係圖8 (a)之閘極F G 部之放大圖。 繼而，如圖9所示，在半導體基板1上以c vd法沉積膜 厚40 nm左右之氮化矽膜後，藉由非等向性蝕刻在閘極f 〇 (光氧化膜1 2 )之侧壁形成側壁空間1 6 ^ 繼之，在記憶胞形成區域之p型井8離子佈值η型雜質 (磷或砷），在氧的含有量低於！ ％以下之氮氣環境下進行 熱處理，藉由使上述雜質擴散，形成η+型半導體區域17 (源極•沒極）。 然後，在半導體基板1上部以C V D法沉積氧化矽膜工9 後，以C Μ P法研磨或蝕刻氧化矽膜1 9至氮化矽膜1 1之表 四路出為止’並使其表面平坦化。 繼而’如圖1 0所示，藉由熱磷酸除去氮化矽膜u，使 閘極F G之表面露出。然後，蝕刻從閘極F G表面突出之氧 化石夕膜1 9及侧壁空間1 6之表面約氮化石夕膜1 1之膜厚左 右，且使其平坦化。 之後，於閘極F G上部以C VD法摻雜磷之多結晶矽膜 20，繼而，藉由以光阻膜（未圖示）作為遮罩，並乾蝕刻 夕結日曰石夕膜2 0，在閘極f G上形成閘極F L。上述之閘極 F G及F L係預先電性連接，以上述兩層構成浮動閘極。 繼而，如圖1 1所示，在半導體基板1上形成浮動閘極 (FG、FL)與用以分離後述控制閘極cg之Ονο膜21 (層 間絕緣膜）。該Ο Ν Ο膜2 1為氮化矽膜及氧化矽膜之積層 膜°泫Ο Ν Ο膜2 1係例如以C ν D法依序沉積膜厚4 nm左右 -14-
518710 A7 B7 五、發明説明（12 之氧化矽膜、膜厚6 nm左右之氮化矽膜及膜厚4 nm左右 之氧化矽膜而形成。 如圖12所示’除去殘存於周邊電路區域（圖中左部）之 〇Ν Ο膜2 1、多結晶矽膜2 〇、i 〇及閘極氧化膜9。繼而， 在濕洗淨周邊電路區域之半導體基板i表面後，以約8〇(rc 之熱氧化分別在周邊電路區域之半導體基板丨之9型井8及 η型井（未圖示）表面形成膜厚25nm左右之閘極氧化膜 G Ο。該閘極氧化膜G 0係成為周邊電路區域所形成之高 对壓MISFET的閘極氧化膜。 繼而，如圖13所示，在半導體基板1上以法沉積摻 雜磷之多結晶矽膜22。然後，在其上部沉積高融點金屬 之矽化物膜，例如沉積矽化鎢（WSi2)膜23，再以CVD法 在其上部沉積氮化矽膜2 4。該多結晶矽膜2 2與WSi2膜2 3 之積層膜:係成為形成在周邊電路區域之高耐壓Misfet閘 極，又，成為形成在記憶胞形成區域之非揮發性記憶胞之 控制閘極C G。 之後，如圖14所示，以光阻膜（未圖示）作為遮罩乾蝕刻 氮化矽膜24、多結晶矽膜22及WSi2膜23，在周邊電路區 域形成高耐壓MISFET用之閘極G。又，以記憶胞形成區 域〈光阻膜（未圖示）作為遮罩，並乾蝕刻氮化矽膜24、 控制閘極（多結晶矽膜2 2、WSh膜23)、0]^〇膜21及浮 動閘極（多結晶矽膜10、20)。此外，形成於記憶胞區域 之控制閘極C G係作為字元線W L之功能。 繼之，如圖15所示，在周邊電路形成區域之閘極^兩侧 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 B7 五、發明説明 及2 2以及WS 膜2 3之侧壁形 2 6的膜厚係與在矽基板表面 石夕膜的條件為相同之條件而 與上述之光氧化膜12相異， 上’因此未形成如光氧化膜12般之厚度。惟，為了緩和 閘極FG端部之電場集中，又為了提昇部分氧化膜的膜質 之P型井8 (半導體基板”佈 半導體區域2 5。然後，利用 值n型雜質（磷），以形成ιΓ型 光氧化於多結晶矽膜1 〇、2 0 成光氧化膜26。該光氧化膜 形成膜厚為6 nm左右之氧化 形成。然而，該光氧化膜2 6 由於不形成於η型半導體區域 而形成。此外，周邊電路區域之閘極G (多結晶矽膜2 2及 WSk膜23)側壁亦形成有光氧化膜26。 繼之，如圖16所tf，在半導體基板}上以cVD法沉積氮 化矽膜28之後，藉由非等向性進行蝕刻，在周邊電路區 域之閘極G (23、22)的側壁形成側壁空間28s。此時， 況隐胞形成區域之氮化矽膜2 4、控制閘極（多結晶矽膜2 2 及WSi2膜23)、ΟΝΟ膜2 !及浮動閘極（多結晶矽膜1〇、 2 0 )之側壁亦形成侧壁空間2 8 s。 繼之’在周邊電路區域之ρ型井8上離子佈植η型雜質 (磷或砷），藉由在含氧量1%之氮環境氣體中進行熱處 理’擴散上述雜質，以形成高耐壓MISFET用之η+型半導 體區域27 (源極、汲極）。在圖17顯示本實施形態之非揮 發性尤憶胞的基板之主要部分平面圖。 根據以上步驟，在記憶胞形成區域上形成具有控制閘極 (多結晶石夕膜22、WSi2膜23 )、ΟΝΟ膜2 1及浮動閘極（多 結晶碎膜1 0、2 0 )之AN D型非揮發性記憶胞，在周邊電 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710
路區域形成有高耐壓MISFET。 繼而，在氮化矽膜24及侧壁空間28s上部形成由氧化石 膜等組成之層間絕緣膜，又，雖然在該層間絕緣膜上部= 成有金屬配線，惟上述形成步驟之圖示及說明係省略。/ 如此，在本實施形態中，由於在元件分離内之熱氧化膜 5表面形成氮氧化膜5a，因此可防止溝内部應力的增加。 例如，就於熱氧化膜5之表面未形成氮氧化膜5 &之情沉 加以說明。圖18 (a)為直接在熱氧化膜5上形成氧化矽膜^ 時之元件分離附近的放大圖。如圖18 (a)所示，元件分離 形成後之熱氧化膜5雖為1〇 nm左右，惟藉由之後進行之 光氧化膜12、26的形成步驟或高耐壓MISFET之閘極氧化 膜GO等之氧化步騾，慢慢增加熱氧化膜5之膜厚（圖μ (b))。結果，使溝内部的應力變大，在構成元件形成區域 内之半導體基板的原子晶格内產生轉位，並生成缺陷。這 種缺陷則成為接合漏或記憶胞之閘極絕緣膜的膜質劣化之 原因。圖1 9係顯示加工尺寸與應力之關係圖。在此，加 工尺寸係顯示兒憶胞形成區域之元件分離區域與元件形成 區域的寬度（//m)。又，圖中（a)、（b)及（c)則分別顯示 /冓内氧化I為30 nm、20 nm及10 nm之情況。該溝内氧化 量稱為記憶胞形成後之元件分離内的熱氧化膜5之膜厚。 如表（a)所示，即使溝内氧化量為一定，隨著加工尺寸變 小應力亦變大。該傾向亦與表（b )及（c )相同。又，隨著 溝内氧化量變大應力亦漸漸變大。在此，為抑制基板之漏 電流而將應力的目標值設為400 MPa，當加工尺寸為 _ · 17- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐） 518710 A7 ____ B7 五、發明説明（15 ) 〇·25 // m時，溝内氧化量必須為3〇 nm以下。 相對於此，如圖20(a)所示，在本實施形態中，由於在 元件分離内之熱氧化膜5表面形成氮氧化膜5 a，因此例如 可抑制在形成光氧化膜12、26或是高耐壓MISFET之閘極 氧化膜G 0時熱氧化膜5的膜厚增加，可防止溝内部應力 的增加。結果，可降低元件形成區域内之缺陷，亦可使記 憶力時間提昇。圖20 (a)係圖6所示之元件分離附近的放 大圖。又，圖20 (b)為記憶胞形成後（例如圖i 6 )之元件分 離附近的放大圖。如圖20 (b)所示，根據本實施形態，元 件分離區域的寬度即使為〇·25 ，亦可將溝内氧化量設 為J 〇 nm以下，可抑制溝内部的應力，並且可使漏電流降 低。又，.如圖20 (b)所示，熱氧化膜5比光氧化膜1 2薄。 又，在本實施形態中，由於在氧氣含有量低於以下 之氮氣環境下進行擴散p型井8、η型井、ιΓ型半導體區域 1。及型半導體區域17 (源極、汲極）形成時之雜質，因 此可抑制熱氧化膜5之膜厚的增加，可防止溝内部應力的 &加。結果’可降低元件形成區域内之缺陷，可提升々己憶 胞之閘極絕緣膜的品質。 在此，於本實施形態中，雖然藉由在膜厚1〇nm左右之 薄氧化矽膜5上以5% NO (—氧化氮）進行95(rc、3 〇秒之 熱處理，於熱氧化膜5之表面形成氮氧化膜5a (圖4)，但 如圖21所示，亦可於膜厚1〇 nm左右之薄氧化碎膜5上部 形成氮化矽膜5 c。該氮化矽膜5 c利用C V D法在熱氧化膜 5上沉積7 nm左右。以下的步騾與使用圖5至圖} 7所說明 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710 A7 B7 五、發明説明（16 :上述步驟㈣，因此省略其說明。如此，即使在熱氧化 版5〈表—面形成氮切_，可抑制在形成光氧化膜η、 26或是㊄耐壓纽卿之閘極氧化膜g〇時熱氧化膜$的膜 厚增加’彳P万止溝内部應力的增加。結果，可降低元件形 成區域内之缺陷，亦可使記憶力時間提昇。
，又，在本實施形態中，雖然藉由熱氧化形成周邊電路區 域所形成之问耐壓]VJISFET之閘極氧化膜G 〇 (圖i 2 )，惟 如圖^所示，亦可以閘極氧化膜G〇作為熱氧化膜21&與 C V D膜2 1 b之沉積膜。亦即，首先，分別在周邊電路區 域足半導體基板1之p型井8及^型井（未圖示）之表面形成 膜厚5 nm左右之熱氧化膜21a。繼而，在該熱氧化膜21a 上利用C VD法沉積20 nm左右之氧化矽膜2丨b。以下之步 驟與使用圖13至圖17所說明之上述步騾相同，因此省略 其說明。如此’若以閘極氧化膜G 〇作為熱氧化膜2丨a與 C V D膜2 1 b之沉積膜，可抑制高耐壓MISFEt之閘極氧化 膜G 0形成時因熱處理抑制熱氧化膜5進行氧化，亦可防 止元件分離溝内部之應力Q 又’在本實施形態中，雖然在記憶胞形成區域形成 AN D型非揮發性記憶胞，惟亦可在具有元件分離區域之 其他非揮發性記憶胞例如N 0 R型非揮發性記憶胞應用本 發明。就N 0 R型非揮發性記憶胞而言，雖然以實施形態3 進行詳細說明，惟對於Ν Ο R型非揮發性記憶胞之光氧化 膜形成步驟為一次，A N D型非揮發性記憶胞之光氧化膜 形成步騾存在有兩次（光氧化膜12、26)，因此相較於將 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710 A7 B7 五、發明説明（17 本發明應用於AND型非揮發性記憶胞將更有效果。 (實施形態2 ) 使用圖2 3至圖3 5依照步騾順序說明本發明實施形態2之 非揮發性元憶體的製造方法。此外，顯示基板剖面之各圖 左侧及中央部分係顯示形成有記憶胞之區域，右侧部分係 顯示周邊電路形成區域。 “先’與實施形態1相同，例如藉由熱氧化具有i至 10 Ω cm左右的比電阻之p型單結晶矽組成之半導體基板 1 ’在半導體基板1表面形成穿透氧化膜7。繼之，在半導 體基板1上離子佈植p型雜質（硼）及η型雜質（例如磷）之後 ，在氧氣含有量低於1%以下之氮氣環境下進行約1〇〇(rc 之熱處理，藉由擴散上述雜質，在記憶胞形成區域形成p 型井8，在周邊電路形成區域之半導體基板1上形成p型井 8及η型井（未圖示）。 然後，如圖2 4所示，使用氫氟酸系之清洗液在半導體 基板1 ( ρ型井8及η型井（未圖示之表面進行濕洗淨後， 在半導體基板1上以約80(TC之熱氧化形成膜厚25 nm左右 之熱氧化膜GO。該熱氧化膜go係構成形成於周邊電路 區域之高耐壓用MISFET之閘極氧化膜。 繼之’除去記憶胞形成區域上之熱氧化膜G 〇，在濕清 洗记憶胞形成區域表面之後，利用熱氧化在記憶胞形成區 域形成膜厚9 nm左右之熱氧化膜9。該熱氧化膜9係構成 形成於記憶胞形成區域之非揮發性記憶胞之閘極氧化膜。
然後，在熱氧化膜G 〇、9 (閘極氧化膜）之上部以C V D -20- 本紙張尺度適用中國國家標準(CNS) A#規格X 2町公釐) 518710 A7
發明説明（18 去/儿積膜厚1〇〇 nm左右之多結晶矽膜丨〇。繼而，在其上 部以C V D法 >儿積膜厚丨7〇 nm左右之氮化碎膜i i。 繼之’如圖2 5所示，以光阻膜作為遮罩，利用蝕刻氮 化砂膜1 1及多結晶矽膜丨〇以形成閘極F 〇。在此，閘極間 (除去氮化碎膜1 1及多結晶矽膜〗〇之區域）係如後述，形 成有源極、汲極與元件分離溝。 繼之’在記憶胞形成區域之閘極F g兩侧之p型井8 (半 導體基板1)佈值n型雜質（砷），藉由熱處理擴散上述雜 質’以形成η’型半導體區域I?。 繼而’如圖26所示，藉由光（light)氧化在多結晶矽膜 10之側壁及半導體基板1表面形成光氧化膜12。該光 (light)氧化膜1 2係與在矽基板表面以形成膜厚8至nm 左右之氧化♦膜之相同條件形成。但是，該氧化在雜質區 域上由於快速進行，因此在^型半導體區域17上形成約 2.5倍膜厚之氧化矽膜。又，該光氧化膜丨2不僅侵蝕閘極 F G之兩側’亦以侵姓閘極ρ g端部的方式形成。結果，如 貝施形® 1所說明’可緩和閘極F G端部的電場集中，且可 提升記憶胞之記憶力時間，又，可增強寫入•消去特性， 可提升閘極FG端部下氧化膜之膜質。 繼而，在半導體基板1上以CVD法沉積膜厚11〇 nm左右 之氮化矽膜後，藉由非等向性蝕刻在閘極F G (光氧化膜 1 2 )之侧壁形成侧壁空間1 6。 繼之，如圖2 7所示，以氮化矽膜1丨及側壁空間1 6作為 遮罩’精由蚀刻半導體基板1以形成深度3 5 0 uni左右之元 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518710 A7 一 -—一丨丨丨丨 -丨··— 1 B7 五、發明説明（19 ) '— 件分離溝4。 然後，以約1000。(：瓿氡办士# 、 …、乳化半導體基板1，在溝的内壁形 成膜厚10 nm左右之蓬仆％ — 、 專乳化砂胰5。該氧化矽膜5係用以回 復溝内壁因乾姓刻產生之損傷。 如此，根據本實施飛能 1 5她％1、’由於在形成光氧化膜12、26 或是周邊電路區域所形^ , 7成 < 南耐壓misfet之閘極氧化膜 (熱氧化膜GO)之後，形成元件分離溝4及溝之内壁膜厚 nm左右之薄氧化矽膜5，因此可抑制上述元件形成時 熱氧化膜5之膜厚增加，可防止溝内部應力的增加。結 果，可降低兀件形成區域内之缺陷，並提昇記憶胞之問極 絕緣膜的品質。 繼I，如圖2 8所示，在包括元件分離溝4内部之半導體 基板1上以C V D法沉積膜厚45〇至5〇〇 nm左右之氧化矽膜 6，進行熱處理，以謀求氧化矽膜6的緻密化。繼之，以 化學機械研磨法研磨氧化矽膜6至氮化矽膜"之表面露 出，並且平坦化其表面。 繼而’如圖3 0所示，藉由熱磷酸除去氮化矽膜1 1，使 閘極F G之表面露出。 然後，於閘極FG上部以CVD法摻雜磷之多結晶矽膜 2 〇，繼而，藉由以光阻膜（未圖示）作為遮罩，並乾蝕刻 多結晶矽膜20 ,在閘極FG上形成閘極FL。上述之閘極 F G及F L係預先電性連接，以上述兩層構成浮動閘極。 繼而，如圖3 1所示，在半導體基板丨上形成浮動閘極 (FG、FL)與用以分離後述控制閘極cg之όνο膜21 (声 -22- 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐) 518710 A7 B7
間絕緣膜）。該Ο Ν Ο膜2 1為氧化矽膜、氮化矽膜及氧化石夕 膜之積層膜，例如以實施形態1所說明之方法形成。 繼而，如圖32所示，在半導體基板1上以cvd法沉積摻 雜磷之多結晶矽膜2 2。然後，在其上部沉積高融點金屬 之石夕化物膜，例如沉積矽化鎢（WSi2)膜23，再以cvd法 在其上部沉積氮化矽膜2 4。該多結晶矽膜2 2與WSi2膜2 3 之積層膜係成為形成在記憶胞形成區域之非揮發性記憶胞 之控制閘極C G。又，該多結晶矽膜2 2與wsi2膜2 3之積 層膜在周邊電路區域中與多結晶矽膜2 〇連接，該多結晶 矽膜22、20、1 〇與wSh膜23之積層膜係成為形成在周邊 電路區域之高耐壓MISFET之閘極g。該連接孔例如在 ΟΝΟ膜21形成後，藉由蝕刻όνο膜21而形成。 之後，如圖33所示，以光阻膜（未圖示）作為遮罩乾蝕刻 多結晶矽膜22、20、1〇與貿以2膜23之積層膜及氮化矽膜 24 ’形成周邊電路區域之高耐壓misfet用閘極〇，又， 乾蝕刻圮憶胞形成區域之氮化矽膜2 4、控制閘極（多結晶 矽膜2 2、WSh膜2 3 )、〇N〇膜2 1及浮動閘極（多結晶矽 月吴1 0、2 0 )。此外，形成於記憶胞區域之控制閘極匸〇係 作為字元線W L之功能。 繼4，如圖3 4所示，在周邊電路形成區域之閘極〇兩侧 SP型井8 (半導體基板”佈值n型雜質（磷），以形成^型 半寸目丘區域2 5。然後，利用光氧化於多結晶矽膜i 〇、2 〇 及22以及WSk膜23之側壁形成光氧化膜26。該光氧化膜 26的膜厚係與在矽基板表面形成膜厚為6 左右之氧化 -23- 本紙張尺度適用中_家標準(CNS) M規格(21Q〉〈撕公董) 518710
矽膜的條件為相同夕施此二π上 盘本…〗、丄〈條件而形成。然而，該光氧化膜26 與實施形怨1 <光g1田 t 虱化膜12相兴，由於不形成於n形 體區域上，因此形成々厘洚τ芦 u、 ^
成又厚度不厚。惟，為了緩和閘極F G 端部之電場集中，又，亦為提昇部分氧化膜的膜質而形 成此外，周邊電路區域之閘極G (多結晶碎膜2 2、1 〇、 20及WSu膜23)側壁亦形成有光氧化膜26。 繼之，如圖35所示，在半導體基板1上以CVD法沉積氮 化矽膜2 8足後，藉由非等向性進行蝕刻，在周邊電路區 域乏閘極G (多結晶矽膜η、1〇、2〇及^^膜％的侧壁 形成侧壁空間28s。此時，t己憶胞形成區域之氮化矽膜 24、控制閘極（多結晶矽膜22及WSh膜23)、ΟΝΟ膜21 及子動閘極（多結晶矽膜丨〇、2 〇 )之侧壁亦形成侧壁空間 28s ° 繼之，在周邊電路區域之P型井8上離子佈植n型雜質 (磷或砷），藉由進行熱處理，使上述雜質擴散，以形成高 耐壓MISFET用之η+型半導體區域27 (源極、汲極）。本實 知形®之非揮發性記憶胞的基板之主要部分平面圖由於與 實施形態1類似，故省略其圖示。 根據以上步騾，在記憶胞形成區域上形成具備有控制閘 極（多結晶矽膜22、WSh膜23)、ΟΝΟ膜21及浮動閘極 (多結晶矽膜1 〇、20)之AND型非揮發性記憶胞，在周邊 電路區域形成有高耐壓MISFET。 繼而，在氮化矽膜2 4及侧壁空間2 8 s上部形成由氧化石夕 膜等組成之層間絕緣膜，又，雖然在該層間絕緣膜上部形 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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線 518710 A7 B7 五、發明説明 成有金屬配線，惟上述形成步騾之圖示及說明省略。 如此’在本實施形態中，由於在形成光氧化膜1 2或是 周邊電路區域所形成之高耐壓iMISFET之閘極氧化膜（熱氧 化膜G〇）之後，形成元件分離溝4及溝内壁膜厚1〇 nm左 右之薄氧化矽膜5，因此可抑制上述元件形成時熱氧化膜 )之膜厚增加。結果，可降低元件形成區域内之缺陷，並 提昇記憶力時間。 此外，熱氧化膜5形成後之氧化步驟，例如為了抑制光 氧化膜2 6形成時之熱氧化膜5的膜厚增加，與實施形態1 相同，亦可在元件分離内之熱氧化膜5表面形成氮氧化膜 5 a等。 又，熱氧化膜5形成後之雜質的擴散（熱處理），例如為 了抑制η型半導體區域25及n +型半導體區域27(源極、 汲極）形成時之熱氧化膜5的膜厚增加，亦可使雜質之擴 散（熱處理）在氧氣含有量低於1%之氮氣環境下進行。 (實施形態3 ) 在實施形態1中，雖然在記憶胞形成區域形成AND型非 揮發性記憶胞，惟亦可將本發明應用在具有元件分離區域 (其他非揮發性記憶胞例如N 〇 R型非揮發性記憶胞。 使用圖3 6至圖4 9依照步騾順序說明本發明實施形賤3之 非揮發性記憶體的製造方法。此外，顯示基板剖面： 左侧及中央部分係顯示形成有記憶胞之區4， ==路形成區域。又，各圖之左侧及中央部心 力!對應於圖49所示之平面圖A_A及Β·Β剖面圖。 -25-
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首先，如圖36所示，例如藉由熱氧化具有1至1〇 ^^⑽左 右的比私阻之P型單結晶矽組成之半導體基板丨，在丰導 體基板1表面形成襯墊氧化膜2。繼而，在襯墊氧化膜2上 沉積氮化矽膜3，以除去元件分離區域上之氮化矽膜3。 繼S，如圖3 7所示，以氮化石夕膜3作為遮罩，藉由乾蝕 刻半導體基板1以形成深度35〇nm左右之元件分離溝4。
裝 然後，如圖3 8所示，藉由以約1〇〇〇。〇熱氧化半導體基板 !，在溝的内壁形成膜厚10nm左右之薄氧化矽膜。該氧 化矽膜5係用以在回復溝内壁（半導體基板表面）因乾蝕刻 產生之損傷的同時，在如下之步驟中用以緩和埋入於溝内 部之氧化矽膜6與半導體基板丨之界面產生的應力。 繼之，如圖3 9所示，在半導體基板1以5 % N〇 (一乳 氮）進行95(TC、30秒之熱處理。該N0處理的結果係在1 氧化膜5之表面取入氮，並且在熱氧化膜5表面形成氮
化膜5a。該氮氧化膜5a與實施形態i相同，係用以防止 内部之應力增加而形成。 繼之，如圖4 0所示，在包括元件分離溝4内部之半導體 基板1上以C V D法沉積膜厚450至5〇〇 nm左右之氧化矽膜 6，在氧氣含有量低於1%以下之氮氣環境下進行熱處 理，以謀求氧化矽膜5的緻密化。繼之，以化學機械研磨 法研磨溝上部之氧化矽膜6，並且平坦化其表面。 繼乏，如圖4 1所示，除去氮化矽膜3。另外，此時，雖 然氧化矽膜5之表面從半導體基板丨之表面僅突出氮化矽 腠3义膜厚左右，但是藉由之後的半導體基板丨之清洗步 -26- 木紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 518710 A7
驟或表面氧化及氧化膜除去步驟，將使氧化 慢慢後退。 ]表面 从藉由以上的步驟，在元件分離溝4内形成埋入有氧 艇6之元件分離區$。在元件分離溝4的内壁形成有薄的 氧化矽膜5及氮氧化膜5 a。 勺 繼《，如圖41所示，在濕清洗半導體基板1的表面之 後、，藉由熱氧化半導體基板i而在半導體基^表面形成 牙透氧化膜7。然後，在半導體基板1上離子佈植p型雜質 (硼）及η型雜質（例如磷）之後，在氧氣含有量低於ι%以下 之氮氣環境下進行約100(rCi熱處理，藉由擴散上述雜 質，在記憶胞形成區域形成p型井8,在周邊電路形成區 域之半導·體基板丄上形成p型井8 型井（未圖示）。 然後，如圖42所示，以約8〇〇t：t熱氧化分別在卩型井容 及η型井（未圖示）之表面形成膜厚約8nm左右之熱氧化膜 後（預氧化），以除去該熱氧化膜，使半導體基板i ( p型井 8及η型井（未圖示））之表面清靜化。之後，進行^處 里以形成膜厚9 nm左右之熱氧化膜9。該熱氧化膜9係 構成非揮發性記憶胞之閘極氧化膜9。 繼之’在閘極氧化膜9上部以C VD法沉積摻雜膜厚 100 nm左右之磷的多結晶矽膜1 〇。然後，以光阻膜（未圖 示）作為遮罩，藉由乾蝕刻多結晶矽膜1 〇，以在記憶胞形 成區域形成閘極（浮動閘極）F G。 繼而，如圖4 3所示，在半導體基板丨上形成浮動閘極 (FG、FL)與用以分離後述控制間極CG之ΟΝΟ膜21 (層 -27- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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518710 A7 B7 五、發明説明（25 ) 間絕緣膜）。該Ο N 〇膜2 1為氧化矽膜、氮化矽膜及氧化矽 膜之積層膜’例如以實施形態1所說明之方法形成。 如圖44所示，除去殘存於周邊電路區域（圖中左部）之 Ο Ν Ο膜2 1、多結晶碎膜1 〇及閘極氧化膜9。繼而，在濕 洗淨周邊電路區域之半導體基板1表面後，以約8〇〇它之熱 氧化分別在周邊電路區域之半導體基板丨之卩型井8及立型 井（未圖示）表面形成膜厚20 nm左右之閘極氧化膜G〇。該 閘極氧化膜G Ο係成為周邊電路區域所形成之高耐壓 MISFET的閘極氧化膜。 繼而，如圖45所示，在半導體基板1上以CVD法沉積摻 雜磷I多結晶矽膜2 2。然後，在其上部以c v D法沉積氮 化矽膜24。該多結晶矽膜22成為形成在周邊電路區域之 高耐壓膽ET的閘極G…成為形成在記憶胞形成區 域之非揮發性記憶胞之控制閘極C G。 然後，如圖46所示，以光阻膜（未圖示）作為遮罩乾蚀刻 氮切膜24及多結_膜22，在料電路區域形成高耐 壓磨訂用閘極G。又，以記憶胞形成區域之光阻膜（未 圖示）作為遮罩，乾蝕刻氮化矽膜24、控制閘極（多結晶 珍膜22)、（^0膜21及浮動閑極（多結晶碎膜1〇)。此 外’形成於記憶胞區域之控制閘極CG係作為字元線机 之功能。 在記憶胞形成區域之P型井8離子侔值（墙或坤），在氧的 含有量低於1%以下之氮氣環境下進行熱處理，藉由使上 述雜質擴散，形成n+型半導體區域17 (源極.沒 -28- 518710 A7 一__B7 五、發明説明（26 ) 然後’如圖4 7所示，在周邊電路區域之閘極g兩侧之p 型井8(半導體基板1)上，藉由佈植η型雜質（磷），形成n-型半導體區域25。 繼而’藉由光（light)氧化在多結晶矽膜10、22侧壁及 半導體基板1表面形成光氧化膜26。該光（light )氧化膜2 6 係與在矽基板表面以形成膜厚10 nm左右之氧化矽膜之相 同條件形成。但是，該氧化在雜質區域上由於快速進行， 因此在n+型半導體區域17上形成約2·5倍膜厚之氧化矽 膜。又’該光氧化膜不僅侵蚀閘極F G之兩側，亦以侵银 閘極F G端部的方式形成。結果，使閘極F G底面之端部帶 有圓狀’可缓和閘極FG端部的電場集中。因而，可提升 兄憶胞之記憶力時間，又，可增強寫入•消去特性。再 者，藉由光氧化可提升閘極FG端部下氧化膜之膜質。尤 其是，在形成上述n+型半導體區域17時，η型雜質侵入閘 極氧化膜9端部，雖然使閘極氧化膜之膜質劣化，惟藉由 在閘極氧化膜9之端部形成光氧化膜26，可提升上述部分 之氧化膜又膜質。此外，周邊電路區域之閘極G (多結晶 矽膜2 2 )之侧壁亦形成有光氧化膜2 6。 繼之，如圖48所示，在半導體基板丨上以CVD&沉積氮 化矽膜2 8之後，藉由非等向性進行蝕刻，在周邊電路區 域之閘極G (23、22)的侧壁形成側壁空間28s。此時， 記憶胞形成區域之氮化石夕膜24、控制閘極（多結晶矽膜22 及WSh膜23)、ΟΝΟ膜21及浮動閘極（多結晶矽膜1〇、 2 0 )之側壁亦形成侧壁空間2 8 s。 -29- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公董） 518710
繼（，在周邊電路區域型井8上離子佈植n型雜質 (磷或砷），在含氧量丨％以下之氮環境氣體下藉著進行熱 處理，使上逑雜質擴散，以形成高耐壓MISFET用之n+型 半導體區域2 7 (源極 '汲極）。在圖4 9顯示本實施形態之 非揮發性記憶胞的基板之主要部分平面圖。此外，在未圖 型井上利用相同的步驟亦可形成高耐壓p通道型 MISFET。此時，離子佈植半導體區域25及27與逆導電型 之雜質。 & 根據以上步驟，在記憶胞形成區域上形成具有控制閘極 (多結晶矽膜22)、0>^0膜21及浮動閘極（多結晶矽膜1〇) (Ν Ο R型非揮發性記憶胞，在周邊電路區域形成有高耐 壓 MISFET。 —繼而，在氮化矽膜24及側壁空間28s上部形成由氧化矽 膜等組成之層間絕緣膜，在n+型半導體區域丨7上形成栓 塞，又，雖然在孩層間絕緣膜上部形成有金屬配線，惟上 述形成步騾之圖示及說明係省略。 如此，在本實施形態中，由於在元件分離内之熱氧化膜 5表面形成氮氧化膜5 a，因此與實施形態丨相同，可防止 溝内部應力的增加。 亦即，在本實施形態中，由於在元件分離内之熱氧化膜 5表面形成氮氧化膜5 a，因此例如可抑制在形成光氧化膜 26或是高耐壓MISFET之閘極氧化膜G〇時熱氧化膜$的膜 厚增加，可防止溝内部應力的增加。結果，可降低元件形 成區域内之缺陷，亦可使記憶閘極膜質之品質提昇。 -30- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 __________B7 五、發明説明（28 ) 又’在本實施形態中，由於在氧氣含有量低於1%以下 之氮氣環境下進行擴散P型井8、η型井及Π +型半導體區域 1 7 (源極、汲極）形成時之雜質，因此可抑制熱氧化膜5之 膜厚的增加，亦可防止溝内部應力的增加。結果，可降低 兀件形成區域内之缺陷，可提升記憶胞之閘極絕緣膜的品 質。 在此’於本實施形態中，雖然藉由在膜厚1〇 nm左右之 薄氧化矽膜5上以5% NO ( —氧化氮）進行950。(：、3 〇秒之 熱處理’於熱氧化膜5之表面形成氮氧化膜5a (圖39)， 但如實施形態1所說明之圖2 1所示，亦可於膜厚10 nm左 右之薄氧化矽膜5上部形成氮化矽膜5c。 又’在本實施形態中’雖然藉由熱氧化形成周邊電路區 域所形成之高耐壓MISFET之閘極氧化膜g 〇 (圖4 4 )，惟 如只知形怨1所說明之圖2 2所示，亦可以閘極氧化膜g 〇 作為熱氧化膜21a與CVD膜21b之沉積膜。 以上，依據實施形態，雖具體說明本發明者等研創之發 明，惟本發明並不限定於上述實施形態，在不脫離其旨趣 的範圍内當然可進行種種變更。 【發明之功效】 簡要說明本說明書所揭示之發明中最具代表性者之功效 如下。 由於疋件分離溝内形成熱氧化膜之後，於其表面形成氮 氧化膜後，在元件分離溝内埋入絕緣膜，因此在以下的步 騾中，例如即使為具備有形成光氧化膜之步騾等或形成高 -31 - 本紙張尺度適用巾S S家標準(CNS) A4規格(21G X 297公 518710 A7 B7 五、 發明説明（29 ) 耐 壓 MISFET之閘極氧化膜之步驟等氧化步驟，亦 可藉 由 氮氧 化 膜抑制熱氧化膜進行氧化。結果，可抑制元 件分 離 溝 内 部 之應力，並使元件形成區域内之半導體基板 缺陷 降 低 又 ，可謀求接合漏電流之降低。又，可謀求提昇產 品 的 產 率 或可靠性。 又 j 由於元件分離溝内形成熱氧化膜，於其表面 形成 氮 化 膜 後 ，在元件分離溝内埋入絕緣膜，因此在以下 的步 驟 中 例 如即使為具備有形成光氧化膜之步騾等或形 成高 耐 壓 MISFET之閘極氧化膜之步驟等氧化步騾，亦可 藉由 氮 化 膜 抑 制熱氧化膜進行氧化。結果，可抑制元件分 離溝 内 部 之 應 力，並使元件形成區域内之半導體基板缺陷 降低 ， 又 可 謀求接合漏電流之降低。又，可謀求提昇產 品的 產 率 或 可 靠性。 此 外 ，由於在氧氣含量低於1 %之惰性氣體中， 進行 元 件 分 離 溝内形成熱氧化膜並且在其表面形成絕緣膜後之 退 火 步 騾 ，因此可抑制因退火步騾產生之熱氧化膜 進行 氧 化 〇 結 果，可抑制元件分離溝内部之應力，並使元 件形 成 區 域 内 之半導體基板缺陷降低，又，可謀求接合漏 電流 之 降低 〇 又，可謀求提昇產品的產率或可靠性。 [ 圖 面之簡要說明】 圖 1係顯示本發明實施形態1之半導體積體電路裝置 的 製 造 方 法之基板的主要部分剖視圖。 圖 2係顯示本發明實施形態1之半導體積體電路 裝置 的 製 造 方 法之基板的主要部分剖視圖。 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 518710 A7 B7 五、發明説明（3〇 ) 圖3係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖4係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖5係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖6係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖7係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖8 (a)及（b)係顯示本發明實施形態1之半導體積體電路 裝置的製造方法之基板的主要部分剖視圖。 圖9係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 0係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 1係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 2係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 3係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 4係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 B7 五、發明説明（31 ) 圖1 5係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 6係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖1 7係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖18 (a)及（b)係用以說明本發明之功效的圖示。 圖1 9係用以說明本發明之功效的圖示。 圖20 (a)及（b)係用以說明本發明之功效的圖示。 圖2 1係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖22係顯示本發明實施形態1之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖2 3係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖2 4係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖2 5係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖2 6係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖2 7係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖28係顯示本發明實施形態2之半導體積體電路裝置的 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 B7 五、發明説明（32 ) 製造方法之基板的主要部分剖視圖。 圖2 9係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 0係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 1係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 2係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 3係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 4係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 5係顯示本發明實施形態2之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 6係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 7係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 8係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖3 9係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖4 0係顯示本發明實施形態3之半導體積體電路裝置的 -35- _-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A7 B7 五、發明説明（33 ) 製造方法之基板的主要部分剖視圖。 圖4 1係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖42係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖4 3係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖44係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖4 5係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖46係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖47係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖4 8係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 圖49係顯示本發明實施形態3之半導體積體電路裝置的 製造方法之基板的主要部分剖視圖。 【元件符號說明】 1 半導體基板 2 襯塾氧化膜 3 氮化矽膜 4 元件分離溝 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐）
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線 518710 A7 B7 五、發明説明（34 ) 5 熱氧化膜 5 a 氮氧化膜 5 c 氮化矽膜 6 氧化矽膜 7 穿氧化膜 8 p型井 9 閘極氧化膜（熱氧化膜） 10 多結晶矽膜 11 氮化矽膜 12 光氧化膜 13 ιΓ型半導體區域 16 侧壁空間 17 η+型半導體區域 19 氧化矽膜 2 0 多結晶矽膜 2 1 ΟΝΟ膜 2 1a 熱氧化膜 2 1b c V D膜（氧化矽膜） 22 多結晶矽膜 2 3 矽化鎢膜 24 氮化矽膜 25 η_型半導體區域 2 6 光氧化膜 2 7 η+型半導體區域 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐） 518710 A7 B7 五、發明説明（35 ) 2 8 氮化矽膜 2 8s 側壁空間 C G控制電極 FG 閘極 FL 閘極 G 閘極 G Ο閘極氧化膜 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 48 518710
    :種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域，在上 述元件形成區域上具有記憶胞者，且具備有以下步騾·· (a) 在上述元件分離區域之半導體基板中形成元件分 離溝之步驟； β
    裝 (b) 在上述元件分離溝内形成第【熱氧化膜之步驟； "(c)藉由氮化處理上述第丨熱氧化膜，於上述第〗’熱 氧化膜表面形成氮氧化膜之步驟； (d) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜，在上述元件分離溝内埋入絕緣膜之 騾； ^ (e) 在上述元件形成區域之半導體基板上形成閘極絕 緣膜之步騾； (f) 在上述閘極絕緣膜上形成閘極之步驟； (g )藉由在上述閘極兩側佈植雜質以形成半導體區域 纛 (h)藉由熱處理上述半導體基板，在上述閘極端部下 形成較上述閘極絕緣膜之膜厚大的第2熱氧化膜之+ 騾。 V 2.如申請專利範圍第1項之半導體積體電路裝置之製造方 法’其中上述記憶胞為非揮發性記憶胞，上述半導體積 體電路裝置之製造方法更具備有以下步驟： (i ) 在上述閘極上形成層間絕緣膜之步驟； (J )在上述層間絕緣膜上形成用以控制對上述閘極佈 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） ABCD 518710
    植笔子或疋從上述閘極放出電子的控制電極之步驟。 3·如申請專利範圍第1項之半導體積體電路裝置之製造方 法，其中上述記憶胞形成後之上述熱氧化膜的膜厚低於 3 0 nm ° 4.如申請專利範圍第1項之半導體積體電路裝置之製造方 法，其中上述記憶胞形成後之上述第丨熱氧化膜的膜厚 小於上述第2熱氧化膜的膜厚。 5· 一種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域，在上 述元件形成區域上具有記憶胞者，且具備有以下步驟： (a) 在上述元件分離區域之半導體墓板中形成元件分 離溝之步騾； β (b) 在上述元件分離溝内形成第1熱氧化膜之步驟； (c) 於上述第1熱氧化膜上沉積氮化膜之步驟； (d) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜，在上述元件分離溝内埋入絕緣膜之步 騾； (e) 在上述元件形成區域之半導體基板上形成閘極絕 緣膜之步騾； (f) 在上述閘極絕緣膜上形成閘極之步驟； (g )藉由在上述閘極兩侧佈植雜質以形成半導體區域 之步騾； (h)藉由熱處理上述半導體基板，在上述閘極端部下 形成膜厚大於上述閘極絕緣膜之第2熱氧化膜之步騾。
    - 40-
    518710 A8 B8 C8 —— —___D8 六、申請專利範圍 6. 如申請專利範圍第5項之半導體積體電路裝置之製造方 法，其中上述記憶胞為非揮發性記憶胞，上述半導體積 體電路裝置之製造方法更具備有以下步騾·· (i)在上述閘極上形成層間絕緣膜之步騾； (j )在上述層間絕緣膜上形成用以控制對上述閘極伟 植電子或是從上述閘極放出電子的控制電極之步驟。
    7. 如申請專利範圍第5項之半導體積體電路裝置之製造方 法’其中上述記憶胞形成後之上述熱氧化膜的膜厚低於 3 0 nm 〇 8. 如申請專利範圍第5項之半導體積體電路裝置之製造方 法，其中上述記憶胞形成後之上述第1熱氧化膜的膜厚 小於上述第2熱氧化膜的膜厚。 9. 一種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域，在上 述元件形成區域上具有記憶胞者，'且具備有以下步驟： m (a) 在上述元件分離區域之半導體基板中形成元件分 離溝之步騾； (b) 在上述元件分離溝内形成熱氧化膜之步驟； (c) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絶緣膜，且在上述元件分離溝内埋入絕緣膜之 步驟； (d) 在上述元件形成區域之半導體基板上形成記憶胞 之步驟； (e )在上述元件分離溝内埋入絕緣膜的步驟之後，於 -41 - ^紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) "" -- 518710 六、申請專利範圍 氧氣含量低於1 %的惰性氣體中進行之退火步驟。 10. 如申請專利範圍第9項之半導體積體電路裝置之製造方 法，其中上述記憶胞為非揮發性記憶胞，上述半導=積 體電路裝置之製造方法更具備有以下步騾： (f) 在上述閘極上形成層間絕緣膜之步騾； (g) 在上述層間絕緣膜上形成用以控制對上述閘極佈 植％子或是從上述閘極放出電子的控制電極之步騾。 11. 一種半導體積體電路裝置之製造方法，其特徵在於具有 記憶胞所形成之記憶胞形成區域與高耐壓MISFET所形 成之周邊電路區域，記憶胞形成區域係具有元件形成區 域與元件分離區域者，且具備有以下步驟： (a) 在上述元件分離區域之半導體基板中形成元 離溝之步騾； 77 (b) 在上述元件分離溝内形成熱氧化膜之步驟，· (c) 藉由氮化處理上述熱氧化膜，於上述第丨熱氧化 膜表面形成氮氧化膜之步騾； ⑷藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜’以在上述元件分離溝内埋入絕緣膜之 步驟； (e) 在上返元件形成區域之半導體| κ亍爷恤暴板上形成閘極絕 緣膜之步騾； (f) 在上述閘極絕緣膜上形成閘極之步驟； (g) 藉由在上述閘極兩側佈植雜質以形成半導體區 之步驟； 紅抑场" -42- 本紙張尺度適用中國國家標準(CNS) A4規格（210X297公董） 518710 A B c D 六、申請專利範圍 (h) 藉由熱處理上述半導體基板，在上述閘極端部下 形成膜厚大於上述閘極絕緣膜的第2熱氧化膜之步驟； (i) 藉由在上述周邊電路區域之半導體基板表面進行 熱處理，以形成高耐壓MISFET用之閘極氧化膜的步 騾； (j ) 在上述高耐壓MISFET用閘極氧化膜上形成高耐 壓MISFET用之閘極。 12.如申請專利範圍第1 1項之半導體積體電路裝置之製造 方法，其中上述記憶胞為非揮發性記憶胞，上述半導體 積體電路裝置之製造方法更具備有以下步騾： (k) 在上述閘極上形成層間絕緣膜之步驟； (l) 在上述層間絕緣膜上形成用以控制對上述閘極佈 植電子或是從上述閘極放出電子的控制電極之步騾； 上述控制電極與高耐壓MISFET用之閘極形成於相同 導電層。 13· —種半導體積體電路裝置之製造方法，其特徵在於具有 記憶胞所形成之記憶胞形成區域與高耐壓MISFET所形 成之周邊電路區域，記憶胞形成區域具有元件形成區域 與元件分離區域者，且具備有以下步騾： (a) 在上述元件分離區域之半導體基板中形成元件分 離溝之步驟； (b) 在上述元件分離溝内形成第1熱氧化膜之步驟； (c) 藉由氮化處理上述第1熱氧化膜，於上述第1熱 氧化膜表面形成氮氧化膜之步騾； -43- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 4B c D -—--- 六、申請專利範圍 (d) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜，以在上述元件分離溝内埋入絕緣膜之 步騾； (e) 在上述元件形成區域之半導體基板上形成閘極絕 緣膜之步驟； (Ό在上述閘極絕緣膜上形成閘極之步騾； (g )藉由在上述閘極兩侧佈植雜質以形成半導體區域 之步騾； (h)藉由熱處理上述半導體基板，在上述閘極端部下 形成膜厚大於上述閘極絕緣膜的第2熱氧化膜之步驟； (0在上述周邊電路區域之半導體基板表面進行熱處 理，於形成第1氧化膜之後，在上述第i氧化膜上沉積 第2氧化膜，以形成由第1及第2氧化膜組成之高咐壓 MISFET用閘極氧化膜的步驟； (j ) 在上述高耐壓MISFET用閘極氧化膜上形成高耐 壓MISFET用之閘極。 14·如申請專利範圍第1 3項之半導體積體電路裝置之製造 方法’其中上述記憶胞為非揮發性記憶胞，上述半導體 積體電路裝置之製造方法更具備有以下步騾： (k )在上述閘極上形成層間絕緣膜之步驟； (1)在上述層間絕緣膜上形成用以控制對上述閘極佈 植電子或是從上述閘極放出電子的控制電極之步騾； 上述控制電極與高耐壓MISFET用之閘極形成於相同 導電層。 -44- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A BCD /、、申清專利範圍 _=體積體電路裝置，騎徵在於具備有形成於半 導之元ΓΓ域的元件分離以及形成於上述半 導組基板件形成區域的記憶胞者， 牛 上述元件分離具備有以下構件· 分(:)溝形成於上述元件分離區域之半導體基板中之元件 (b)形成於上述元件分離溝内之第i熱氧化膜； (Ο形成於上述第丨熱氧化膜上之氮化膜； (d )、埋入上述元件分離溝内之絕緣膜； 上述記憶胞係具備有以下構件： (e ) 形成於上述元件形忐F以、、丄…若^ _ k兀1于巧烕E域又丰導體基板上的閘極 絕緣膜； Θ (f) 形成於上述閘極絕緣膜上之閘極； (g) 形成於上述閘極端部下之第2熱氧化膜； (h )形成於上述閘極兩侧之半導體區域，· (0 形成於上述閘極上之層間絕緣膜； (j)形成於上逑層間絕緣膜上之控制電極，該控制電 極係用以控制對上述閘極佈植電子或是從上述閘極放出 電子者。 16.如申請專利範圍第15項之半導體積體電路裝置，其中 上述氮化膜係藉由在上述第i熱氧化膜表面進行氮化處 理而形成之膜。 R如申請專利範圍第i 5項之半導體積體電路裝置，其中 上述第1熱氧化膜之膜厚係低於30 nm。 45- A BCD 518710 六、申請專利範圍 申1專利範圍第1 5項之半導體積體電路裝置，复 上迷記憶胞形成後之上述第i熱氧化膜的膜 2 第2熱氧化膜的膜厚。 於上返 19·:種半導體積體電路裝置，其特徵在於具備有形成於半 導體基板之元件分離區域的元件分離、形成於上述記憶 :形成區域内之元件形成區域的記憶胞以及形成於半導 把基板之周邊電路區域的高耐壓者， 上述元件分離係具備有以下構件： (a) 形成於上述元件分離區域之半導體基板中的元 分離溝； (b) 形成於上述元件分離溝内之第1熱氧化膜； (Ο形成於上述第1熱氧化膜上之氮化膜； (d)埋入上述元件分離溝内之絕緣膜； 上述記憶胞係具備有以下構件： (Ο形成於上述元件形成區域之半導體基板上的第工 閘極絕緣膜； (f) 形成於上述第1閘極絕緣膜上之第i閘極； (g) 形成於上述第1閘極端部下之第2熱氧化膜； (h )形成於上述第1閘極兩侧之第丄半導體區域； (0形成於上述閘極上之層間絕緣膜； (j )形成於上述層間絕緣膜上之控制電極，該控制電 極係用以控制對上述閘極佈植電子或是從上述閘極放出 電子者； 上述高耐壓MISFET係具備有以下構件：
    -46- 518710
    申請專利範圍 A8 B8 C8 D8
    域之半導體基板上的第2 (k)形成於上述周邊電路區 閘極絕緣膜； (l) 形成於上述第2閘極絕緣膜上之第2閘極； (m) 形成於上述第2閘極兩侧之第2半導體區域。 2〇.如申請專利範圍第1 9項之半導體積體電路裝置，其中 上述氮化膜係藉由在上述第丨熱氧化膜表面進行氮: 理而形成之膜。 21·如申請專利範圍第丨9項之半導體積體電路裝置，其中 上述第1熱氧化膜之膜厚係低於3〇 。 22. 如申請專利範圍第丨9項之半導體積體電路裝置，其中 上述記憶胞形成後之上述第丨熱氧化膜的膜厚小於上述 第2熱氧化膜的膜厚。 23. 如申請專利範圍第19項之半導體積體電路裝置，其中 上述第2閘極絕緣膜係由第3熱氧化膜與沉積氧化膜之 積層膜組成。 汉:種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域，在上 述元件形成區域上具有記憶胞者，且具備有以下步騾： (a)在上述元件形成區域之半導體基板上形成閘極絕 緣膜之步騾； (b )在上述閘極絕緣膜上形成閘極之步驟，· (〇藉由熱處理上述半導體基板，於上述閘極端部下 形成第1熱氧化膜之步騾； (d)藉由在上述閘極兩侧佈植雜質以形成半導體區域 -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) 518710 、申請專利範圍 A8 B8 C8 D8 之步騾； =)在上这7C件分離區域之半導體基板中形成元件分 離溝之步驟； (f) 在70件分離溝内形成第2熱氧化膜之步騾·， (g) 藉由在包含上述兀件分離溝内之丰導體基板上沉 積研磨絕緣膜，以在上述元件分離溝内埋入絕緣膜之 步驟。 申叫專利範圍第24項之半導體積體電路裝置，其 在上述（d )步騾與（e )步騾之間，於上述閘極侧壁具有 成侧壁膜之步騾， 上述（e)步驟之元件分離溝係以形成於上述閘極侧 之側壁膜為遮罩而形成者。 26.如申請專利範圍第24項之半導體積體電路裝置之製 方法，其中上述記憶胞為非揮發性記憶胞，上述半導 積體電路裝置之製造方法更具備有以下步騾： (h )在上述閘極上形成層間絕緣膜之步驟； (i )在上述層間絕緣膜上形成用以控制對上述閘極佈 植電子或從上述閘極放出電子的控制電極之步驟。 27·如申請專利範圍第24項之半導體積體電路裝置之製 方法，其中上述記憶胞形成後之上述第2熱氧化膜的 厚低於3 0 nm。 28. —種半導體積體電路裝置之製造方法，其特徵在於， 半導體基板上具有元件形成區域與元件分離區域，在 述元件形成區域上具有記憶胞者，且具備有以下步驟 中 壁 造 體 造 膜 在上 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 518710 A8 B8 C8
    (a)在上述元件形成區域之半導體基板上形成問極絕 緣膜之步驟； (b )在上述閘極絕緣膜上形成閘極之步驟； (C)藉由熱處理上述半導體基板，於上述閘極端部下 形成第1熱氧化膜之步驟； (d) 藉由在上述閘極兩側佈植雜質以形成半導體區域 之步騾； (e) 在上述το件分離區域之半導體基板中形成元件分 離溝之步騾； (f) 在元件分離溝内形成第2熱氧化膜之步騾； (g) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜，以在上述元件分離溝内埋入絕緣膜之 步騾； (h) 在上述元件分離溝内埋入絕緣膜的步驟之後，於 氧氣含有量低於1%的惰性氣體中進行之退火步騾。 29.如申請專利範圍第2 4項之半導體積體電路裝置之製造 万法，其中在上述半導體基板上具備有元件形成區域與 兀件分離區域，且具備有記憶胞所形成之記憶胞形成區 域與高耐壓MISFET所形成之周邊電路區域， 上述半導體積體電路裝置之製造方法更具備有以下步 驟· (h)在上述周邊電路區域之半導體基板表面形成高耐 壓MISFET用之閘極氧化膜的步驟； (1)在上述高耐壓MISFET用之閘極氧化膜上形成高 _— —_-49- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
    裝 η
    518710
    耐壓MISFET用之閘極的步驟。 j〇.種半導體積體電路裝置，其特徵在於具備有形成於半 導體基板之元件分離區域的元件分離以及形成於上述半 導體基板之元件形成區域的記憶胞者， 上述記憶胞係具備有以下構件： (a)形成於上述元件形成區域之半導體基板上的閘極 絕緣膜； (b )形成於上述閘極絕緣膜上之閘極； (Ο形成於上述閘極端部下之第丨熱氧化膜； (d)形成於上述閘極兩侧之半導體區域； (e )形成於上述閘極侧壁之侧壁膜； 上述元件分離係具備有以下構件： (f) 形成在上述元件分離區域之半導體基板中以上述 側壁膜為遮罩形成之元件分離溝； (g) 比形成在上述元件分離溝内之第i熱氧化膜膜厚 小的第2氧化膜； (h) 埋入上述元件分離溝内之絕緣膜。 31.如申請專利範圍第30項之半導體積體電路裝置，其中 上述記憶胞為非揮發性記憶胞，上述記憶胞更具備有以 下構件： (1)形成在上述閘極上之層間絕緣膜； (j)形成於上述層間絕緣膜上之控制電極，該控制電 極係用以控制對上述閘極佈植電子或是從上述閘極放出 電子者。
    A B c D 518710 六、申請專利範圍 32. 如申請專利範圍第3 0項之半導體積體電路裝置，其中 上述第2氧化膜的膜厚低於30 tim。 33. 如申請專利範圍第3 0項之半導體積體電路裝置，其中 上述半導體積體電路裝置更具有形成於上述半導體基板 之周邊電路區域之南耐壓ΜIS F E T ’ 上述高耐壓MISFET係具備有以下構件： (i)形成於上述周邊電路區域之半導體基板上的高耐 壓MISFET用之閘極絕緣膜； (j )在上述高耐壓MISFET用閘極絕緣膜上形成高耐 壓MISFET用之閘極； (k)形成於上述高耐壓MISFET用閘極兩侧之高耐壓 MISFET用半導體區域。 34·如申請專利範圍第3 0項之半導體積體電路裝置，其中 上述高耐壓MISFET用閘極絕緣膜係由第3熱氧化膜與沉 積氧化膜之積層膜組成。 35. —種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域者，且 具備有以下步驟： (a) 在上述元件分離區域之半導體基板中形成元件分 離溝之步騾； (b) 在上述元件分離溝内形成熱氧化膜之步騾； (c) 藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨氧化膜，以在上述元件分離溝内埋入氧化膜之 步驟； -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    518710 A8 B8 C8 D8 申請專利範圍 (d)在氧氣含量低於i %之惰性氣體中，對上述氧化 膜進行熱處理之步驟； 一（e)在上述元件形成區域之半導體基板上形成半導體 元件之步騾。 36.:種半導體積體電路裝置之製造方法，其特徵在於，在 半導體基板上具有元件形成區域與元件分離區域者，且 具備有以下步騾： (a) 在上述元件分離區域之半導體基板中形成元件分 離溝之步驟； (b) 在上述元件分離溝内形成熱氧化膜之步驟； (Ο藉由在包含上述元件分離溝内之半導體基板上沉 積、研磨絕緣膜，以在上述元件分離溝内埋入絕緣膜之 步騾； (d)在上述元件形成區域之半導體基板中選擇性植入 雜質之步騾； Ο)在氧氣含量低於1 %之惰性氣體中，對上述半導 體基板中之雜質進行熱處理之步驟。 -52-
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