JP2010283199A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】トレンチ内に絶縁膜が形成された素子分離領域を備える半導体装置を製造する方法において、ウェルを形成するための不純物を活性化するアニール処理の前洗浄としてのフッ化水素酸処理によって半導体基板にピットが発生することや、半導体基板から不純物がアウトディフュージョンすることを防止または抑制する。
【解決手段】半導体基板３０にトレンチ１４を形成し、トレンチに露出する半導体基板上にシリコン酸化膜１５を形成し、トレンチに囲まれた半導体基板およびトレンチに、不純物１８を選択的に導入し、シリコン酸化膜上にシリコン窒化膜１９を形成し、その後、半導体基板をフッ化水素酸により処理し、その後、半導体基板をアニールすることにより不純物を熱拡散して半導体基板にウェル２０を形成し、アニール後、シリコン窒化膜を除去し、その後、トレンチ内に絶縁膜２１を形成して素子分離領域２２を形成する。
【選択図】図１−２

Description

本発明は、半導体装置の製造方法に関し、特に、STI(Shallow Trench Isolation)素子分離構造と、熱拡散により形成されるウェル構造とを有する半導体装置の製造方法に関する。

従来のこの種の半導体装置の製造方法について、図２を参照して説明する。

図２（Ａ）に示すように、シリコン基板３０の一主面１０上にシリコン酸化膜１１を形成し、このシリコン酸化膜１１上にシリコン窒化膜１２を形成する。その後、素子領域上のシリコン窒化膜１２上にレジスト１３を選択的に形成する。

次に、図２（Ｂ）に示すように、このレジスト１３を用いてシリコン窒化膜１２とシリコン酸化膜１１とシリコン基板３０をパターニングして、トレンチ(溝)１４を形成する。

その後、図２（Ｃ）に示すように、トレンチ１４に露出するシリコン基板３０上にシリコン酸化膜１５を形成する。

その後、図２（Ｄ）に示すように、レジスト１６を選択的に形成し、このレジスト１６をマスクとしてトランジスタのウェル形成のためのイオン注入１７を行い、トレンチ１４に囲まれた部分の半導体基板３０およびトレンチ１４の一部（内側の部分）に不純物１８を選択的に導入する。

次に、フッ化水素酸による処理を行った後、アニール処理により、トレンチ１４形成時に発生する結晶欠陥を回復させる。この時、図２（Ｅ）に示すように、注入された不純物１８が熱拡散されることによりウェル２０が形成される。

その後、図２（Ｆ）に示すように、シリコン酸化膜２１を形成する。

その後、図２（Ｇ）に示すように、ＣＭＰ(Chemica1 Mechanical Polishing)法によりシリコン酸化膜２１の平坦化処理を施す。

その後、図２（Ｈ）に示すように、フッ化水素酸処理により、シリコン酸化膜２１をシリコン基板３０の表面と同じ程度の高さまで除去する。

その後、熱リン酸処理により、シリコン窒化膜１２を全面除去する。その後、フッ化水素酸処理により、シリコン酸化膜１１を全面除去し、図２（Ｉ）に示すような、トレンチ１４にシリコン酸化膜１５とシリコン酸化膜２１が埋め込まれた素子分離領域２２を形成する。

この方法によれば、アニール処理により、結晶欠陥の回復と熱拡散によるウェル２０の形成を同時に行うことが可能であった。

特開２００３−３１６７９号公報 特開２０００−３３２０９９号公報

しかしながら、上記方法では、アニール処理の前洗浄としてフッ化水素酸処理を行うことによりシリコン酸化膜１５の一部が除去されるが、この際にシリコン酸化膜１５が１０ｎｍより薄くなると、アニール処理時に、シリコン基板３０にピット(くぼみ欠陥)が発生し、また、注入された不純物がアウトディフュージョン(外方拡散)し、その結果トランジスタ特性が劣化するという問題があった。

従って、本発明の主な目的は、トレンチ内に絶縁膜が形成された素子分離領域を備える半導体装置を製造する方法において、ウェルを形成するための不純物を活性化するアニール処理の前洗浄としてのフッ化水素酸処理によって半導体基板にピットが発生することや、半導体基板から不純物がアウトディフュージョンすることを防止または抑制できる半導体装置の製造方法を提供することにある。

本発明によれば、
第１の導電型の半導体基板の一主面にトレンチを形成する工程と、
前記トレンチに露出する前記半導体基板上にシリコン酸化膜を形成する工程と、
少なくとも前記シリコン酸化膜が形成された前記半導体基板の前記一主面から、前記トレンチに囲まれた前記半導体基板および前記トレンチに、前記第１の導電型と異なる第２の導電型の不純物を選択的に導入する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜が形成され、前記第２の導電型の不純物が導入された前記半導体基板をフッ化水素酸により処理する工程と、
前記フッ化水素酸処理後、前記半導体基板をアニールすることにより前記不純物を熱拡散して前記半導体基板にウェルを形成する工程と、
前記アニール後、前記シリコン窒化膜を除去する工程と、
前記シリコン窒化膜を除去した後、前記トレンチ内に絶縁膜を形成して素子分離領域を形成する工程と、
を備える半導体装置の製造方法が提供される。

好ましくは、前記第２の導電型の不純物を選択的に導入する工程の後に前記シリコン酸化膜上に前記シリコン窒化膜を形成する。

本発明によれば、トレンチに露出する半導体基板上にシリコン酸化膜を形成し、このシリコン酸化膜上にシリコン窒化膜を形成し、シリコン窒化膜が形成され、不純物が導入された半導体基板をフッ化水素酸により処理した後に、半導体基板をアニールすることにより導入された不純物を熱拡散して半導体基板にウェルを形成しているので、フッ化水素酸処理時に、シリコン酸化膜はシリコン窒化膜によりフッ化水素酸から保護され、その結果、フッ化水素酸処理によって半導体基板にピットが発生することや、半導体基板から不純物がアウトディフュージョンすることを防止または抑制できる。

本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。 従来の半導体装置の製造方法を説明するための概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

図１−１（Ａ）に示すように、シリコン基板３０の一主面１０上にシリコン酸化膜１１を形成する。シリコン酸化膜１１は、例えば、熱酸化法によって厚さ１０ｎｍ〜２０ｎｍに形成する。次に、このシリコン酸化膜１１上にシリコン窒化膜１２を形成する。シリコン窒化膜１２はエッチングマスクとして使用することができる。このシリコン酸化膜１２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって厚さ１００ｎｍ〜２００ｎｍに形成する。その後、素子領域上のシリコン窒化膜１２上にレジスト１３を選択的に形成する。

次に、図１−１（Ｂ）に示すように、このレジスト１３をマスクとして用いてシリコン窒化膜１２とシリコン酸化膜１１とシリコン基板３０をパターニングして、トレンチ(溝)１４を形成する。

その後、図１−１（Ｃ）に示すように、トレンチ１４に露出するシリコン基板３０上にシリコン酸化膜１５を形成する。シリコン酸化膜１５は、例えば熱酸化法によって、例えば、厚さ1 Oｎｍ〜３０ｎｍに形成する。シリコン酸化膜１５をトレンチ１４の底部と側壁部に形成する。

その後、図１−１（Ｄ）に示すように、レジスト１６を選択的に形成し、このレジスト１６をマスクとしてトランジスタのウェル形成のためのイオン注入１７を行い、トレンチ１４に囲まれた部分の半導体基板３０およびトレンチ１４の一部（内側の部分）に不純物１８を選択的に導入する。イオン注入される不純物としては、Ｎ型の半導体基板３０の場合には、例えばホウ素を用い、Ｐ型の半導体基板３０の場合には、例えばリンを用いる。イオン注入の条件は、Ｎ型の半導体基板３０を使用し、ウェルにＮＭＯＳトランジスタを形成する場合は、例えば、イオン種をＢ^十(ホウ素)、加速エネルギーを１００〜６００ＫｅＶ、ドーズ量を１×１０^１２〜５×１０^１３ｃｍ^−２とする。Ｐ型の半導体基板３０を使用し、ウェルにＰＭＯＳトランジスタを形成する場合は、例えば、イオン種をＰ^十(リン)、加速エネルギーを２００〜２０００ＫｅＶ、ドーズ量１×１０^１２〜１×１０^１３ｃｍ^−２とする。

その後、図１−１（Ｅ）に示すように、シリコン窒化膜１９を全面に形成する。これによって、トレンチ１４内のシリコン酸化膜１５上にシリコン窒化膜１９が形成される。シリコン窒化膜１９は、例えば、ＣＶＤ法によって厚さ２〜５ｎｍに形成される。

次に、フッ化水素酸による処理を行った後、アニール処理により、トレンチ形成の時のイオン注入により発生する結晶欠陥を回復させる。この時、図１−２（Ｆ）に示すように、注入された不純物１８が熱拡散されることによりウェル２０が形成される。アニール温度は例えば、１０００〜１２００℃である。ウェル２０の不純物濃度は、例えば、５×１０^１５〜５×１０^１６ｃｍ^−３であり、深さは２〜６μｍである。

その後、図１−２（Ｇ）に示すように、シリコン窒化膜１９を除去する。シリコン窒化膜１９は、例えば、熱リン酸処理によって除去される。

その後、図１−２（Ｈ）に示すように、シリコン酸化膜２１を形成する。シリコン酸化膜２１は、例えば、ＣＶＤ法によって、厚さ５００〜１０００ｎｍに形成される。

その後、図１−２（Ｉ）に示すように、ＣＭＰ(Chemica1 Mechanical Polishing)法によりシリコン酸化膜２１の平坦化処理を施す。

その後、図１−２（Ｊ）に示すように、フッ化水素酸処理により、シリコン酸化膜２１をシリコン基板３０の表面と同じ程度の高さまで除去する。

その後、熱リン酸処理により、シリコン窒化膜１２を全面除去する。その後、フッ化水素酸処理により、シリコン酸化膜１１を全面除去し、図１−２（Ｋ）に示すような、トレンチ１４にシリコン酸化膜１５とシリコン酸化膜２１が埋め込まれた素子分離領域２２を形成する。

この方法によれば、アニール処理により、結晶欠陥の回復と熱拡散によるウェル２０の形成を同時に行うことが可能である。

さらに、アニール処理の前洗浄としてのフッ化水素酸処理の際にシリコン酸化膜１５の上にシリコン窒化膜１９が形成されているため、フッ化水素酸処理時に、シリコン酸化膜１５はシリコン窒化膜１９によりフッ化水素酸から保護され、その結果、フッ化水素酸処理によって半導体基板３０にピットが発生することや、半導体基板３０から不純物がアウトディフュージョンすることを防止または抑制できる。このように、フッ化水素酸処理によるシリコン酸化膜１５の薄膜化の問題が発生しないので、シリコン酸化膜１５の薄膜化に起因するトランジスタ特性劣化の問題を解消することができる。

なお、シリコン窒１９は、フッ化水素酸処理にマスクとなり得る膜厚があれば良いため、２〜５ｎｍと薄く形成しても充分効果が得られる。

また、アニール処理後にシリコン窒化膜１９を除去することにより、その後の工程にて、シリコン窒化膜１９から膜剥がれなどのパーティクルが発生することを防止できる。

また、アニール処理後にシリコン窒化膜１９を除去することにより、その後の工程にて、シリコン窒化膜１９とシリコン酸化膜１１及びシリコン酸化膜２１のエッチングレート差から段差が発生し、その段差の影響により異方性エッチング(ゲートエッチングやサイドウォールエッチングなど)の際にエッチング残渣が発生し、その残渣からパーティクルが発生することを防止できる。

また、アニール処理後にシリコン窒化膜７を除去することにより、シリコン窒化膜１９の膜厚の分だけトレンチ１４のアスペクト比(トレンチ１４の高さ／幅の比率)が高くなり、シリコン酸化膜２１を形成する際に埋め込み不良が発生することを防止または抑制できる。

なお、上記の実施の形態では、トレンチ１４の形成は、レジスト１３をマスクとして、シリコン窒化膜１２とシリコン酸化膜１１とシリコン基板３０とをエッチングしているが、レジスト１３をマスクとしてシリコン窒化膜１２のみをまずエッチングし、その後パターニングされたシリコン窒化膜１２をマスクとしてシリコン酸化膜１１とシリコン基板３０とをエッチングしてもよい。

また、上記の実施の形態では、シリコン酸化膜１５を形成した後にウェル２０を形成するためのイオン注入を行っているが、ウェル２０を形成するためのイオン注入は、アニール処理より前のどの工程であっても適用可能である。

１０ 一主面
１１ シリコン酸化膜
１２ シリコン窒化膜
１３ レジスト
１４ トレンチ
１５ シリコン酸化膜
１６ レジスト
１７ イオン注入
１８ 不純物
１９ シリコン窒化膜
２０ ウェル
２１ シリコン酸化膜
２２ 素子分離領域
３０ シリコン基板

Claims (3)

1. 第１の導電型の半導体基板の一主面にトレンチを形成する工程と、
   前記トレンチに露出する前記半導体基板上にシリコン酸化膜を形成する工程と、
   少なくとも前記シリコン酸化膜が形成された前記半導体基板の前記一主面から、前記トレンチに囲まれた前記半導体基板および前記トレンチに、前記第１の導電型と異なる第２の導電型の不純物を選択的に導入する工程と、
   前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
   前記シリコン窒化膜が形成され、前記第２の導電型の不純物が導入された前記半導体基板をフッ化水素酸により処理する工程と、
   前記フッ化水素酸処理後、前記半導体基板をアニールすることにより前記不純物を熱拡散して前記半導体基板にウェルを形成する工程と、
   前記アニール後、前記シリコン窒化膜を除去する工程と、
   前記シリコン窒化膜を除去した後、前記トレンチ内に絶縁膜を形成して素子分離領域を形成する工程と、
   を備える半導体装置の製造方法。
2. 前記第２の導電型の不純物を選択的に導入する工程の後に前記シリコン酸化膜上に前記シリコン窒化膜を形成する請求項１記載の半導体装置の製造方法。
3. 前記シリコン酸化膜上に膜厚２ｎｍ〜５ｎｍのシリコン窒化膜を形成する請求項１または２記載の半導体装置の製造方法。

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