JP2004207585A

JP2004207585A - 半導体装置の製造方法

Info

Publication number: JP2004207585A
Application number: JP2002376512A
Authority: JP
Inventors: Hiroyuki Ota; 裕之大田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2004-07-22

Abstract

【課題】イオン注入用マスクを用いずに不純物イオンを打ち込み、その後不純物が内部に拡散しないキャップ膜を形成し、活性化アニールを行なう半導体装置の製造方法を提供する。
【解決手段】半導体基板の表面を露出したまま不純物のイオン注入を行ない、オゾン処理を、１０℃〜１００℃のオゾン濃度１０ｐｐｍ以上のオゾン水に１０分以上浸漬したり、シャワーを当てる方法によって、化学的にオゾンキャップ膜を形成すようにしたので、不純物の活性化アニール時に、不純物の外方拡散を防ぐことができる。また、活性化アニールを行なっても、オゾンキャップ膜への不純物の拡散が殆どないため、拡散層の濃度は下がらない。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくはＭＯＳ型トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体装置の製造プロセスにおいては、半導体層に不純物を導入する工程が必要である。不純物の導入方法には、ガス状の不純物雰囲気中で炉内熱処理をして、半導体の表面から不純物を拡散させる方法や、不純物イオンを加速して半導体に打ち込むイオン注入法等がある。特に、イオン注入法は、半導体層に導入する不純物イオンの量や、打ち込むイオンの半導体表面からの深さを制御できるため広く用いられている。
【０００３】
イオン注入で半導体層に不純物を導入する場合は、イオンの加速エネルギーによって、打ち込む深さを制御する。この時イオンの加速エネルギーが高い程、イオンは半導体表面から深いところに注入される。
【０００４】
単結晶シリコンにイオン注入する際には、イオン注入用のマスク、例えばシリコン酸化膜を介してイオン注入しないと、チャネリングと呼ばれる現象によって一部のイオンが加速エネルギーから予期した以上に深く打ち込まれてしまうという問題点があった。また、注入された不純物はアニール（熱処理）を行なって活性化する必要がある。この活性化アニールによって不純物が半導体格子と整合し、同時に半導体層内を拡散して再分布する。この不純物層は拡散層と呼ばれる。不純物は、半導体層内を拡散して、半導体表面に到達すると、表面から脱離してしまう。これは、外方拡散（アウトディフュージョン）と呼ばれる現象である。不純物が外方拡散すると脱離した不純物の量だけ不純物の濃度が減少し、抵抗が上がる等の問題がある。
【０００５】
従って、イオン注入用のマスクを介してイオン注入を行ない、そのマスクを残したままで、不純物の活性化アニールを行なうことにより、チャネリング現象も外方拡散現象も防止することができる。
【０００６】
しかしながら、近年の半導体装置の微細化に伴い拡散層を浅くしたいという要求が高まりつつある。この要求に伴いイオン注入の加速エネルギーを弱くする傾向がある。従来通りのイオン注入用マスクを用いて加速エネルギーの弱いイオン注入を行なうと、イオン注入用マスクに多くの不純物が注入されてしまうため、実際に半導体層内に導入される不純物量が少なくなるという問題がある。
【０００７】
また、不純物の活性化アニール時に、不純物がイオン注入用マスク内に拡散して、半導体層内の不純物量が少なくなるという問題もある。これは、イオン注入用マスクが熱処理で形成された熱酸化膜である場合に特に顕著である。
【０００８】
このため、最近ではイオン注入時に半導体層を露出したまま、加速エネルギーの弱いイオン注入が行なわれている。また、不純物の活性化アニールもＰＭＯＳトランジスタ領域の半導体層を露出したまま行なっている（例えば、特許文献1参照。）。
【０００９】
また、シリコン基板を露出したまま不純物をイオン注入し、その後熱処理する例や、シリコン基板表面に化学的酸化膜を形成した後、その化学的酸化膜を介して不純物をイオン注入し、熱処理する例もある（例えば、特許文献２参照。）。
【００１０】
【特許文献１】
特開２００１−１１０９１３号公報（第２−４頁、第１図）
【００１１】
【特許文献２】
特開２０００−１９５８１４号公報（第２−７頁、第５図）
【００１２】
【発明が解決しようとする課題】
上記したように不純物イオンをマスクなしで打ち込み、外方拡散を防止する防止膜（以下、キャップ膜）なしで活性化アニールを行なうと、外方拡散が起こり、拡散層の表面の抵抗が増大するという問題がある。キャップ膜を設けることで外方拡散を防止できるが、通常、キャップ膜は熱酸化による酸化膜や、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）による酸化膜又は窒化膜である。しかしながら、これらの方法によって形成されたキャップ膜を付けても、やはりキャップ膜内部に不純物が拡散して、拡散層の抵抗が増大するという問題がある。更に、活性化アニールで不純物が横方向に拡散し、ＭＯＳ型トランジスタのチャネルが短くなってしまうという問題もある。
【００１３】
また、特開２００１−１１０９１３号公報においても、ＮＭＯＳ領域のみキャップ膜で覆っているものの、ＰＭＯＳ領域ではエクステンション領域にはキャップ膜がないため、やはり活性化アニールで不純物の外方拡散は防ぐことができない。
【００１４】
更に、特開２０００−１９５８１４号公報においても、シリコン基板を露出させた状態でイオン注入を行ない、洗浄後に熱処理を行なうので、注入した不純物の外方拡散は防ぐことができない。また、イオン注入のマスクに化学的酸化膜を形成し、熱処理した後、化学的酸化膜を介してイオン注入を行ない、活性化アニールすることも開示されているが、工程が増えるなど、満足のいくものではなかった。
【００１５】
そこで、本発明の目的は、イオン注入用マスクを用いずに不純物イオンを打ち込み、その後不純物が膜中に拡散しないキャップ膜を形成して、活性化アニール時の外方拡散を抑制し、低抵抗な拡散層を形成できる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板の表面を露出させたままイオン注入を行なう工程と、半導体基板上にオゾン処理によって酸化膜を形成する工程と、熱処理によって、注入されたイオンの活性化を行なう工程とを含むことを特徴とする半導体装置の製造方法にある。ここで、オゾン処理とは、半導体基板を１０ｐｐｍ以上のオゾンを含む１０〜１００℃のオゾン水に１０分以上浸漬するか又は該オゾン水のシャワーに当てることであることである。又は、半導体基板をオゾン雰囲気又はオゾン蒸気に晒すことである。このオゾン処理によって１ｎｍ程度のキャップ膜（酸化膜）が化学的に形成される。更に、熱処理は１０００℃から１０５０℃での１０秒以下の急速加熱アニールである。
【００１７】
この様な構成にしたので、不純物の活性化アニール時に、不純物の外方拡散を防ぐとともに、化学的に形成されたキャップ膜への不純物の拡散が殆どないため、拡散層の濃度が下がることを防止し低抵抗な拡散層を形成できる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１９】
（第１の実施の形態）
図１は、本発明の実施の形態例を示す概念図である。図１の（１）は、半導体基板１の表面を露出した状態でヒ素（Ａｓ）やボロン（Ｂ）等の不純物をイオン注入した状態を示すものである。この後（２）に示すとおり、不純物の活性化アニールを1050℃で急速加熱アニール（Rapid Thermal Anneal：ＲＴＡ）を施したときの略図である。図に示すとおり、キャップ膜（外方拡散防止膜）がないため不純物が外方拡散（アウトディフュージョン）してしまう。
【００２０】
図1の（３）は、（１）と同じ不純物を同じ条件でイオン注入した後、オゾン処理をして、化学的に酸化膜１００を形成した例を示している。この後、図1（２）と同じ条件で1050℃のＲＴＡを行なっても、図1（４）に示すとおり外方拡散は起こらない。
【００２１】
このオゾン処理は、例えば１０℃〜１００℃のオゾン濃度１０ｐｐｍ以上のオゾン水に１０分以上浸漬したり、シャワーを当てる方法である。また、半導体基板１を、オゾン雰囲気やオゾン蒸気に晒す方法であってもよい。
【００２２】
以上のことから、発明者は、半導体基板表面を露出したまま不純物をイオン注入し、その後オゾン処理で化学的に酸化した厚さ0.8nm程度の外方拡散防止膜（以下、オゾンキャップ膜）を付けてＲＴＡを行なった半導体基板の方が、同じ条件で不純物をイオン注入してオゾンキャップ膜を付けないで同様のＲＴＡを行なった試料よりも、シート抵抗が低くなることを、基礎実験により見いだした。
【００２３】
図２は、シート抵抗を測定して比較する基礎実験の結果を示す特性図である。基礎実験では、半導体基板（ウエハ）を８枚準備して、それぞれ２枚ずつ分けて基板表面を露出したまま、Ｐ型ライト層相当の不純物ドープ（ボロンＬＤ）、Ｐ型ソース・ドレイン層相当の不純物ドープ（ボロンＳＤ）、Ｎ型ライト層相当の不純物ドープ（ＡｓＬＤ）、Ｎ型ソース・ドレイン層相当の不純物ドープ（Ｐ（リン）ＳＤ）をイオン注入によって行ない、オゾンキャップ膜の有無によるシート抵抗の値を比較した。例えば、ウエハＮＯ．１，２は、ボロンＬＤ相当のイオン注入を0.3KeV（0.3キロエレクトロンボルト）の加速エネルギーで、8×10¹⁴個のイオンを注入したことを示している。また、オゾンキャップ膜は、ウエハＮＯ．１は無し、ＮＯ．２は有りである。
【００２４】
この様にイオン注入された８枚の半導体基板に、1050℃のＲＴＡ処理を施した上で、そのシート抵抗を測定した。その結果をシート抵抗の変化率として、図２に示す。オゾンキャップ膜を付けた方が、付けないものと比較して、ボロンＬＤで12.7％シート抵抗が減少、またＡｓＬＤで4.7％減少、Ｐ（リン）ＳＤで6.5％減少している。その減少は、特にボロンＬＤで顕著である。また、ボロンＳＤでは、殆ど変化がなかった。
【００２５】
以上の基礎実験の結果によれば、オゾンキャップ膜は、外方拡散を防ぐ効果があることがわかる。また、メカニズムは未だ解明されていないものの、オゾンキャップ膜を付けてＲＴＡしても不純物がオゾンキャップ膜に殆ど拡散することなく、抵抗が低いまま保持されるものと推定される。
【００２６】
（第２の実施の形態）
図３乃至図２１は、第２の実施の形態例を示す工程断面図である。（その１〜その１９）以下、順を追って説明する。
【００２７】
まず、図３において、半導体基板、例えばシリコン基板１上に、シリコン熱酸化膜２を１０ｎｍ程度形成した後、ＣＶＤ法等でシリコン窒化膜３を１００〜１５０ｎｍ程度形成する。その上層に、公知のホトリソグラフィ法でレジストパターン４を形成し、幅Ｓの間隔を持った素子分離領域５ａを確定する。
【００２８】
次に、図４に示すとおり、公知のエッチング法によって、シリコン窒化膜３をエッチング除去する。この時、シリコン酸化膜２はエッチングストッパとして作用する。パターニングされたシリコン窒化膜５ｂをマスクに、シリコン酸化膜２とシリコン基板１をエッチングして、トレンチ６を形成する。この時のトレンチの深さは、例えば５００ｎｍ程度である。
【００２９】
次に、図５に示すとおり、レジストパターン４を除去した後、トレンチ６の側壁を熱酸化する。これは、トレンチ６をエッチングした際に、トレンチの側壁にエッチングダメージが生じ、酸化によってダメージを除去するためである。この熱酸化膜７は、例えば１０ｎｍの厚さである。
【００３０】
次に、図６に示すとおり、例えば高密度プラズマＣＶＤ法によって、シリコン酸化膜９を５００ｎｍ程度形成して、トレンチ６を埋め込む。
【００３１】
次に、図７に示すとおり、化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）によって、シリコン酸化膜９の表面を平坦化する。更に、トレンチを埋め込んだシリコン酸化膜９を緻密化するため、熱処理を施す。この時の雰囲気は、例えば窒素雰囲気であり、熱処理温度は、１０００℃程度である。
【００３２】
次に、図８に示すとおり、素子分離領域を確定したシリコン窒化膜５ｂを、例えば燐酸ボイルによって、エッチング除去する。
【００３３】
次に、図９に示すとおり、シリコン酸化膜２を除去した後、シリコン基板１を犠牲酸化して、犠牲酸化膜（図示せず）を形成する。これは、ダメージや汚染を受けていないクリーンなシリコン表面を露出するために、後に除去することが前提である。そして、Ｐウェル１０及びＮウェル１０’を形成する。ＣＭＯＳ構造の場合は、ＮＭＯＳトランジスタ形成領域にはＰウェル１０を形成し、ＰＭＯＳトランジスタ形成領域にはＮウェル１０’を形成する。そして、犠牲酸化膜を除去した後、クリーンなシリコン基板に、ゲート酸化膜１１を、例えば２ｎｍの厚さで形成する。ゲート酸化膜１１を形成する前には、前処理としてフッ化水素（ＨＦ）で処理し、自然酸化膜等を除去する。この時、シリコン基板１は、シリコン酸化膜２によって保護され、ＣＶＤ法で形成したシリコン酸化膜９は、突出した部分の側壁９’が若干エッチングされる。
【００３４】
次に、図１０に示すとおり、熱減圧ＣＶＤ法等により多結晶シリコン膜１２を形成する。多結晶シリコン１２の形成温度は、例えば６００℃程度であり、膜厚は例えば１００ｎｍである。多結晶シリコンには不純物がドープされており、低抵抗になっている。不純物のドープの方法は例えばイオン注入である。
【００３５】
次に、図１１に示すとおり、公知のホトリソグラフィ法によって、ゲート電極領域を確定するための、レジストパターン１３を形成する。
【００３６】
次に、図１２に示すとおり、公知の異方性エッチングにより多結晶シリコン膜１２を加工してゲート電極１２’を形成する。
【００３７】
次に、図１３に示すとおり、ＰＭＯＳトランジスタ形成領域（図中Ｐ）を公知のホトリソグラフィ技術によりレジストパターン１４で覆った後、ＮＭＯＳトランジスタのソース・ドレインのＮ型エクステンション不純物領域１５と、Ｐ型のポケット領域１６を、イオン注入により形成する。Ｎ型エクステンション領域１５には、ヒ素（Ａｓ）又は、燐（Ｐ）がイオン注入され、Ｐ型のポケット領域１６には、ボロン（Ｂ）又は、フッ化ボロン（ＢＦ₂）がイオン注入される。Ｐ型のポケット領域１６は、トランジスタのパンチスルー現象を抑制するために、Ｎ型エクステンション領域１５を囲むように形成する。
【００３８】
次に、図１４に示すとおり、レジスト１４を除去した後、ＮＭＯＳトランジスタ形成領域（図中Ｎ）を公知のホトリソグラフィ技術によりレジストパターン１７で覆った後、ＰＭＯＳトランジスタのソース・ドレインのＰ型エクステンション不純物領域１５’と、Ｎ型のポケット領域１６’を、イオン注入により形成する。Ｐ型エクステンション領域１５’には、Ｂ（ボロン）又は、フッ化ボロン（ＢＦ₂）がイオン注入され、Ｎ型のポケット領域１６’には、ヒ素（Ａｓ）又は、燐（Ｐ）がイオン注入される。ＮＭＯＳトランジスタと同様にＮ型ポケット領域１６’は、パンチスルー防止のために、Ｐ型エクステンション領域１５’を囲むように形成される。
【００３９】
次に、図１５に示すとおり、レジスト１７を除去して、上記工程を経てきたシリコン基板１を、オゾン処理する。オゾン処理は、例えば１０℃〜１００℃のオゾン濃度１０ｐｐｍ以上のオゾン水に１０分以上浸漬したり、シャワーを当てる方法である。また、半導体基板１を、オゾン雰囲気やオゾン蒸気に晒す方法であってもよい。この処理で、化学的にオゾンキャップ膜１００を形成する。このオゾンキャップ膜１００の膜厚は、例えば１ｎｍである。この時、Ｎ型エクステンション領域１５とＰ型エクステンション領域１５’の上部のみでなくゲート電極１２’もオゾンキャップ膜１００で覆われる。このオゾンキャップ膜は薄い方がよく、例えば厚さ0.5〜3.0nmである。
【００４０】
ここで、特に図示はしないが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのエクステンション領域１５、１５’及びポケット領域１６、１６’のみ活性化アニールを行なってもよい。後の工程において、ソース・ドレインの活性化アニールを行なうので工程数が増えるが、ＭＯＳトランジスタの性能向上のために行なう場合がある。この活性化アニールは、例えばＲＴＡによって１０００℃から１０５０℃で、１０秒以下の熱処理を行なうが、熱処理温度や時間は後工程を考慮して適宜設定する。
【００４１】
次に、図１６に示すとおり、ゲート電極１２’の側面にサイドウォールを形成するための、絶縁膜１８，１９を形成する。この絶縁膜は、例えばシリコン酸化膜１８とシリコン窒化膜１９の２層からなる。下層のシリコン酸化膜１８は、例えば、減圧ＣＶＤ法等によって、１０ｎｍ程度形成する。また、上層のシリコン窒化膜１９は、同じくＣＶＤ法等によって、９０ｎｍ程度形成する。
【００４２】
次に、図１７に示すとおり、異方性の反応性イオンエッチング（Reactive IonEtching：ＲＩＥ）法によって、シリコン窒化膜１９とシリコン酸化膜１８とをエッチングして、例えば片幅８０〜９０ｎｍのサイドウォール２０を形成する。この時、サイドウォールの下と側壁以外の、オゾンキャップ膜１００もエッチング除去される。
【００４３】
次に、図１８に示すとおり、公知のホトリソグラフィ技術によって、ＰＭＯＳトランジスタ領域（図中Ｐ）をレジスト膜２１で覆い、ＮＭＯＳトランジスタ領域にソース・ドレイン拡散領域２２形成のためのイオン注入を行なう。この時の不純物は、例えばヒ素（Ａｓ）又は、燐（Ｐ）である。このイオン注入によって、ソース・ドレイン領域２２が形成される。ここで、付加的なイオン注入として、ゲルマニウム（Ｇｅ）をイオン注入してもよい。また、イオン注入を斜めに行なってもよい。斜めイオン注入の入射角は、例えば３０°である。
【００４４】
次に、図１９に示すとおり、レジスト２１を除去した後、公知のホトリソグラフィ技術によって、ＮＭＯＳトランジスタ領域（図中Ｎ）をレジスト膜２３で覆い、ＰＭＯＳトランジスタ領域にソース・ドレイン拡散領域２４形成のためのイオン注入を行なう。この時の不純物は、例えば、ボロン（Ｂ）又は、フッ化ボロン（ＢＦ₂）である。このイオン注入によって、ソース・ドレイン領域２４が形成される。付加的なイオン注入としてゲルマニウム（Ｇｅ）をイオン注入してもよい。
【００４５】
次に、図２０に示すとおり、レジスト２３を除去した後に、ＲＴＡによって、１０００℃から１０５０℃、１０秒以下の熱処理を行なう。この熱処理によって、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に、エクステンション領域１５，１５’とソース・ドレイン領域２２，２４の不純物が活性化される。特に、エクステンション領域では、オゾンキャップ膜１００によって外方拡散が抑えられ、しかも、オゾンキャップ膜１００に不純物が拡散しないため、充分な濃度のエクステンション領域が形成される。しかし、上記した製造方法では、ソース・ドレイン領域２２，２４から、不純物が外方拡散してしまう可能性がある。
【００４６】
そこで、図２１に示すとおり、図２０の構成の半導体基板を熱処理する前に、オゾン処理して、第２のオゾンキャップ膜１０１を形成する。このオゾン処理は上記したとおりである。この第２のオゾンキャップ膜１０１の膜厚は、例えば１ｎｍである。その後、ＲＴＡによって、１０００℃から１０５０℃で、１０秒以下の熱処理を行なう。この熱処理によって、エクステンション領域１５，１５’とソース・ドレイン領域２２，２４の双方がオゾンキャップ膜で被覆されているため、双方とも外向拡散や、オゾンキャップ膜への不純物の拡散無しで、良好な拡散領域が形成できる。
【００４７】
更に、図１８及び図１９の説明において、付加的なイオン注入としてゲルマニウム（Ｇｅ）の注入を行なってもよいと述べた。ゲルマニウムのイオン注入は、ソース・ドレイン拡散領域形成のためのイオン注入の前後に行なう。このＧｅのイオン注入を行なうと、不純物の活性化アニールを行なっても、ソース・ドレイン領域２２，２４がチャネル方向（横方向）へ拡散するのを防ぐ効果が確認されている。トランジスタの微細化に伴い、チャネル長はより短くなりつつある。不純物の活性化アニールで拡散領域がチャネル方向に拡散すると、ショートチャネル現象を引き起こす原因になり、またパンチスルー現象も起きやすくなる。更に最悪の場合は、ソースとドレインとが繋がってしまい、トランジスタとして機能しなくなってしまう。この効果のメカニズムは未だ解明されていないが、より微細化が進んだ場合、Ｇｅのイオン注入は極めて有効である。
【００４８】
更に、図２１において、第２のオゾンキャップ膜１０１は、ゲート電極１２’の上部を覆っているが、この後の熱処理によって、ゲート電極１２’からの不純物の外方拡散も防ぐ効果が見いだされている。図２２は、ゲート電極からの外方拡散の有無を実験した結果を示す図である。このデータは、ＮＭＯＳトランジスタのゲート電極の容量を測定したものである。図において、従来は、ゲート電極上に第２のオゾンキャップ膜１０１が存在しない時のデータで、本発明は、第２のオゾンキャップ膜１０１がゲート電極上に存在する時のデータである。図の下に、ゲート容量を酸化膜に換算した値を示す。この値が小さい程、ゲート電極の特性は良好である。従来の酸化膜容量換算膜厚(Teff)が、２．０ｎｍであるのに対し、本発明では、１．９５ｎｍであり、本発明の方がゲート容量が小さい値となっている。以上のデータから上記したとおり、ゲート電極の多結晶シリコンから不純物が外方拡散するのを防止し、ゲート電極が低抵抗に保たれる。
【００４９】
（第３の実施の形態）
図２３乃至図２８（その１〜その６）は、本発明の第３の実施の形態例を示す工程断面図である。第２の実施の形態例の説明に用いた図３乃至図１４は、第３の実施の形態例の図２３に至るまでの図面と同じであり、説明も重複するので、ここでは省略し図２３から説明をする。また、第２の実施の形態例と同一部分には、同一の符号を用いる。以下、順を追って説明する。
【００５０】
図２３は、ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域にゲート電極１２’を形成し、エクステンション領域１５、１５’とポケット領域１６、１６’とを形成した構造を示している。第２の実施の形態例では、オゾン処理して、オゾンキャップ膜を形成したが、本実施の形態例では形成しないことに特徴がある。
【００５１】
次に、図２４に示すとおり、ゲート電極１２’の側面にサイドウォールを形成するための、絶縁膜１８、１９を形成する。この絶縁膜は、例えばシリコン酸化膜１８とシリコン窒化膜１９の２層からなる。下層のシリコン酸化膜１８は、例えば、減圧ＣＶＤ法等によって、１０ｎｍ程度形成する。また、上層のシリコン窒化膜１９は、同じくＣＶＤ法等によって、９０ｎｍ程度形成する。
【００５２】
次に、図２５に示すとおり、異方性のＲＩＥ法によって、シリコン窒化膜１９とシリコン酸化膜１８とをエッチングして、例えば片幅１００ｎｍのサイドウォール２０を形成する。
【００５３】
次に、図２６に示すとおり、公知のホトリソグラフィ技術によって、ＰＭＯＳトランジスタ領域（図中Ｐ）をレジスト膜２１で覆い、ＮＭＯＳトランジスタ領域にソース・ドレイン拡散領域２２形成のためのイオン注入を行なう。この時の不純物は、例えばヒ素（Ａｓ）又は、燐（Ｐ）である。このイオン注入によって、ソース・ドレイン領域２２が形成される。ここで、付加的なイオン注入として、Ｇｅ（ゲルマニウム）をイオン注入してもよい。また、イオン注入を斜めに行なってもよい。斜めイオン注入の入射角は、例えば３０°である。
【００５４】
次に、図２７に示すとおり、レジスト２１を除去した後、公知のホトリソグラフィ技術によって、ＮＭＯＳトランジスタ領域（図中Ｎ）をレジスト膜２３で覆い、ＰＭＯＳトランジスタ領域にソース・ドレイン拡散領域２４形成のためのイオン注入を行なう。この時の不純物は、例えば、ボロン（Ｂ）又は、フッ化ボロン（ＢＦ₂）である。このイオン注入によって、ソース・ドレイン領域２４が形成される。付加的なイオン注入としてゲルマニウム（Ｇｅ）をイオン注入してもよい。
【００５５】
次に、図２８に示すとおり、オゾン処理して、オゾンキャップ膜１０２を形成する。このオゾン処理は、例えば１０℃〜１００℃のオゾン濃度１０ｐｐｍ以上のオゾン水に１０分以上浸漬したり、シャワーを当てる方法である。また、半導体基板１を、オゾン雰囲気やオゾン蒸気に晒す方法であってもよい。この様に形成されたオゾンキャップ膜の膜厚は、例えば１ｎｍである。その後、ＲＴＡによって、１０００℃から１０５０℃で、１０秒以下の熱処理を行なう。この熱処理によって、ソース・ドレイン領域２２，２４がオゾンキャップ膜で被覆されているため、外向拡散や、オゾンキャップ膜への不純物の拡散無しで、良好な拡散層が形成できる。また、エクステンション領域１５，１５’も同時に活性化される。更に、ゲート電極１２の上部も、オゾンキャップ膜１０２で覆われているため、ゲートポリシリコンからの不純物の外方拡散も抑えられる。また、ＲＴＡの工程も１回で済み、工程数が減る。
【００５６】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５７】
（付記１）一導電型の半導体基板に、第１の拡散層となる、第１の不純物を注入する工程と、
前記第１の拡散層上に、オゾン処理によって第１の酸化膜を形成する工程と、
第１の熱処理によって前記第１の不純物の活性化を行なう工程と
を含むことを特徴とする半導体装置の製造方法。
【００５８】
（付記２）前記第１の不純物を注入後、前記第1の酸化膜形成前に、前記半導体基板に第２の拡散層となる、第２の不純物を注入する工程を含むことを特徴とする付記１記載の半導体装置の製造方法。
【００５９】
（付記３）前記第１の不純物の活性化を行なった後、前記半導体基板に第３の拡散層となる、第３の不純物を注入する工程と、
前記半導体基板上にオゾン処理により、第２の酸化膜を形成する工程と、
第２の熱処理によって、前記第３の不純物の活性化を行なう工程とを含むことを特徴とする付記１記載の半導体装置の製造方法。
【００６０】
（付記４）一導電型の半導体基板上に絶縁膜を介してゲートパターンを形成する工程と、
前記ゲートパターン両側の前記半導体基板に、第１の拡散層となる第１の不純物を注入する工程と、
前記ゲートパターン表面と前記半導体基板上に、オゾン処理によって第１の酸化膜を形成する工程と、
第１の熱処理によって前記第１の不純物を活性化する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６１】
（付記５）前記第１の不純物を注入後、前記第１の酸化膜形成前に、
前記ゲートパターンの側面にサイドウォールを形成する工程と、
前記半導体基板に第２の拡散層となる、第２の不純物を注入する工程とを含むことを特徴とする付記４記載の半導体装置の製造方法。
【００６２】
（付記６）前記第１の酸化膜形成後、前記第１の熱処理前に、
前記ゲートパターンの側面にサイドウォールを形成する工程と、
第２の熱処理によって前記第１の不純物の活性化を行なう工程と、
前記半導体基板に第３の拡散層となる、第３の不純物を注入する工程と、
前記半導体基板上にオゾン処理によって第２の酸化膜を形成する工程と
を含むことを特徴とする付記４記載の半導体装置の製造方法。
【００６３】
（付記７）前記第１の不純物が、前記一導電型とは異なる反対導電型の不純物であることを特徴とする付記１乃至６のいずれかに記載の半導体装置の製造方法。
【００６４】
（付記８）前記第１の拡散層が、ＭＯＳ型トランジスタのエクステンション拡散層であることを特徴とする付記７記載の半導体装置の製造方法。
【００６５】
（付記９）前記第２の不純物が、前記一導電型とは異なる反対導電型の不純物であることを特徴とする付記２又は付記５に記載の半導体装置の製造方法。
【００６６】
（付記１０）前記第２の拡散層が、ＭＯＳ型トランジスタのソース・ドレイン拡散層であることを特徴とする付記９記載の半導体装置の製造方法。
【００６７】
（付記１１）前記第３の不純物が、前記一導電型とは異なる反対導電型の不純物であることを特徴とする付記３又は６に記載の半導体装置の製造方法。
【００６８】
（付記１２）前記第３の拡散層が、ＭＯＳ型トランジスタのソース・ドレイン拡散層であることを特徴とする付記１１記載の半導体装置の製造方法。
【００６９】
（付記１３）前記第１の不純物を注入する前後で、前記半導体基板にゲルマニウムのイオン注入を行なう工程を含むことを特徴とする付記１又は４に記載の半導体装置の製造方法。
【００７０】
（付記１４）前記第２の不純物を注入する前後で、前記半導体基板にゲルマニウムのイオン注入を行なう工程を含むことを特徴とする付記２，５，９及び１０のいずれかに記載の半導体装置の製造方法。
【００７１】
（付記１５）前記第３の不純物を注入する前後で、前記半導体基板にゲルマニウムのイオン注入を行なう工程を含むことを特徴とする付記３，６，１１及び１２のいずれかに記載の半導体装置の製造方法。
【００７２】
（付記１６）前記オゾン処理が前記半導体基板を１０ｐｐｍ以上のオゾンを含む１０〜１００℃のオゾン水に１０分以上浸漬するか又は該オゾン水のシャワーに当てることであることを特徴とする付記１乃至１５のいずれかに記載の半導体装置の製造方法。
【００７３】
（付記１７）前記オゾン処理が前記半導体基板をオゾン雰囲気又はオゾン蒸気に晒すことであることを特徴とする付記１乃至１５のいずれかに記載の半導体装置の製造方法。
【００７４】
（付記１８）前記第１の熱処理が急速加熱アニールであることを特徴とする付記１乃至１７のいずれかに記載の半導体装置の製造方法。
【００７５】
（付記１９）前記第２の熱処理が急速加熱アニールであることを特徴とする付記３，６，１１，１２及び１５のいずれかに記載の半導体装置の製造方法。
【００７６】
【発明の効果】
以上、本発明によれば、半導体基板の表面を露出したまま不純物のイオン注入を行ない、常温でオゾン水に浸漬して、化学的にオゾンキャップ膜を形成すようにしたので、不純物の活性化アニール時に、不純物の外方拡散を防ぐことができる。また、活性化アニールを行なっても、オゾンキャップ膜への不純物の拡散が殆どないため、拡散層の濃度は下がらない。従って、拡散層を低抵抗なまま保つことができるという顕著な効果を奏する。
【００７７】
また、ゲート電極の上部をオゾンキャップ膜で覆うことにより、ゲート電極（多結晶シリコン）からの不純物の外方拡散も防止できるため、ゲート電極を低抵抗に保つことができるという効果も奏する。
【００７８】
更に、Ｇｅ（ゲルマニウム）を付加的にイオン注入することにより、不純物が横方向（チャネル方向）への拡散を抑制する効果も奏する。この効果はＰＭＯＳのソース・ドレイン拡散層に用いた場合において、特に顕著である。
【図面の簡単な説明】
【図１】本発明の実施の形態例を示す概念図である。
【図２】シート抵抗を測定する基礎実験の結果を示す特性図である。
【図３】本発明の第２の実施の形態例を示す工程断面図である（その１）。
【図４】本発明の第２の実施の形態例を示す工程断面図である（その２）。
【図５】本発明の第２の実施の形態例を示す工程断面図である（その３）。
【図６】本発明の第２の実施の形態例を示す工程断面図である（その４）。
【図７】本発明の第２の実施の形態例を示す工程断面図である（その５）。
【図８】本発明の第２の実施の形態例を示す工程断面図である（その６）。
【図９】本発明の第２の実施の形態例を示す工程断面図である（その７）。
【図１０】本発明の第２の実施の形態例を示す工程断面図である（その８）。
【図１１】本発明の第２の実施の形態例を示す工程断面図である（その９）。
【図１２】本発明の第２の実施の形態例を示す工程断面図である（その１０）。
【図１３】本発明の第２の実施の形態例を示す工程断面図である（その１１）。
【図１４】本発明の第２の実施の形態例を示す工程断面図である（その１２）。
【図１５】本発明の第２の実施の形態例を示す工程断面図である（その１３）。
【図１６】本発明の第２の実施の形態例を示す工程断面図である（その１４）。
【図１７】本発明の第２の実施の形態例を示す工程断面図である（その１５）。
【図１８】本発明の第２の実施の形態例を示す工程断面図である（その１６）。
【図１９】本発明の第２の実施の形態例を示す工程断面図である（その１７）。
【図２０】本発明の第２の実施の形態例を示す工程断面図である（その１８）。
【図２１】本発明の第２の実施の形態例を示す工程断面図である（その１９）。
【図２２】ゲート電極からの外方拡散の有無を実験した結果を示す図である。
【図２３】本発明の第３の実施の形態例を示す工程断面図である（その１）。
【図２４】本発明の第３の実施の形態例を示す工程断面図である（その２）。
【図２５】本発明の第３の実施の形態例を示す工程断面図である（その３）。
【図２６】本発明の第３の実施の形態例を示す工程断面図である（その４）。
【図２７】本発明の第３の実施の形態例を示す工程断面図である（その５）。
【図２８】本発明の第３の実施の形態例を示す工程断面図である（その６）。
【符号の説明】
１シリコン基板
２シリコン酸化膜
３シリコン窒化膜
４レジスト膜
６トレンチ
７側壁酸化膜
９埋め込み酸化膜
１０Ｐウェル
１０’ Ｎウェル
１１ゲート酸化膜
１２多結晶シリコン膜
１２’ ゲート電極
１３，１４，１７レジストパターン
１５，１５’ エクステンション領域
１６，１６’ ポケット領域
１００，１０１，１０２オゾンキャップ膜

Claims

一導電型の半導体基板に、第１の拡散層となる、第１の不純物を注入する工程と、
前記第１の拡散層上に、オゾン処理によって第１の酸化膜を形成する工程と、
第１の熱処理によって前記第１の不純物の活性化を行なう工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１の不純物を注入後、前記第1の酸化膜形成前に、前記半導体基板に第２の拡散層となる、第２の不純物を注入する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１の不純物の活性化を行なった後、前記半導体基板に第３の拡散層となる、第３の不純物を注入する工程と、
前記半導体基板上にオゾン処理により、第２の酸化膜を形成する工程と、
第２の熱処理によって、前記第３の不純物の活性化を行なう工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
一導電型の半導体基板上に絶縁膜を介してゲートパターンを形成する工程と、
前記ゲートパターン両側の前記半導体基板に、第１の拡散層となる第１の不純物を注入する工程と、
前記ゲートパターン表面と前記半導体基板上に、オゾン処理によって第１の酸化膜を形成する工程と、
第１の熱処理によって前記第１の不純物を活性化する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１の不純物を注入後、前記第１の酸化膜形成前に、
前記ゲートパターンの側面にサイドウォールを形成する工程と、
前記半導体基板に第２の拡散層となる、第２の不純物を注入する工程とを含むことを特徴とする請求項４記載の半導体装置の製造方法。
前記第１の酸化膜形成後、前記第１の熱処理前に、
前記ゲートパターンの側面にサイドウォールを形成する工程と、
第２の熱処理によって前記第１の不純物の活性化を行なう工程と、
前記半導体基板に第３の拡散層となる、第３の不純物を注入する工程と、
前記半導体基板上にオゾン処理によって第２の酸化膜を形成する工程と
を含むことを特徴とする請求項４記載の半導体装置の製造方法。
前記第１の不純物を注入する前後で、前記半導体基板にゲルマニウムのイオン注入を行なう工程を含むことを特徴とする請求項１又は４に記載の半導体装置の製造方法。
前記第２の不純物を注入する前後で、前記半導体基板にゲルマニウムのイオン注入を行なう工程を含むことを特徴とする請求項２又は５に記載の半導体装置の製造方法。
前記第１の熱処理が急速加熱アニールであることを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。
前記第２の熱処理が急速加熱アニールであることを特徴とする請求項３又は６に記載の半導体装置の製造方法。