JP2005340329A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005340329A
JP2005340329A JP2004154268A JP2004154268A JP2005340329A JP 2005340329 A JP2005340329 A JP 2005340329A JP 2004154268 A JP2004154268 A JP 2004154268A JP 2004154268 A JP2004154268 A JP 2004154268A JP 2005340329 A JP2005340329 A JP 2005340329A
Authority
JP
Japan
Prior art keywords
dielectric constant
film
high dielectric
constant film
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004154268A
Other languages
English (en)
Other versions
JP4005055B2 (ja
Inventor
Naohiko Kimizuka
直彦 君塚
Kiyotaka Imai
清隆 今井
Yuuri Masuoka
有里 益岡
Toshiyuki Iwamoto
敏幸 岩本
Tetsushi Nishifuji
哲史 西藤
Hirohito Watanabe
啓仁 渡辺
Ayuka Tada
あゆか 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
NEC Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Priority to JP2004154268A priority Critical patent/JP4005055B2/ja
Priority to CNB2005100712276A priority patent/CN100388496C/zh
Priority to US11/129,439 priority patent/US7238996B2/en
Publication of JP2005340329A publication Critical patent/JP2005340329A/ja
Application granted granted Critical
Publication of JP4005055B2 publication Critical patent/JP4005055B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を安定的に低下させるとともに、ＭＯＳＦＥＴ特性を向上させる。
【解決手段】 半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された高濃度高誘電率膜１０８ｂおよび多結晶シリコン膜１１４を含むＮ型ＭＯＳＦＥＴ１１８と、シリコン基板１０２上に、Ｎ型ＭＯＳＦＥＴ１１８に並置して形成された低濃度高誘電率膜１０８ａおよび多結晶シリコン膜１１４とを含むＰ型ＭＯＳＦＥＴ１２０と、を備える。低濃度高誘電率膜１０８ａおよび低濃度高誘電率膜１０８ａは、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む。低濃度高誘電率膜１０８ａにおける上記金属元素の濃度は、高濃度高誘電率膜１０８ｂにおけるものよりも低い。
【選択図】 図１

Description

本発明は、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置およびその製造方法に関する。
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、ゲート絶縁膜の物理的な厚みをある程度厚くしても電気的なシリコン酸化膜換算膜厚は薄くなり、物理的・構造的に安定なゲート絶縁膜を実現することができる。このため、ＭＯＳＦＥＴ特性の向上のためにＭＯＳ容量を増大させること、およびゲートリーク電流を従来のシリコン酸化膜を用いた場合に比べて低減することの両方またはいずれか一方が可能となる。
特許文献１には、このようなｈｉｇｈ−ｋ材料を用いたＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含むＣＭＯＳデバイスが開示されている。ここで、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴは、シリコン酸化膜等の低誘電率膜と、高誘電率膜とにより構成されたゲート絶縁膜と、多結晶シリコン等により構成されたゲート電極とを含む。ゲート電極は、ゲート絶縁膜の高誘電率膜に接して設けられている。
特開２００２−２８０４６１号公報 C.Hobbs et al，"Fermi Level Pinning at the PolySi/Metal Oxide Interface"，2003 Symposium on VLSI Technology Digest of Technical Papers，4-89114-035-6/03
しかし、最近の研究によれば、ゲート絶縁膜を高誘電率膜で構成し、ゲート電極を多結晶シリコンで構成した場合、フェルミレベルピニング（Fermi Level Pinning）といわれる現象が起こるとの知見が得られている（非特許文献１）。フェルミレベルピニングは、ゲート電極中のゲート絶縁膜側界面近傍において、高誘電率膜を構成する金属がゲート電極を構成する多結晶シリコン中に拡散し、シリコンと上記金属との結合に基づく準位が形成されることにより生じると考えられている。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極の多結晶シリコン中に高誘電率膜を構成する金属が拡散すると、ゲート絶縁膜との界面近傍において多結晶シリコン中に空乏層が発生する。このような空乏層の影響で、フェルミレベルピニングが生じ、ゲート電圧を印加してもゲート絶縁膜に充分な電界が印加されず、チャネル領域においてキャリアを誘起することが困難となる。この結果、閾値電圧が上昇するとともに、閾値電圧のばらつきが大きくなるという課題が生じていた。
このようなフェルミレベルピニングは、とくに、ＨｆやＺｒを高誘電率膜に用いた場合、Ｐ型不純物を含む多結晶シリコンにより構成されたゲート電極を有するＰ型ＭＯＳＦＥＴで生じやすい。
ところで、従来のＣＭＯＳデバイスでは、それぞれＬＳＩの内部回路を構成するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの間で同一の組成および膜厚の高誘電率膜がゲート絶縁膜に用いられていた。高誘電率膜の誘電率を高くしてＭＯＳＦＥＴ特性を向上させるためには、ＨｆやＺｒ等の金属の濃度を高くすることが好ましい。
この一方、ＨｆやＺｒ等特定の元素を含有する高誘電率膜を用いた場合、上述したように、Ｐ型ＭＯＳＦＥＴでは、ＨｆやＺｒ等の金属の拡散がフェルミレベルピニングの原因となるため、Ｐ型ＭＯＳＦＥＴの閾値電圧が高くなり、Ｓｉ基板中の不純物濃度調整で所望の閾値電圧に設定することが困難なレベルにまで上昇してしまう。
本発明は、こうした事情に鑑みてなされたものであり、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を安定的に低下させるとともに、ＭＯＳＦＥＴ特性を向上させる技術を提供することを目的とする。
本発明者らは、上述したような問題への対策を検討する過程において、閾値電圧の上昇量は、高誘電率膜中の特定の元素の濃度に依存することを見出した。またこの原因は、高誘電率膜の薄膜下によるＭＯＳ容量の増大ではなく、高誘電率膜に含まれる特定の元素が高誘電率膜からゲート電極へ拡散する量が高誘電率膜中の当該元素の濃度に依存することを見出し、本発明に想到した。
本発明によれば、半導体基板と、半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に、第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、半導体基板上に、Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に、第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、を備え、第二の高誘電率膜において、少なくとも多結晶シリコン膜と接する界面における金属元素の濃度が、第一の高誘電率膜の多結晶シリコン膜と接する界面における金属元素の濃度よりも低いことを特徴とする半導体装置が提供される。
上記非特許文献１には、多結晶シリコンに接してＨｆＯ２等の高誘電率膜を設けるとフェルミレベルピニングが生じることが報告されている。このようなフェルミレベルピニングは、Ｐ型ＭＯＳＦＥＴにおいて影響が大きい。とくに、ＨｆＯ２やＨｆＡｌＯ等、Ｈｆを含む高誘電率膜において、Ｐ型ＭＯＳＦＥＴでの影響が大きくなる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜が多結晶シリコン膜と接する界面において、金属元素の濃度が低くされているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属元素が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができるとともに、ばらつきを小さくすることができる。
また、Ｎ型ＭＯＳＦＥＴにおける第一の高誘電率膜中の金属元素の濃度を高く形成することにより、第一の高誘電率膜の誘電率を高くしてＮ型ＭＯＳＦＥＴのＭＯＳＦＥＴ特性を向上させることもできる。
ここで、とくに限定はされないが、第一の高誘電率膜と第二の高誘電率膜の膜厚は、略等しく形成される。上述したように、本発明によれば、第二の高誘電率膜において多結晶シリコン膜との界面の金属元素の濃度が低いので、第一の高誘電率膜および第二の高誘電率膜の膜厚を、ゲートリーク電流が問題とならない程度に厚くしても、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの発生を防ぐことができ、Ｐ型ＭＯＳＦＥＴの閾値電圧を安定的に低下させることができる。
本発明によれば、半導体基板と、半導体基板上に形成され、多結晶シリコン膜により構成された第一のゲート電極と、半導体基板と多結晶シリコン膜との間に、多結晶シリコン膜に接して設けられた第一の高誘電率膜により構成された第一のゲート絶縁膜と、を含むＮ型ＭＯＳＦＥＴと、半導体基板上にＮ型ＭＯＳＦＥＴに並置して形成され、多結晶シリコン膜により構成された第二のゲート電極と、半導体基板と第二のゲート電極との間に、多結晶シリコン膜に接して設けられ、当該多結晶シリコン膜中に拡散する金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、を含むＰ型ＭＯＳＦＥＴと、を備え、第一の高誘電率膜は、金属元素を含み、当該金属元素が第二の高誘電率膜から当該第二の高誘電率膜に接する多結晶シリコン膜に拡散する量は、当該金属元素が第一の高誘電率膜から当該第一の高誘電率膜に接する多結晶シリコン膜に拡散する量よりも多く、第二の高誘電率膜において、少なくとも多結晶シリコン膜と接する界面における金属元素の濃度が、第一の高誘電率膜の多結晶シリコン膜と接する界面における金属元素の濃度よりも低いことを特徴とする半導体装置が提供される。
ここで、同濃度の金属元素が含まれるとき、当該金属元素が第二の高誘電率膜から当該第二の高誘電率膜に接する多結晶シリコン膜に拡散する量は、当該金属元素が第一の高誘電率膜から当該第一の高誘電率膜に接する多結晶シリコン膜に拡散する量よりも多い。
本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜中の金属元素の濃度が低く形成されているので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を抑制することができるとともに、ばらつきを小さくすることができる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、ＨｆおよびＳｉを含むことができる。またこの場合、第一の高誘電率膜および第二の高誘電率膜において、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０原子％以上とすることができる。より好ましくは、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、３０原子％以上とすることができる。
本発明の半導体装置において、第一の高誘電率膜および第二の高誘電率膜は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０原子％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
以上のような場合に、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響が問題となる。しかし、本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜中の金属元素の濃度が低く形成されているため、上述したように、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。
本発明の半導体装置において、第二の高誘電率膜中の金属元素の平均濃度が、第一の高誘電率膜中の金属元素の平均濃度よりも低くなるようにすることができる。
本発明によれば、半導体基板と、半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、第一のゲート絶縁膜上に、第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、半導体基板上に、Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、第二のゲート絶縁膜上に、第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、を備え、第二の高誘電率膜中の金属元素の平均濃度が、第一の高誘電率膜中の金属元素の平均濃度よりも低いことを特徴とする半導体装置が提供される。
ここで、第二の高誘電率膜中の金属元素の濃度とは、第二の高誘電率膜中における金属元素の平均濃度のことである。また、第一の高誘電率膜中の金属元素の濃度とは、第一の高誘電率膜中における金属元素の平均濃度のことである。第一の高誘電率膜および第二の高誘電率膜は、それぞれ、膜中の金属元素の濃度が均一となるように形成することもできるが、濃度が異なるように形成することもできる。たとえば、第一の高誘電率膜の多結晶シリコン膜との界面における濃度と、第二の高誘電率膜の多結晶シリコン膜との界面における濃度とを等しくするとともに、他の領域において、第一の高誘電率膜中の金属濃度が第二の高誘電率膜中の金属濃度よりも高くなるようにすることもできる。
本発明において、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜中の金属元素の濃度がＮ型ＭＯＳＦＥＴにおける第一の高誘電率膜中の金属元素の濃度よりも低く形成されるので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属元素が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴにおけるフェルミレベルピニングの影響を低減することができる。そのため、Ｐ型ＭＯＳＦＥＴの閾値電圧の上昇を低減することができるとともに、ばらつきを小さくすることができる。
本発明の半導体装置における第二の高誘電率膜において、少なくとも多結晶シリコン膜と接する界面における金属元素の濃度が、当該膜中の他の領域における金属元素の濃度よりも低くなるようにすることができる。これにより、Ｐ型ＭＯＳＦＥＴにおいても、高誘電率膜を用いることの効果を得つつ、多結晶シリコン膜への金属元素の拡散を低減してフェルミレベルピニングの影響を低減することができる。
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴの第一のゲート絶縁膜は、半導体基板と第一の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことができ、Ｐ型ＭＯＳＦＥＴの第二のゲート絶縁膜は、半導体基板と第二の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことができる。シリコン酸化膜は、窒素を含むこともできる。
半導体基板と第一の高誘電率膜との間、および半導体基板と第二の高誘電率膜との間にシリコン酸化膜を設けることにより、第一の高誘電率膜および第二の高誘電率膜中の金属元素が半導体基板に拡散等するのを防ぐことができる。
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴの第一のゲート電極において、多結晶シリコン膜はＮ型不純物を含むことができ、Ｐ型ＭＯＳＦＥＴの第二のゲート電極において、多結晶シリコン膜はＰ型不純物を含むことができる。
上述したようなフェルミレベルピニングは、Ｐ型不純物を含む多結晶シリコン膜が高誘電率膜と接している場合に顕著に生じる。しかし、本発明によれば、Ｐ型ＭＯＳＦＥＴにおける第二の高誘電率膜中の金属元素の濃度が低いので、第二の高誘電率膜が多結晶シリコン膜と接していても、第二の高誘電率膜中の金属元素が多結晶シリコン膜に拡散する量が減り、多結晶シリコン中の空乏層の発生を抑制することができる。
本発明の半導体装置において、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴは、ＬＳＩの内部回路を構成することができる。
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む高誘電率膜を形成する工程と、Ｎウェル上の高誘電率膜を保護膜で覆う工程と、保護膜をマスクとして、Ｐウェル上の高誘電率膜に、金属元素をイオン注入して、Ｐウェル上における高誘電率膜中の金属元素の濃度をＮウェル上における高誘電率膜中の金属元素の濃度よりも高くする工程と、高誘電率膜上に、多結晶シリコン膜を形成する工程と、高誘電率膜および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む高誘電率膜を形成する工程と、Ｐウェル上の高誘電率膜を保護膜で覆う工程と、保護膜をマスクとして、Ｎウェル上の高誘電率膜に、ＨｆまたはＺｒ以外の元素をイオン注入して、Ｎウェル上における高誘電率膜中の金属元素の濃度をＰウェル上における高誘電率膜中の金属元素の濃度よりも低くする工程と、高誘電率膜上に、多結晶シリコン膜を形成する工程と、高誘電率膜および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。ここで、ＨｆやＺｒ以外の元素とは、これらの金属元素と結合して、これらの金属元素が多結晶シリコン膜中に拡散するのを抑制することのできる元素であることが好ましく、たとえば、Ｓｉ、Ｇｅ等が好ましく用いられる。
本発明の半導体装置の製造方法は、高誘電率膜を形成する工程の前に、半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含むことができる。
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、金属元素の濃度が低い低濃度高誘電率膜を形成する工程と、Ｎウェル上の低濃度高誘電率膜を保護膜で覆う工程と、保護膜をマスクとして、Ｐウェル上の低濃度高誘電率膜を選択的に除去する工程と、Ｐウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、当該金属元素の濃度が低濃度高誘電率膜中の金属元素の濃度より高い高濃度高誘電率膜を形成する工程と、低濃度高誘電率膜および高濃度高誘電率膜上に、多結晶シリコン膜を形成する工程と、低濃度高誘電率膜、高濃度高誘電率膜および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法は、低濃度高誘電率膜を形成する工程の前に、半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含むことができる。
本発明によれば、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、金属元素の濃度が高い高濃度高誘電率膜を形成する工程と、Ｐウェル上の高濃度高誘電率膜を保護膜で覆う工程と、保護膜をマスクとして、Ｎウェル上の高濃度高誘電率膜を選択的に除去する工程と、Ｎウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、当該金属元素の濃度が高濃度高誘電率膜中の金属元素の濃度より低い低濃度高誘電率膜を形成する工程と、低濃度高誘電率膜および高濃度高誘電率膜上に、多結晶シリコン膜を形成する工程と、低濃度高誘電率膜、高濃度高誘電率膜および多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法は、高濃度高誘電率膜を形成する工程の前に、半導体基板の全面に、シリコン酸化膜を形成する工程をさらに含むことができる。
本発明によれば、高誘電率膜を含むＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備えた半導体装置において、閾値電圧を安定的に低下させるとともに、ＭＯＳＦＥＴ特性を向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである。また、このＣＭＯＳデバイスは、ＬＳＩの内部回路を構成する。
半導体装置１００は、Ｐ型の導電型を有するＰウェル１０２ａおよびＮ型の導電型を有するＮウェル１０２ｂが設けられたシリコン基板１０２と、Ｐウェル１０２ａとＮウェル１０２ｂとを分離する素子分離領域１０４とを含む。Ｐウェル１０２ａおよびＮウェル１０２ｂには、それぞれ、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０が形成されている。
Ｐウェル１０２ａには、一対の不純物拡散領域１２１が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および高濃度高誘電率膜１０８ｂがこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１５と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、高濃度高誘電率膜１０８ｂに接して設けられる。Ｎ型ＭＯＳＦＥＴ１１８の多結晶シリコン膜１１４には、Ｎ型不純物がドープされている。これらによりＮ型ＭＯＳＦＥＴ１１８が構成される。
また、同様に、Ｎウェル１０２ｂにも一対の不純物拡散領域１２２が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜１０６および低濃度高誘電率膜１０８ａがこの順で積層されたゲート絶縁膜と、ゲート絶縁膜上に設けられ、多結晶シリコン膜１１４により構成されたゲート電極と、側壁絶縁膜１１６と、により構成されたゲートが設けられる。ここで、多結晶シリコン膜１１４は、低濃度高誘電率膜１０８ａに接して設けられる。Ｐ型ＭＯＳＦＥＴ１２０の多結晶シリコン膜１１４には、Ｐ型不純物がドープされている。これらにより、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａは、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａは、比誘電率１０以上の材料により構成することができる。具体的には、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａは、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。このような材料を用いることにより、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａの比誘電率を高くすることができるとともに、良好な耐熱性を付与することができる。そのため、ＭＯＳＦＥＴのサイズ縮小化、信頼性向上に寄与することができる。高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａは、同じ材料により構成することもできるが、異なる材料により構成することもできる。
第一の高誘電率膜１１１および第二の高誘電率膜１１２は、ＨｆおよびＳｉを含む材料により構成することができる。この場合、ＨｆとＳｉの合計含有量に対するＨｆの含有率は、２０原子％以上とすることができる。また、第一の高誘電率膜１１１および第二の高誘電率膜１１２は、それぞれ独立して、ＨｆＳｉＯまたはＨｆＡｌＯあるいはこれらの窒化物により構成することができる。ここで、ＨｆＡｌＯにおいて、ＨｆとＡｌの合計含有量に対するＨｆの割合の下限は、２０原子％以上とすることができる。また、第一の高誘電率膜および第二の高誘電率膜は、Ａｌを含まない構成とすることもできる。
上述したように、高誘電率膜に接して多結晶シリコン膜を形成すると、多結晶シリコン膜中に高誘電率膜中のＨｆやＺｒ等の金属元素が拡散し、多結晶シリコン膜中の高誘電率膜との界面において空乏層が発生してしまう。これにより、フェルミレベルピニングが生じ、とくにＰ型ＭＯＳＦＥＴの閾値電圧が上昇するという問題があった。 本実施の形態において、Ｐ型ＭＯＳＦＥＴ１２０の低濃度高誘電率膜１０８ａにおけるＨｆやＺｒ等の金属元素（以下単に拡散元素という）の平均濃度は、Ｎ型ＭＯＳＦＥＴ１１８の高濃度高誘電率膜１０８ｂにおける拡散元素の平均濃度よりも低い。
Ｎ型ＭＯＳＦＥＴ１１８の高濃度高誘電率膜１０８ｂにおける金属元素の平均濃度は、たとえば４０原子％とすることができる。これにより、Ｎ型ＭＯＳＦＥＴ１１８の誘電率を高めることができ、ＭＯＳＦＥＴ特性を向上させることができる。Ｐ型ＭＯＳＦＥＴ１２０の低濃度高誘電率膜１０８ａにおける平均濃度は、たとえば２０原子％とすることができる。これにより、フェルミレベルピニングの影響を低減することができる。
高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａを構成する材料として、上述したような拡散元素を含むものを用いた場合、Ｐ型ＭＯＳＦＥＴ１２０において、フェルミレベルピニングの影響により、閾値電圧が上昇してしまうという課題が生じ得るが、本実施の形態における半導体装置１００の構成によれば、Ｐ型ＭＯＳＦＥＴ１２０の低濃度高誘電率膜１０８ａ中の拡散元素の濃度が低いので、フェルミレベルピニングの影響を低減することができる。一方、Ｎ型ＭＯＳＦＥＴ１１８の高濃度高誘電率膜１０８ｂ中の拡散元素の濃度は高いので、高濃度高誘電率膜１０８ｂの誘電率を高くすることができ、ＭＯＳＦＥＴ特性を良好にすることができる。
図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。
まず、公知の技術により、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０４を形成した後、Ｐ型不純物をイオン注入してＰウェル１０２ａ、Ｎ型不純物をイオン注入してＮウェル１０２ｂを、それぞれ形成する（図２（ａ））。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
つづいて、公知の技術により、Ｐウェル１０２ａおよびＮウェル１０２ｂにチャネル領域をそれぞれ形成する。なお、Ｐウェル１０２ａおよびＮウェル１０２ｂのチャネル領域の下方に、Ｎ型不純物およびＰ型不純物をそれぞれイオン注入することにより、パンチスルーストッパー領域を形成することもできる。このようなパンチスルーストッパー領域を形成することにより、短チャネル効果を抑制することができる。
つづいて、シリコン基板１０２の表面にシリコン酸化膜１０６（たとえば膜厚約１ｎｍ〜２ｎｍ）を形成する（図２（ｂ））。シリコン酸化膜１０６は、たとえばシリコン基板１０２の表面を熱酸化することにより形成することができる。熱酸化の条件としては、たとえば、処理温度９００℃、処理時間４０秒〜５０秒程度とすることができる。
つづいて、シリコン酸化膜１０６上に、低濃度高誘電率膜１０８ａ（たとえば膜厚約１．５〜２．５ｎｍ、拡散元素濃度約２０原子％）を形成する（図２（ｃ））。低濃度高誘電率膜１０８ａは、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。本実施の形態では、低濃度高誘電率膜１０８ａとしてハフニウムシリケートを採用する。この成膜は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて行う。成膜ガス中の各成分の流量を適宜制御することにより、形成される低濃度高誘電率膜１０８ａ中の拡散元素の濃度を所望の値とすることができる。ここで、たとえば、酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を用いることができる。
つづいて、Ｎウェル１０２ｂ上に、フォトレジスト１１０を形成する。フォトレジスト１１０は、低濃度高誘電率膜１０８ａ上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。この状態で、低濃度高誘電率膜１０８ａの露出した部分（Ｐウェル１０２ａ上）にＨｆイオンを注入する（図２（ｄ））。Ｈｆイオンの注入は、たとえば、０．１ｋｅＶ、４×１０１４ｃｍ-2〜６×１０１４ｃｍ-2の条件で行うことができる。
これにより、Ｐウェル１０２ａ上の低濃度高誘電率膜１０８ａを拡散元素濃度が高い高濃度高誘電率膜１０８ｂ（拡散元素濃度約４０原子％以上）とする。つづいて、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａが除去されないように、たとえばオゾン等を用いたドライ雰囲気下でフォトレジスト１１０を剥離する（図３（ｅ））。
この後、たとえば窒素やアンモニア等の窒素含有ガスを用いてアニールを行う。窒素アニールの条件としては、たとえばアンモニアを用いた場合、処理温度９００〜１０００℃、処理時間４０秒等とする。アニールを行うことにより、ハフニウムシリケートの結晶化を抑制することができる。
その後、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａ上に、多結晶シリコン膜１１４を成膜する（図３（ｆ））。次いで、Ｐウェル１０２ａ上に成膜された多結晶シリコン膜１１４にはＮ型不純物をイオン注入し、Ｎウェル１０２ｂ上に成膜された多結晶シリコン膜１１４にはＰ型不純物をイオン注入する。
つづいて、シリコン酸化膜１０６、高濃度高誘電率膜１０８ｂ、低濃度高誘電率膜１０８ａ、および多結晶シリコン膜１１４を選択的にドライエッチングし、ゲート電極の形状に加工する（図３（ｇ））。
次いで、Ｐウェル１０２ａ上において、シリコン酸化膜１０６、高濃度高誘電率膜１０８ｂ、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１５を形成する。また、Ｎウェル１０２ｂ上において、シリコン酸化膜１０６、低濃度高誘電率膜１０８ａ、および多結晶シリコン膜１１４の側壁に側壁絶縁膜１１６を形成する。側壁絶縁膜１１５および側壁絶縁膜１１６は、たとえば、フルオロカーボンガスなどを用いた異方性エッチングにより形成することができる。
つづいて、Ｐウェル１０２ａおよびＮウェル１０２ｂ表面に、それぞれ、チャネル領域と後述する不純物拡散領域との電気的接続部であるソース／ドレインエクステンション領域を形成する。
次に、Ｐウェル１０２ａ上において、ゲート電極および側壁絶縁膜１１５をマスクとして、Ｐウェル１０２ａの表層にＰやＡｓ等のＮ型不純物をドープして不純物拡散領域１２１を形成する。また、Ｎウェル１０２ｂ上において、ゲート電極および側壁絶縁膜１１６をマスクとして、Ｎウェル１０２ｂの表層にＢやＡｌ等のＰ型不純物をドープして不純物拡散領域１２２を形成する。これにより、ソース領域およびドレイン領域が形成される。その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。以上のプロセスにより、図１に示したＣＭＯＳデバイスである半導体装置１００が形成される。
本実施の形態において、フェルミレベルピニングの影響が大きいＰ型ＭＯＳＦＥＴ１２０においては、低濃度高誘電率膜１０８ａを拡散元素の濃度の低い低濃度高誘電率膜１０８ａにより構成することにより、低濃度高誘電率膜１０８ａから多結晶シリコン膜１１４に拡散する金属（本実施の形態ではＨｆ）の量を低減することができ、多結晶シリコン膜１１４中の空乏層の発生を低減することができる。これにより、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧を安定的に低下させることができる。
一方、Ｎ型ＭＯＳＦＥＴ１１８において、高濃度高誘電率膜１０８ｂ中の拡散元素の濃度を低濃度高誘電率膜１０８ａと同様に低くしてしまうと、高濃度高誘電率膜１０８ｂの比誘電率が低くなり、ＭＯＳＦＥＴ特性を良好に保つことができない。しかし、本実施の形態において、Ｎ型ＭＯＳＦＥＴ１１８の高濃度高誘電率膜１０８ｂ中の拡散元素の濃度は、低濃度高誘電率膜１０８ａとは独立に制御され、低濃度高誘電率膜１０８ａよりも高くなるように形成されるので、Ｎ型ＭＯＳＦＥＴ１１８の高濃度高誘電率膜１０８ｂの誘電率を高く保ち、ＭＯＳＦＥＴ特性を良好に保つことができる。また、上述したように、低濃度高誘電率膜１０８ａ中の拡散元素の濃度が低いので、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａの膜厚を、ゲートリーク電流が問題とならない程度に厚くしても、Ｐ型ＭＯＳＦＥＴ１２０におけるフェルミレベルピニングの発生を防ぐことができ、Ｐ型ＭＯＳＦＥＴ１２０の閾値電圧を安定的に低下させることができる。
（第二の実施の形態）
本実施の形態においても、半導体装置１００は、第一の実施の形態において図１に示したのと同様の構成を有する。図４は本実施の形態における半導体装置１００の製造工程の一例を示す工程断面図である。
まず、第一の実施の形態において、図２（ａ）および図２（ｂ）を参照して説明したのと同様の処理を行い、シリコン基板１０２上にシリコン酸化膜１０６を形成する（図４（ａ）および図４（ｂ））。
つづいて、シリコン酸化膜１０６上に、拡散元素の濃度が高い高濃度高誘電率膜１０８ｂ（たとえば膜厚約１．５〜２．５ｎｍ、拡散元素濃度約４０原子％）を形成する（図４（ｃ））。この点で、シリコン酸化膜１０６上に低濃度高誘電率膜１０８ａを形成する第一の実施の形態と工程が異なる。高濃度高誘電率膜１０８ｂは、低濃度高誘電率膜１０８ａと同様、ＣＶＤ法やＡＬＤ法（原子層堆積法）等により成膜することができる。本実施の形態では、高濃度高誘電率膜１０８ｂとしてハフニウムシリケートを採用する。
つづいて、Ｐウェル１０２ａ上に、フォトレジスト１１０を形成する。フォトレジスト１１０は、高濃度高誘電率膜１０８ｂ上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。この状態で、高濃度高誘電率膜１０８ｂの露出した部分（Ｎウェル１０２ｂ上）にＳｉイオンを注入する（図４（ｄ））。Ｓｉイオンの注入は、たとえば、０．１ｋｅＶ、５×１０１４ｃｍ-2〜７×１０１４ｃｍ-2の条件で行うことができる。
これにより、Ｎウェル１０２ｂ上の高濃度高誘電率膜１０８ｂを拡散元素濃度が低い低濃度高誘電率膜１０８ａ（拡散元素濃度約２０原子％以下）とする。つづいて、第一の実施の形態と同様、高濃度高誘電率膜１０８ｂおよび低濃度高誘電率膜１０８ａが除去されないように、たとえばオゾン等を用いたドライ雰囲気下でフォトレジスト１１０を剥離する（図３（ｅ））。
なお、Ｓｉイオンの注入は、加速電圧を変えることによりＳｉイオンの浸入深さを変えて、複数回行うこともできる。たとえば、浸入深さが浅くなるほどドーズ量を多くし、多結晶シリコン膜１１４との界面における低濃度高誘電率膜１０８ａ中の拡散元素の濃度が他の領域よりも低くなるようにすることができる。図５は、低濃度高誘電率膜１０８ａを、シリコン酸化膜１０６と接する界面と多結晶シリコン膜１１４と接する界面とで拡散元素の濃度が異なるように形成した例を示す図である。ここで、低濃度高誘電率膜１０８ａは、第一の低濃度高誘電率膜領域１０７ａと、第二の低濃度高誘電率膜領域１０７ｂと、第三の低濃度高誘電率膜領域１０７ｃとにより構成される。ここで、各領域における拡散元素の濃度は、第一の低濃度高誘電率膜領域１０７ａ、第二の低濃度高誘電率膜領域１０７ｂ、第三の低濃度高誘電率膜領域１０７ｃの順で低くなるようにされる。このような構成とすることにより、Ｐ型ＭＯＳＦＥＴ１２０においても、高誘電率膜を用いることの効果を得つつ、多結晶シリコン膜１１４への拡散元素の拡散を低減してフェルミレベルピニングの影響を低減することができる。
この後、第一の実施の形態において図３を参照して説明したのと同様の処理を行うことにより、図１に示した半導体装置１００を得ることができる。本実施の形態においても、第一の実施の形態と同様の効果が得られる。
（第三の実施の形態）
本実施の形態においても、半導体装置１００は、第一の実施の形態において図１に示したのと同様の構成を有する。図６は本実施の形態における半導体装置１００の製造工程の一例を示す工程断面図である。
まず、第一の実施の形態において、図２（ａ）から図２（ｃ）を参照して説明したのと同様の処理を行い、シリコン基板１０２上にシリコン酸化膜１０６および低濃度高誘電率膜１０８ａを形成する。
つづいて、Ｎウェル１０２ｂ上に、フォトレジスト１１０を形成する（図６（ａ））。フォトレジスト１１０は、低濃度高誘電率膜１０８ａ上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。この状態で、たとえば希フッ酸（ＤＨＦ）を用いてウェットエッチングを行う。これにより、Ｐウェル１０２ａ上の低濃度高誘電率膜１０８ａが選択的に除去される（図６（ｂ））。
その後、Ｐウェル１０２ａ上のシリコン酸化膜１０６の上に、低濃度高誘電率膜１０８ａよりも拡散濃度の高い高濃度高誘電率膜１０８ｂを形成する（図６（ｃ））。次いで、低濃度高誘電率膜１０８ａおよび高濃度高誘電率膜１０８ｂが除去されないように、たとえばオゾン等を用いたドライ雰囲気下でフォトレジスト１１０を剥離する。これにより、第一の実施の形態において図３（ｅ）に示したのと同様の構成となる。この後、第一の実施の形態において図３を参照して説明したのと同様の処理を行うことにより、図１に示した半導体装置１００を得ることができる。本実施の形態においても、第一の実施の形態と同様の効果が得られる。
また、低濃度高誘電率膜１０８ａは、成膜ガス中の拡散元素ガスの濃度を変えて、複数層形成することもできる。これにより、図５に示したのと同様の構成とすることができ、同様の効果が得られる。
また、以上の例では、低濃度高誘電率膜１０８ａを先に形成して一部除去した後に高濃度高誘電率膜１０８ｂを形成する形態を説明したが、第二の実施の形態で説明したのと同様、まず、シリコン酸化膜１０６上に高濃度高誘電率膜１０８ｂを形成してもよい。この後、Ｎウェル１０２ｂ上の高濃度高誘電率膜１０８ｂを除去し、当該除去した領域に低濃度高誘電率膜１０８ａを形成してもよい。これによっても、図１に示したのと同様の半導体装置１００を得ることができる。
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記の実施の形態においては、高誘電率膜として、ハフニウムシリケート膜を用いる形態について説明したが、これ以外にも、Ｈｆ、Ｚｒなどの酸化膜、シリケート膜、酸窒化膜等を用いることもできる。
さらに、Ｈｆ、Ｚｒに限らず、本発明は、多結晶シリコン膜に接して設けられた場合に、当該多結晶シリコン膜に拡散してフェルミレベルピニングを生じる原因となる元素を含むゲート絶縁膜を有するＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴに適用することができる。
以上の実施の形態において、低濃度高誘電率膜１０８ａや高濃度高誘電率膜１０８ｂ等の高誘電率膜中の拡散元素の濃度は、たとえばＳＩＭＳ（二次イオン質量分析装置）により測定することができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 Ｐ型ＭＯＳＦＥＴにおける低濃度高誘電率膜の構成の一例を詳細に示す断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。
符号の説明
１００ 半導体装置
１０２ シリコン基板
１０２ａ Ｐウェル
１０２ｂ Ｎウェル
１０４ 素子分離領域
１０６ シリコン酸化膜
１０８ａ 低濃度高誘電率膜
１０８ｂ 高濃度高誘電率膜
１１４ 多結晶シリコン膜
１１５ 側壁絶縁膜
１１６ 側壁絶縁膜
１１８ Ｎ型ＭＯＳＦＥＴ
１２０ Ｐ型ＭＯＳＦＥＴ
１２１ 不純物拡散領域
１２２ 不純物拡散領域

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
    前記半導体基板上に、前記Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
    を備え、
    前記第二の高誘電率膜において、少なくとも前記多結晶シリコン膜と接する界面における前記金属元素の濃度が、前記第一の高誘電率膜の前記多結晶シリコン膜と接する界面における前記金属元素の濃度よりも低いことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成され、多結晶シリコン膜により構成された第一のゲート電極と、前記半導体基板と前記多結晶シリコン膜との間に、前記多結晶シリコン膜に接して設けられた第一の高誘電率膜により構成された第一のゲート絶縁膜と、を含むＮ型ＭＯＳＦＥＴと、
    前記半導体基板上に前記Ｎ型ＭＯＳＦＥＴに並置して形成され、多結晶シリコン膜により構成された第二のゲート電極と、前記半導体基板と前記第二のゲート電極との間に、前記多結晶シリコン膜に接して設けられ、当該多結晶シリコン膜中に拡散する金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、を含むＰ型ＭＯＳＦＥＴと、
    を備え、
    前記第一の高誘電率膜は、前記金属元素を含み、当該金属元素が前記第二の高誘電率膜から当該第二の高誘電率膜に接する前記多結晶シリコン膜に拡散する量は、当該金属元素が前記第一の高誘電率膜から当該第一の高誘電率膜に接する前記多結晶シリコン膜に拡散する量よりも多く、
    前記第二の高誘電率膜において、少なくとも前記多結晶シリコン膜と接する界面における前記金属元素の濃度が、前記第一の高誘電率膜の前記多結晶シリコン膜と接する界面における前記金属元素の濃度よりも低いことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第二の高誘電率膜中の前記金属元素の平均濃度が、前記第一の高誘電率膜中の前記金属元素の平均濃度よりも低いことを特徴とする半導体装置。
  4. 半導体基板と、
    前記半導体基板上に形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むＮ型ＭＯＳＦＥＴと、
    前記半導体基板上に、前記Ｎ型ＭＯＳＦＥＴに並置して形成され、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むＰ型ＭＯＳＦＥＴと、
    を備え、
    前記第二の高誘電率膜中の前記金属元素の平均濃度が、前記第一の高誘電率膜中の前記金属元素の平均濃度よりも低いことを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記第二の高誘電率膜において、少なくとも前記多結晶シリコン膜と接する界面における前記金属元素の濃度が、当該膜中の他の領域における前記金属元素の濃度よりも低いことを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート絶縁膜は、前記半導体基板と前記第一の高誘電率膜との間に設けられたシリコン酸化膜をさらに含み、
    前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート絶縁膜は、前記半導体基板と前記第二の高誘電率膜との間に設けられたシリコン酸化膜をさらに含むことを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記Ｎ型ＭＯＳＦＥＴの前記第一のゲート電極において、前記多結晶シリコン膜はＮ型不純物を含み、
    前記Ｐ型ＭＯＳＦＥＴの前記第二のゲート電極において、前記多結晶シリコン膜はＰ型不純物を含むことを特徴とする半導体装置。
  8. Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
    ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む高誘電率膜を形成する工程と、
    前記Ｎウェル上の前記高誘電率膜を保護膜で覆う工程と、
    前記保護膜をマスクとして、前記Ｐウェル上の前記高誘電率膜に、前記金属元素をイオン注入して、前記Ｐウェル上における前記高誘電率膜中の前記金属元素の濃度を前記Ｎウェル上における前記高誘電率膜中の前記金属元素の濃度よりも高くする工程と、
    前記高誘電率膜上に、多結晶シリコン膜を形成する工程と、
    前記高誘電率膜および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
    ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む高誘電率膜を形成する工程と、
    前記Ｐウェル上の前記高誘電率膜を保護膜で覆う工程と、
    前記保護膜をマスクとして、前記Ｎウェル上の前記高誘電率膜に、ＨｆまたはＺｒ以外の元素をイオン注入して、前記Ｎウェル上における前記高誘電率膜中の前記金属元素の濃度を前記Ｐウェル上における前記高誘電率膜中の前記金属元素の濃度よりも低くする工程と、
    前記高誘電率膜上に、多結晶シリコン膜を形成する工程と、
    前記高誘電率膜および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
    ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、前記金属元素の濃度が低い低濃度高誘電率膜を形成する工程と、
    前記Ｎウェル上の前記低濃度高誘電率膜を保護膜で覆う工程と、
    前記保護膜をマスクとして、前記Ｐウェル上の前記低濃度高誘電率膜を選択的に除去する工程と、
    前記Ｐウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、当該金属元素の濃度が前記低濃度高誘電率膜中の前記金属元素の濃度より高い高濃度高誘電率膜を形成する工程と、
    前記低濃度高誘電率膜および前記高濃度高誘電率膜上に、多結晶シリコン膜を形成する工程と、
    前記低濃度高誘電率膜、前記高濃度高誘電率膜および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  11. Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを含む半導体装置の製造方法であって、
    ＰウェルおよびＮウェルが並置して形成された半導体基板の全面に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、前記金属元素の濃度が高い高濃度高誘電率膜を形成する工程と、
    前記Ｐウェル上の前記高濃度高誘電率膜を保護膜で覆う工程と、
    前記保護膜をマスクとして、前記Ｎウェル上の前記高濃度高誘電率膜を選択的に除去する工程と、
    前記Ｎウェル上に、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含み、当該金属元素の濃度が前記高濃度高誘電率膜中の前記金属元素の濃度より低い低濃度高誘電率膜を形成する工程と、
    前記低濃度高誘電率膜および前記高濃度高誘電率膜上に、多結晶シリコン膜を形成する工程と、
    前記低濃度高誘電率膜、前記高濃度高誘電率膜および前記多結晶シリコン膜を選択的に除去してゲート電極形状に加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。

JP2004154268A 2004-05-25 2004-05-25 半導体装置およびその製造方法 Expired - Fee Related JP4005055B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004154268A JP4005055B2 (ja) 2004-05-25 2004-05-25 半導体装置およびその製造方法
CNB2005100712276A CN100388496C (zh) 2004-05-25 2005-05-13 半导体器件
US11/129,439 US7238996B2 (en) 2004-05-25 2005-05-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004154268A JP4005055B2 (ja) 2004-05-25 2004-05-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005340329A true JP2005340329A (ja) 2005-12-08
JP4005055B2 JP4005055B2 (ja) 2007-11-07

Family

ID=35424218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004154268A Expired - Fee Related JP4005055B2 (ja) 2004-05-25 2004-05-25 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7238996B2 (ja)
JP (1) JP4005055B2 (ja)
CN (1) CN100388496C (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2008258444A (ja) * 2007-04-05 2008-10-23 Fujitsu Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2010021365A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010045210A (ja) * 2008-08-13 2010-02-25 Renesas Technology Corp 半導体装置の製造方法および半導体装置
WO2011141973A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体装置及びその製造方法
JP2018148244A (ja) * 2018-06-29 2018-09-20 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4205079B2 (ja) * 2005-06-03 2009-01-07 株式会社東芝 半導体装置およびその製造方法
JP2008306051A (ja) 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法
KR20140047920A (ko) 2012-10-15 2014-04-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11756834B2 (en) * 2021-01-28 2023-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4447128B2 (ja) * 2000-07-12 2010-04-07 富士通マイクロエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP3768871B2 (ja) * 2001-12-18 2006-04-19 株式会社東芝 半導体装置の製造方法
JP3773475B2 (ja) 2002-09-06 2006-05-10 株式会社日立製作所 半導体装置
JP2004214376A (ja) 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
JP2005217272A (ja) 2004-01-30 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US20050224897A1 (en) * 2004-03-26 2005-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7023064B2 (en) * 2004-06-16 2006-04-04 International Business Machines Corporation Temperature stable metal nitride gate electrode

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093670A (ja) * 2004-08-25 2006-04-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2008258444A (ja) * 2007-04-05 2008-10-23 Fujitsu Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2010021365A (ja) * 2008-07-10 2010-01-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2010045210A (ja) * 2008-08-13 2010-02-25 Renesas Technology Corp 半導体装置の製造方法および半導体装置
WO2011141973A1 (ja) * 2010-05-10 2011-11-17 パナソニック株式会社 半導体装置及びその製造方法
JP2018148244A (ja) * 2018-06-29 2018-09-20 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP4005055B2 (ja) 2007-11-07
CN1702866A (zh) 2005-11-30
US7238996B2 (en) 2007-07-03
CN100388496C (zh) 2008-05-14
US20050263802A1 (en) 2005-12-01

Similar Documents

Publication Publication Date Title
US7446379B2 (en) Transistor with dopant-bearing metal in source and drain
JP5427148B2 (ja) 半導体装置
TW578270B (en) CMOS of semiconductor device and method for manufacturing the same
US7238996B2 (en) Semiconductor device
US7759744B2 (en) Semiconductor device having high dielectric constant layers of different thicknesses
US20070052026A1 (en) Semiconductor device and method of manufacturing the same
JP5268829B2 (ja) 半導体装置
KR100861835B1 (ko) 듀얼 게이트 ｃｍｏｓ형 반도체 소자의 제조 방법
JP2008277587A (ja) 半導体装置及び半導体装置の製造方法
US7683432B2 (en) Semiconductor device having high-k gate dielectric layer and method for manufacturing the same
JP2009252895A (ja) 半導体装置及びその製造方法
WO2011151945A1 (ja) 半導体装置及びその製造方法
JP2010129926A (ja) 半導体装置及び半導体装置の製造方法
JP2009267027A (ja) 半導体装置及びその製造方法
JP2010123669A (ja) 半導体装置およびその製造方法
JP2010161299A (ja) 半導体装置及びその製造方法
JP4828982B2 (ja) 半導体装置の製造方法
JP2020035789A (ja) 半導体装置
KR100691491B1 (ko) 반도체 소자의 듀얼 게이트 및 그 형성방법
US7102183B2 (en) MOS transistor
JP2004288886A (ja) 半導体装置及びその製造方法
JP2006108251A (ja) 半導体装置の製造方法
JP2006324528A (ja) 半導体装置
JP2006005124A (ja) 半導体装置の製造方法
JP2009290123A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070724

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070822

R150 Certificate of patent or registration of utility model

Ref document number: 4005055

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130831

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees