JPH11317508A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH11317508A JPH11317508A JP10123014A JP12301498A JPH11317508A JP H11317508 A JPH11317508 A JP H11317508A JP 10123014 A JP10123014 A JP 10123014A JP 12301498 A JP12301498 A JP 12301498A JP H11317508 A JPH11317508 A JP H11317508A
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Abstract
(57)【要約】
【課題】 ＡＮＤ型フラッシュメモリを有する半導体集
積回路装置の製造歩留まりおよび書き込みまたは消去速
度を向上させることのできる技術を提供する。 【解決手段】 ドレイン領域を構成する高濃度半導体領
域１０の端部と選択酸化膜１２のバーズビークの先端と
の間に１０ｎｍ以上の間隔を設けることにより、制御ゲ
ート電極８に負電圧を印加し、ドレイン領域に正電圧を
印加してもドレイン領域に生じる空乏層の伸びが選択酸
化膜１２のバーズビークの先端にまで達しないので、浮
遊ゲート電極６からドレイン領域へ引き抜かれる電子は
一定の厚さのトンネル絶縁膜５を流れて電子の引き抜き
速度は向上・安定する。
積回路装置の製造歩留まりおよび書き込みまたは消去速
度を向上させることのできる技術を提供する。 【解決手段】 ドレイン領域を構成する高濃度半導体領
域１０の端部と選択酸化膜１２のバーズビークの先端と
の間に１０ｎｍ以上の間隔を設けることにより、制御ゲ
ート電極８に負電圧を印加し、ドレイン領域に正電圧を
印加してもドレイン領域に生じる空乏層の伸びが選択酸
化膜１２のバーズビークの先端にまで達しないので、浮
遊ゲート電極６からドレイン領域へ引き抜かれる電子は
一定の厚さのトンネル絶縁膜５を流れて電子の引き抜き
速度は向上・安定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＡＮＤ型の一括消
去型不揮発性半導体記憶装置を有する半導体集積回路装
置に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＡＮＤ型の一括消
去型不揮発性半導体記憶装置を有する半導体集積回路装
置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＡＮＤ型一括消去型不揮発性半導体記憶
装置（ＡＮＤ型フラッシュメモリ）は、たとえば、特開
平７−１７６７０５号公報に記載されているように、複
数の記憶ＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor ）とスイッチＭＩＳＦＥＴ
とから構成されるメモリセルブロックを有するものであ
り、このメモリセルブロック内では、各記憶ＭＩＳＦＥ
Ｔのソース領域は、埋め込み拡散層配線による副ソース
線によって共有され、スイッチＭＩＳＦＥＴのソース領
域、ドレイン領域の一方に接続され、また、ドレイン領
域も埋め込み拡散層配線による副ビット線によって共有
され、他のスイッチＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方に接続された構造となっている。つまり、
この副ビット線に対しメモリセルが並列に接続されたＡ
ＮＤ型の電気的一括消去型ＥＥＰＲＯＭ（Electrically
Erasable and Programmable Read Only Memory ）とな
っている。
装置（ＡＮＤ型フラッシュメモリ）は、たとえば、特開
平７−１７６７０５号公報に記載されているように、複
数の記憶ＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor ）とスイッチＭＩＳＦＥＴ
とから構成されるメモリセルブロックを有するものであ
り、このメモリセルブロック内では、各記憶ＭＩＳＦＥ
Ｔのソース領域は、埋め込み拡散層配線による副ソース
線によって共有され、スイッチＭＩＳＦＥＴのソース領
域、ドレイン領域の一方に接続され、また、ドレイン領
域も埋め込み拡散層配線による副ビット線によって共有
され、他のスイッチＭＩＳＦＥＴのソース領域、ドレイ
ン領域の一方に接続された構造となっている。つまり、
この副ビット線に対しメモリセルが並列に接続されたＡ
ＮＤ型の電気的一括消去型ＥＥＰＲＯＭ（Electrically
Erasable and Programmable Read Only Memory ）とな
っている。
【０００３】個々の記憶ＭＩＳＦＥＴは、半導体基板の
主面上のフィールド絶縁膜に囲まれた活性領域上に形成
され、下部浮遊ゲート電極と上部浮遊ゲート電極とから
なり、Ｔ字型の断面形状を有する浮遊ゲート電極と、浮
遊ゲート電極上に層間絶縁膜を介して形成された制御ゲ
ート電極と、前記副ソース線であるソース領域および前
記副ビット線であるドレイン領域とから構成されるもの
である。上部浮遊ゲート電極と、半導体基板の副ソース
線または副ビット線との絶縁のために、下部浮遊ゲート
電極の側面に酸化シリコン膜からなるサイドウォールス
ペーサが形成され、さらに、サイドウォールスペーサと
フィールド絶縁膜との間に選択酸化膜が形成されてい
る。制御ゲート電極は、メモリセルのワード線として作
用するものであり、副ソース線または副ビット線とは垂
直の方向に延在されて、異なるメモリセルブロックに共
有されるものである。
主面上のフィールド絶縁膜に囲まれた活性領域上に形成
され、下部浮遊ゲート電極と上部浮遊ゲート電極とから
なり、Ｔ字型の断面形状を有する浮遊ゲート電極と、浮
遊ゲート電極上に層間絶縁膜を介して形成された制御ゲ
ート電極と、前記副ソース線であるソース領域および前
記副ビット線であるドレイン領域とから構成されるもの
である。上部浮遊ゲート電極と、半導体基板の副ソース
線または副ビット線との絶縁のために、下部浮遊ゲート
電極の側面に酸化シリコン膜からなるサイドウォールス
ペーサが形成され、さらに、サイドウォールスペーサと
フィールド絶縁膜との間に選択酸化膜が形成されてい
る。制御ゲート電極は、メモリセルのワード線として作
用するものであり、副ソース線または副ビット線とは垂
直の方向に延在されて、異なるメモリセルブロックに共
有されるものである。
【０００４】下部浮遊ゲート電極と半導体基板との間に
は、トンネル絶縁膜が形成され、このトンネル絶縁膜を
通過するトンネル電流によってメモリセルに情報の書き
込みあるいは消去がなされる。
は、トンネル絶縁膜が形成され、このトンネル絶縁膜を
通過するトンネル電流によってメモリセルに情報の書き
込みあるいは消去がなされる。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記ＡＮＤ型フラッシュメモリを開発するにあた
り、以下の問題点を見いだした。
者は、前記ＡＮＤ型フラッシュメモリを開発するにあた
り、以下の問題点を見いだした。
【０００６】すなわち、記憶ＭＩＳＦＥＴにおいては、
制御ゲート電極に負の電圧が印加され、ドレイン領域に
正の電圧が印加されて浮遊ゲート電極からドレイン領域
へ電子が引き抜かれることにより、下部浮遊ゲート電極
とドレイン領域との間にトンネル電流が流れる。この電
子が下部浮遊ゲート電極と半導体基板との間に設けられ
たトンネル絶縁膜を通過するとして、ＡＮＤ型フラッシ
ュメモリの書き込み特性および消去特性は設計される。
制御ゲート電極に負の電圧が印加され、ドレイン領域に
正の電圧が印加されて浮遊ゲート電極からドレイン領域
へ電子が引き抜かれることにより、下部浮遊ゲート電極
とドレイン領域との間にトンネル電流が流れる。この電
子が下部浮遊ゲート電極と半導体基板との間に設けられ
たトンネル絶縁膜を通過するとして、ＡＮＤ型フラッシ
ュメモリの書き込み特性および消去特性は設計される。
【０００７】ところが、上部浮遊ゲート電極と、半導体
基板の副ソース線または副ビット線との絶縁のために、
下部浮遊ゲート電極の側面に設けられたサイドウォール
スペーサとフィールド絶縁膜との間に選択酸化膜を形成
する際、選択酸化膜の端部のバーズビークが下部浮遊ゲ
ート電極の下方まで入り込んでしまう。このため、電子
はトンネル絶縁膜よりも膜厚の厚い選択酸化膜のバーズ
ビークの部分を流れるようになり、下部浮遊ゲート電極
からドレイン領域への電子の引き抜き速度が設計値より
も遅くなる。または、上記バーズビークの長さのばらつ
きに依存して、電子の引き抜き速度にばらつきが生じて
しまう。
基板の副ソース線または副ビット線との絶縁のために、
下部浮遊ゲート電極の側面に設けられたサイドウォール
スペーサとフィールド絶縁膜との間に選択酸化膜を形成
する際、選択酸化膜の端部のバーズビークが下部浮遊ゲ
ート電極の下方まで入り込んでしまう。このため、電子
はトンネル絶縁膜よりも膜厚の厚い選択酸化膜のバーズ
ビークの部分を流れるようになり、下部浮遊ゲート電極
からドレイン領域への電子の引き抜き速度が設計値より
も遅くなる。または、上記バーズビークの長さのばらつ
きに依存して、電子の引き抜き速度にばらつきが生じて
しまう。
【０００８】この結果、ＡＮＤ型フラッシュメモリの書
き込み特性または消去特性が設計値を満たさない、ある
いはＡＮＤ型フラッシュメモリが全く動作しないという
問題が生じている。
き込み特性または消去特性が設計値を満たさない、ある
いはＡＮＤ型フラッシュメモリが全く動作しないという
問題が生じている。
【０００９】本発明の目的は、ＡＮＤ型フラッシュメモ
リを有する半導体集積回路装置の歩留まりを向上させる
ことのできる技術を提供することにある。
リを有する半導体集積回路装置の歩留まりを向上させる
ことのできる技術を提供することにある。
【００１０】さらに、ＡＮＤ型フラッシュメモリにおい
て、電子引き抜き速度を向上させることのできる技術を
提供することにある。
て、電子引き抜き速度を向上させることのできる技術を
提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体集積回路装置は、半導体基
板の主面上に形成されたフィールド絶縁膜と、フィール
ド絶縁膜によって囲まれた半導体基板の表面に形成され
たトンネル絶縁膜と、半導体基板上にトンネル絶縁膜を
介して形成された下部浮遊ゲート電極および上部浮遊ゲ
ート電極と、下部浮遊ゲート電極の側壁に形成されたサ
イドウォールスペーサと、上部浮遊ゲート電極上に層間
絶縁膜を介して形成された制御ゲート電極と、サイドウ
ォールスペーサとフィールド絶縁膜との間に形成された
選択酸化膜と、選択酸化膜下の半導体基板に形成された
ソース領域およびドレイン領域と、によって構成された
ＭＩＳＦＥＴを備えたフラッシュメモリを有しており、
ドレイン領域に生じる空乏層の端部が、選択酸化膜のバ
ーズビークの先端よりもソース領域側に位置するもので
ある。
板の主面上に形成されたフィールド絶縁膜と、フィール
ド絶縁膜によって囲まれた半導体基板の表面に形成され
たトンネル絶縁膜と、半導体基板上にトンネル絶縁膜を
介して形成された下部浮遊ゲート電極および上部浮遊ゲ
ート電極と、下部浮遊ゲート電極の側壁に形成されたサ
イドウォールスペーサと、上部浮遊ゲート電極上に層間
絶縁膜を介して形成された制御ゲート電極と、サイドウ
ォールスペーサとフィールド絶縁膜との間に形成された
選択酸化膜と、選択酸化膜下の半導体基板に形成された
ソース領域およびドレイン領域と、によって構成された
ＭＩＳＦＥＴを備えたフラッシュメモリを有しており、
ドレイン領域に生じる空乏層の端部が、選択酸化膜のバ
ーズビークの先端よりもソース領域側に位置するもので
ある。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記フラッシュメモリの製造方法において、半
導体基板の主面上にフィールド絶縁膜を形成した後、半
導体基板の表面にトンネル絶縁膜を形成し、次いで、下
部浮遊ゲート電極を形成する工程と、ソース領域の一部
を構成する低濃度半導体領域を形成する工程と、下部浮
遊ゲート電極の側壁にサイドウォールスペーサを形成し
た後、ソース領域の他の一部を構成する高濃度半導体領
域およびドレイン領域を構成する高濃度半導体領域を形
成する工程と、サイドウォールスペーサとフィールド絶
縁膜との間に選択酸化膜を形成する工程と、下部浮遊ゲ
ート電極に接して上部浮遊ゲート電極を形成する工程
と、上部浮遊ゲート電極上に層間絶縁膜を形成する工程
と、層間絶縁膜上に制御ゲート電極を形成する工程とを
有しており、サイドウォールスペーサとフィールド絶縁
膜との間に選択酸化膜を形成する工程と、層間絶縁膜上
に制御ゲート電極を形成する工程との間に半導体基板に
熱処理を施すものである。
方法は、前記フラッシュメモリの製造方法において、半
導体基板の主面上にフィールド絶縁膜を形成した後、半
導体基板の表面にトンネル絶縁膜を形成し、次いで、下
部浮遊ゲート電極を形成する工程と、ソース領域の一部
を構成する低濃度半導体領域を形成する工程と、下部浮
遊ゲート電極の側壁にサイドウォールスペーサを形成し
た後、ソース領域の他の一部を構成する高濃度半導体領
域およびドレイン領域を構成する高濃度半導体領域を形
成する工程と、サイドウォールスペーサとフィールド絶
縁膜との間に選択酸化膜を形成する工程と、下部浮遊ゲ
ート電極に接して上部浮遊ゲート電極を形成する工程
と、上部浮遊ゲート電極上に層間絶縁膜を形成する工程
と、層間絶縁膜上に制御ゲート電極を形成する工程とを
有しており、サイドウォールスペーサとフィールド絶縁
膜との間に選択酸化膜を形成する工程と、層間絶縁膜上
に制御ゲート電極を形成する工程との間に半導体基板に
熱処理を施すものである。
【００１５】上記した手段によれば、ドレイン領域に生
じる空乏層の端部が選択酸化膜のバーズビークの先端よ
りもソース領域側に位置するので、電子は均一な膜厚を
有するトンネル絶縁膜を流れる。これによって、電子の
引き抜き速度は安定し、書き込み特性または消去特性が
設計値を満たすことができる。
じる空乏層の端部が選択酸化膜のバーズビークの先端よ
りもソース領域側に位置するので、電子は均一な膜厚を
有するトンネル絶縁膜を流れる。これによって、電子の
引き抜き速度は安定し、書き込み特性または消去特性が
設計値を満たすことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図に
おいて、同一の機能を有するものは同一の符号を付し、
その繰り返しの説明は省略する。
おいて、同一の機能を有するものは同一の符号を付し、
その繰り返しの説明は省略する。
【００１８】図１は、本実施の形態のＡＮＤ型フラッシ
ュメモリのメモリセルアレイの等価回路図である。図示
のように、本実施の形態のＡＮＤ型フラッシュメモリの
メモリセルアレイは、複数の記憶ＭＩＳＦＥＴ（メモリ
セル）ＱｍとスイッチＭＩＳＦＥＴＱｓ，Ｑｄとから構
成されている。
ュメモリのメモリセルアレイの等価回路図である。図示
のように、本実施の形態のＡＮＤ型フラッシュメモリの
メモリセルアレイは、複数の記憶ＭＩＳＦＥＴ（メモリ
セル）ＱｍとスイッチＭＩＳＦＥＴＱｓ，Ｑｄとから構
成されている。
【００１９】メモリセルブロックＭＣＢ内では、各記憶
ＭＩＳＦＥＴＱｍのソース領域は、埋め込み拡散層配線
による副ソース線ＳＣＳによって共有され、スイッチＭ
ＩＳＦＥＴＱｓのソース領域・ドレイン領域の一方に接
続されている。また、各記憶ＭＩＳＦＥＴＱｍのドレイ
ン領域は、埋め込み拡散層配線による副ビット線ＳＢＬ
によって共有され、スイッチＭＩＳＦＥＴＱｄのソース
領域、ドレイン領域の一方に接続された構造となってい
る。つまり、上記副ソース線ＳＣＳまたは上記副ビット
線ＳＢＬに対して記憶ＭＩＳＦＥＴＱｍが並列に接続さ
れた構造をなしている。
ＭＩＳＦＥＴＱｍのソース領域は、埋め込み拡散層配線
による副ソース線ＳＣＳによって共有され、スイッチＭ
ＩＳＦＥＴＱｓのソース領域・ドレイン領域の一方に接
続されている。また、各記憶ＭＩＳＦＥＴＱｍのドレイ
ン領域は、埋め込み拡散層配線による副ビット線ＳＢＬ
によって共有され、スイッチＭＩＳＦＥＴＱｄのソース
領域、ドレイン領域の一方に接続された構造となってい
る。つまり、上記副ソース線ＳＣＳまたは上記副ビット
線ＳＢＬに対して記憶ＭＩＳＦＥＴＱｍが並列に接続さ
れた構造をなしている。
【００２０】スイッチＭＩＳＦＥＴＱｓのソース領域、
ドレイン領域の他方はメモリセルブロックＭＣＢ間にお
いて共通のソース線ＣＳに接続されている。また、スイ
ッチＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の他
方はビット線ＢＬに接続されている。
ドレイン領域の他方はメモリセルブロックＭＣＢ間にお
いて共通のソース線ＣＳに接続されている。また、スイ
ッチＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の他
方はビット線ＢＬに接続されている。
【００２１】個々の記憶ＭＩＳＦＥＴＱｍのゲート電極
は、下部浮遊ゲート電極と、上部浮遊ゲート電極と、上
部浮遊ゲート電極上に層間絶縁膜を介して形成された制
御ゲート電極とによって構成されている。制御ゲート電
極は、メモリセルである記憶ＭＩＳＦＥＴＱｍのワード
線ＷＬとして作用するものであり、副ソース線ＳＣＳま
たは副ビット線ＳＢＬとは垂直の方向に延在し、異なる
メモリセルブロックＭＣＢ間において共有されるもので
ある。
は、下部浮遊ゲート電極と、上部浮遊ゲート電極と、上
部浮遊ゲート電極上に層間絶縁膜を介して形成された制
御ゲート電極とによって構成されている。制御ゲート電
極は、メモリセルである記憶ＭＩＳＦＥＴＱｍのワード
線ＷＬとして作用するものであり、副ソース線ＳＣＳま
たは副ビット線ＳＢＬとは垂直の方向に延在し、異なる
メモリセルブロックＭＣＢ間において共有されるもので
ある。
【００２２】次に、上記記憶ＭＩＳＦＥＴＱｍの具体的
な構成を図２（メモリセルアレイを示す半導体基板の平
面図）、図３（図２のＡ−Ａ’線における半導体基板の
断面図）、図４（図２のＢ−Ｂ’線における半導体基板
の断面図）および図５（図２のＣ−Ｃ’線における半導
体基板の断面図）を用いて説明する。
な構成を図２（メモリセルアレイを示す半導体基板の平
面図）、図３（図２のＡ−Ａ’線における半導体基板の
断面図）、図４（図２のＢ−Ｂ’線における半導体基板
の断面図）および図５（図２のＣ−Ｃ’線における半導
体基板の断面図）を用いて説明する。
【００２３】半導体基体１の主面にはｐ型ウエル２が形
成され、このｐ型ウエル２の下にはｎ型ウエル３が形成
されている。さらに、半導体基板１の主面には、たとえ
ば厚い酸化シリコン膜からなる素子分離用のフィールド
絶縁膜４が形成されている。本実施の形態では、フィー
ルド絶縁膜４を例示しているが、たとえば浅溝に形成さ
れたトレンチ型分離構造であっても良い。
成され、このｐ型ウエル２の下にはｎ型ウエル３が形成
されている。さらに、半導体基板１の主面には、たとえ
ば厚い酸化シリコン膜からなる素子分離用のフィールド
絶縁膜４が形成されている。本実施の形態では、フィー
ルド絶縁膜４を例示しているが、たとえば浅溝に形成さ
れたトレンチ型分離構造であっても良い。
【００２４】記憶ＭＩＳＦＥＴＱｍは、フィールド絶縁
膜４で規定されたｐ型ウエル２に形成され、トンネル絶
縁膜５を介して形成された浮遊ゲート電極６と、浮遊ゲ
ート電極６上に層間絶縁膜７を介して形成された制御ゲ
ート電極８とを有する。複数の記憶ＭＩＳＦＥＴＱｍ
は、フィールド絶縁膜４で規定されたｐ型ウエル２の一
つの領域に形成され、メモリセルブロックＭＣＢを構成
する。
膜４で規定されたｐ型ウエル２に形成され、トンネル絶
縁膜５を介して形成された浮遊ゲート電極６と、浮遊ゲ
ート電極６上に層間絶縁膜７を介して形成された制御ゲ
ート電極８とを有する。複数の記憶ＭＩＳＦＥＴＱｍ
は、フィールド絶縁膜４で規定されたｐ型ウエル２の一
つの領域に形成され、メモリセルブロックＭＣＢを構成
する。
【００２５】トンネル絶縁膜５は、たとえば酸化シリコ
ン膜からなり、その膜厚は、たとえば９〜１０ｎｍとす
ることができる。
ン膜からなり、その膜厚は、たとえば９〜１０ｎｍとす
ることができる。
【００２６】浮遊ゲート電極６は、下部浮遊ゲート電極
６ａおよび上部浮遊ゲート電極６ｂからなるＴ字型の断
面形状を有するものであり、たとえば多結晶シリコン膜
とすることができる。下部浮遊ゲート電極６ａは、トン
ネル絶縁膜５上に形成され、その側面にはサイドウォー
ルスペーサ９が形成されている。
６ａおよび上部浮遊ゲート電極６ｂからなるＴ字型の断
面形状を有するものであり、たとえば多結晶シリコン膜
とすることができる。下部浮遊ゲート電極６ａは、トン
ネル絶縁膜５上に形成され、その側面にはサイドウォー
ルスペーサ９が形成されている。
【００２７】また、下部浮遊ゲート電極６ａの両側のｐ
型ウエル２の主面には、ｎ型不純物によって構成される
一対の高濃度半導体領域１０と、この一対の高濃度半導
体領域１０の内側の一方に配置されたｎ型不純物によっ
て構成される低濃度半導体領域１１とが形成されてい
る。一つの高濃度半導体領域１０と一つの低濃度半導体
領域１１とは各々記憶ＭＩＳＦＥＴＱｍのソース領域を
構成し、一つの高濃度半導体領域１０はドレイン領域を
構成するとともに、１つのメモリセルブロックＭＣＢ内
の共通の副ソース線ＳＣＳまたは副ビット線ＳＢＬをそ
れぞれ構成する。
型ウエル２の主面には、ｎ型不純物によって構成される
一対の高濃度半導体領域１０と、この一対の高濃度半導
体領域１０の内側の一方に配置されたｎ型不純物によっ
て構成される低濃度半導体領域１１とが形成されてい
る。一つの高濃度半導体領域１０と一つの低濃度半導体
領域１１とは各々記憶ＭＩＳＦＥＴＱｍのソース領域を
構成し、一つの高濃度半導体領域１０はドレイン領域を
構成するとともに、１つのメモリセルブロックＭＣＢ内
の共通の副ソース線ＳＣＳまたは副ビット線ＳＢＬをそ
れぞれ構成する。
【００２８】上部浮遊ゲート電極６ｂは、一つの高濃度
半導体領域１０と一つの低濃度半導体領域１１とからな
るソース領域、および一つの高濃度半導体領域１０から
なるドレイン領域を覆うようにして形成され、上部浮遊
ゲート電極６ｂと上記ソース領域および上記ドレイン領
域とを絶縁するために、サイドウォールスペーサ９と選
択酸化膜１２が形成されている。
半導体領域１０と一つの低濃度半導体領域１１とからな
るソース領域、および一つの高濃度半導体領域１０から
なるドレイン領域を覆うようにして形成され、上部浮遊
ゲート電極６ｂと上記ソース領域および上記ドレイン領
域とを絶縁するために、サイドウォールスペーサ９と選
択酸化膜１２が形成されている。
【００２９】高濃度半導体領域１０の端部と選択酸化膜
１２のバーズビークの先端との間は、たとえば１０ｎｍ
以上の間隔が設けられており、高濃度半導体領域１０
は、たとえば１×１０19ｃｍ-3以上の不純物を有してい
る。
１２のバーズビークの先端との間は、たとえば１０ｎｍ
以上の間隔が設けられており、高濃度半導体領域１０
は、たとえば１×１０19ｃｍ-3以上の不純物を有してい
る。
【００３０】上部浮遊ゲート電極６ｂ上には層間絶縁膜
７が形成されている。層間絶縁膜７は、たとえば酸化シ
リコン膜および窒化シリコン膜の積層膜とすることがで
きる。また、層間絶縁膜７上には制御ゲート電極８が形
成されている。制御ゲート電極８は、たとえば多結晶シ
リコン膜からなる。
７が形成されている。層間絶縁膜７は、たとえば酸化シ
リコン膜および窒化シリコン膜の積層膜とすることがで
きる。また、層間絶縁膜７上には制御ゲート電極８が形
成されている。制御ゲート電極８は、たとえば多結晶シ
リコン膜からなる。
【００３１】なお、制御ゲート電極８は、メモリセルの
ワード線ＷＬとして作用するものであり、副ソース線Ｓ
ＣＳまたは副ビット線ＳＢＬとは垂直の方向に延在さ
れ、異なるメモリセルブロックＭＣＢに共有されるもの
である。
ワード線ＷＬとして作用するものであり、副ソース線Ｓ
ＣＳまたは副ビット線ＳＢＬとは垂直の方向に延在さ
れ、異なるメモリセルブロックＭＣＢに共有されるもの
である。
【００３２】このように、本実施の形態によれば、高濃
度半導体領域１０の端部と選択酸化膜１２のバーズビー
クの先端との間に１０ｎｍ以上の間隔を設け、上記高濃
度半導体領域１０は１×１０19ｃｍ-3以上の高濃度の不
純物を有しているので、制御ゲート電極８に負の電圧を
印加し、高濃度半導体領域１０によって構成されるドレ
イン領域に正の電圧を印加して浮遊ゲート電極６から上
記ドレイン領域へ電子を引き抜く際、ドレイン領域に生
じる空乏層の端部は選択酸化膜１２のバーズビークの先
端よりもソース領域側に位置している。従って、電子は
均一な膜厚のトンネル絶縁膜５を流れるので、電子の引
き抜き速度は安定し、ＡＮＤ型フラッシュメモリの書き
込み特性または消去特性の設計値を満たすことができ
る。
度半導体領域１０の端部と選択酸化膜１２のバーズビー
クの先端との間に１０ｎｍ以上の間隔を設け、上記高濃
度半導体領域１０は１×１０19ｃｍ-3以上の高濃度の不
純物を有しているので、制御ゲート電極８に負の電圧を
印加し、高濃度半導体領域１０によって構成されるドレ
イン領域に正の電圧を印加して浮遊ゲート電極６から上
記ドレイン領域へ電子を引き抜く際、ドレイン領域に生
じる空乏層の端部は選択酸化膜１２のバーズビークの先
端よりもソース領域側に位置している。従って、電子は
均一な膜厚のトンネル絶縁膜５を流れるので、電子の引
き抜き速度は安定し、ＡＮＤ型フラッシュメモリの書き
込み特性または消去特性の設計値を満たすことができ
る。
【００３３】図６（ａ）は、従来のドレイン領域を示す
半導体基板の要部断面図であり、図６（ｂ）は、本実施
の形態のドレイン領域を示す半導体基板の要部断面図で
ある。
半導体基板の要部断面図であり、図６（ｂ）は、本実施
の形態のドレイン領域を示す半導体基板の要部断面図で
ある。
【００３４】図６（ａ）に示すように、従来のドレイン
領域の冶金的接合の端部は、トンネル絶縁膜５の下に位
置するが、制御ゲート電極８に負の電圧を印加するとド
レイン領域に生じる空乏層が選択酸化膜１２のバーズビ
ークの下まで伸びて電子はトンネル絶縁膜５ではなく、
選択酸化膜１２のバーズビークを流れる。
領域の冶金的接合の端部は、トンネル絶縁膜５の下に位
置するが、制御ゲート電極８に負の電圧を印加するとド
レイン領域に生じる空乏層が選択酸化膜１２のバーズビ
ークの下まで伸びて電子はトンネル絶縁膜５ではなく、
選択酸化膜１２のバーズビークを流れる。
【００３５】これに対して、図６（ｂ）に示すように、
本実施の形態のドレイン領域の冶金的接合の端部は、ト
ンネル絶縁膜５の下に位置するが、従来のドレイン領域
の冶金的接合位置よりもソース領域側へ近づいている。
従って、制御ゲート電極８に負の電圧を印加することに
よってドレイン領域に生じる空乏層は、トンネル絶縁膜
５の下の領域にしか伸びず、電子はトンネル絶縁膜５を
流れる。
本実施の形態のドレイン領域の冶金的接合の端部は、ト
ンネル絶縁膜５の下に位置するが、従来のドレイン領域
の冶金的接合位置よりもソース領域側へ近づいている。
従って、制御ゲート電極８に負の電圧を印加することに
よってドレイン領域に生じる空乏層は、トンネル絶縁膜
５の下の領域にしか伸びず、電子はトンネル絶縁膜５を
流れる。
【００３６】次に、ドレイン領域に生じる空乏層の広が
り位置を調べる方法の一例を図７を用いて簡単に説明す
る。
り位置を調べる方法の一例を図７を用いて簡単に説明す
る。
【００３７】まず、制御ゲート電極８に負の電圧を印加
してトンネル電流を測定し、この測定結果を用いて、図
７（ａ）に示すＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍプロッ
トを行なう。ｌｏｇ（Ｊ／Ｅ２）と１／Ｅとの傾きから
トンネル電流が流れる領域（トンネリング部）の膜厚を
求める。ここで、Ｊは電流密度、Ｅは電界である。
してトンネル電流を測定し、この測定結果を用いて、図
７（ａ）に示すＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍプロッ
トを行なう。ｌｏｇ（Ｊ／Ｅ２）と１／Ｅとの傾きから
トンネル電流が流れる領域（トンネリング部）の膜厚を
求める。ここで、Ｊは電流密度、Ｅは電界である。
【００３８】この関係をドレイン電圧を変えて数点測定
し、図７（ｂ）に示すように、トンネリング部の膜厚と
ドレイン電圧との関係を求める。空乏層の広がりが選択
酸化膜１２のバーズビークの先端に達しない場合は、電
子はトンネル絶縁膜５を流れるのでトンネリング部の膜
厚はドレイン電圧に依存せずほぼ一定である。これに対
して、空乏層の広がりが選択酸化膜１２のバーズビーク
の先端に達した場合は、電子が選択酸化膜１２のバーズ
ビークを流れるのでトンネリング部の膜厚はドレイン電
圧が増加するに従って厚くなる。
し、図７（ｂ）に示すように、トンネリング部の膜厚と
ドレイン電圧との関係を求める。空乏層の広がりが選択
酸化膜１２のバーズビークの先端に達しない場合は、電
子はトンネル絶縁膜５を流れるのでトンネリング部の膜
厚はドレイン電圧に依存せずほぼ一定である。これに対
して、空乏層の広がりが選択酸化膜１２のバーズビーク
の先端に達した場合は、電子が選択酸化膜１２のバーズ
ビークを流れるのでトンネリング部の膜厚はドレイン電
圧が増加するに従って厚くなる。
【００３９】すなわち、適用されるドレイン電圧（図７
（ｂ）中のＶｄ）において、トンネリング部の膜厚が一
定の値の領域（図７（ｂ）中のＡ点）であれば、トンネ
ル電流はトンネル絶縁膜５を流れており、トンネリング
部の膜厚が増加する領域（図７（ｂ）中のＢ点）であれ
ば、トンネル電流は選択酸化膜１２のバーズビークを流
れていることがわかる。
（ｂ）中のＶｄ）において、トンネリング部の膜厚が一
定の値の領域（図７（ｂ）中のＡ点）であれば、トンネ
ル電流はトンネル絶縁膜５を流れており、トンネリング
部の膜厚が増加する領域（図７（ｂ）中のＢ点）であれ
ば、トンネル電流は選択酸化膜１２のバーズビークを流
れていることがわかる。
【００４０】次に、本実施の形態のＡＮＤ型フラッシュ
メモリの製造方法を図８〜図１５を用いて説明する。図
８〜図１５は、本実施の形態のＡＮＤ型フラッシュメモ
リの製造方法の一例をそのメモリセル領域に形成された
記憶ＭＩＳＦＥＴＱｍついて示したものであり、図２に
おけるＡ−Ａ’線断面図である。
メモリの製造方法を図８〜図１５を用いて説明する。図
８〜図１５は、本実施の形態のＡＮＤ型フラッシュメモ
リの製造方法の一例をそのメモリセル領域に形成された
記憶ＭＩＳＦＥＴＱｍついて示したものであり、図２に
おけるＡ−Ａ’線断面図である。
【００４１】まず、図８に示すように、半導体基板１に
不純物をイオン注入することによって、ｐ型ウエル２お
よびｎ型ウエル３を形成する。次いで、フィールド絶縁
膜４を形成する。フィールド絶縁膜４の形成は、図示し
ない窒化シリコン膜を半導体基体１上に形成し、これを
マスクとして選択酸化（ＬＯＣＯＳ；Local Oxidation
of Silicon) することにより形成することができる。な
お、半導体基体１の主面上には犠牲酸化膜１３が形成さ
れている。
不純物をイオン注入することによって、ｐ型ウエル２お
よびｎ型ウエル３を形成する。次いで、フィールド絶縁
膜４を形成する。フィールド絶縁膜４の形成は、図示し
ない窒化シリコン膜を半導体基体１上に形成し、これを
マスクとして選択酸化（ＬＯＣＯＳ；Local Oxidation
of Silicon) することにより形成することができる。な
お、半導体基体１の主面上には犠牲酸化膜１３が形成さ
れている。
【００４２】次に、図９に示すように、犠牲酸化膜１３
を除去した後、トンネル絶縁膜５となる酸化シリコン膜
を形成する。次いで、半導体基板１上に下部浮遊ゲート
電極６ａとなる多結晶シリコン膜（図示せず）および窒
化シリコン膜１４を順次堆積した後、これらを順次エッ
チングして多結晶シリコン膜によって構成される下部浮
遊ゲート電極６ａを形成する。
を除去した後、トンネル絶縁膜５となる酸化シリコン膜
を形成する。次いで、半導体基板１上に下部浮遊ゲート
電極６ａとなる多結晶シリコン膜（図示せず）および窒
化シリコン膜１４を順次堆積した後、これらを順次エッ
チングして多結晶シリコン膜によって構成される下部浮
遊ゲート電極６ａを形成する。
【００４３】次に、図１０に示すように、記憶ＭＩＳＦ
ＥＴＱｍのソース領域を開口するように形成したフォト
レジストをマスクにして、不純物をイオン打ち込み法に
よってｐ型ウエル２に注入し、その後、熱処理を行っ
て、低濃度半導体領域１１を形成する。不純物として
は、ｎ形の不純物であるリンまたは砒素を例示すること
ができる。
ＥＴＱｍのソース領域を開口するように形成したフォト
レジストをマスクにして、不純物をイオン打ち込み法に
よってｐ型ウエル２に注入し、その後、熱処理を行っ
て、低濃度半導体領域１１を形成する。不純物として
は、ｎ形の不純物であるリンまたは砒素を例示すること
ができる。
【００４４】次に、図１１に示すように、たとえば化学
的気相成長（ＣＶＤ；Chemical Vapor Deposition ）法
によって形成された酸化シリコン膜（図示せず）を半導
体基体１の全面に堆積した後、この酸化シリコン膜を異
方性エッチングにより加工してサイドウォールスペーサ
９を形成する。次いで、記憶ＭＩＳＦＥＴＱｍのソース
領域およびドレイン領域を開口するように形成したフォ
トレジストをマスクにして、不純物をイオン打ち込み法
によってｐ型ウエル２に注入する。
的気相成長（ＣＶＤ；Chemical Vapor Deposition ）法
によって形成された酸化シリコン膜（図示せず）を半導
体基体１の全面に堆積した後、この酸化シリコン膜を異
方性エッチングにより加工してサイドウォールスペーサ
９を形成する。次いで、記憶ＭＩＳＦＥＴＱｍのソース
領域およびドレイン領域を開口するように形成したフォ
トレジストをマスクにして、不純物をイオン打ち込み法
によってｐ型ウエル２に注入する。
【００４５】その後、図１２に示すように、熱処理を行
って、一対の高濃度半導体領域１０を形成する。不純物
としては、ｎ形の不純物であるリンまたは砒素を例示す
ることができる。
って、一対の高濃度半導体領域１０を形成する。不純物
としては、ｎ形の不純物であるリンまたは砒素を例示す
ることができる。
【００４６】次に、不純物が導入されている一対の高濃
度半導体領域１０およびこの一対の高濃度半導体領域１
０の内側の一方に配置された低濃度半導体領域１１上に
選択酸化膜１２を形成する。選択酸化膜１２は熱酸化法
により形成することができる。この際、サイドウォール
スペーサ９は、熱酸化法により下部浮遊ゲート電極６ａ
の端部が酸化されないようにするストッパとして作用さ
せることができる。
度半導体領域１０およびこの一対の高濃度半導体領域１
０の内側の一方に配置された低濃度半導体領域１１上に
選択酸化膜１２を形成する。選択酸化膜１２は熱酸化法
により形成することができる。この際、サイドウォール
スペーサ９は、熱酸化法により下部浮遊ゲート電極６ａ
の端部が酸化されないようにするストッパとして作用さ
せることができる。
【００４７】次に、図１３に示すように、高濃度半導体
領域１０の端部と選択酸化膜１２のバーズビークの先端
との間隔が１０ｎｍ以上となるように、半導体基板１に
９５０℃以上の熱処理を施す。
領域１０の端部と選択酸化膜１２のバーズビークの先端
との間隔が１０ｎｍ以上となるように、半導体基板１に
９５０℃以上の熱処理を施す。
【００４８】ここまでの工程において、異なるメモリセ
ルブロックＭＣＢ間では下部浮遊ゲート電極６ａが分離
された構造となっているが、メモリセルブロックＭＣＢ
内では、未だ記憶ＭＩＳＦＥＴＱｍ毎に分離された構造
とはなっておらず、一体に形成されたままである。
ルブロックＭＣＢ間では下部浮遊ゲート電極６ａが分離
された構造となっているが、メモリセルブロックＭＣＢ
内では、未だ記憶ＭＩＳＦＥＴＱｍ毎に分離された構造
とはなっておらず、一体に形成されたままである。
【００４９】次に、図１４に示すように、窒化シリコン
膜１４を熱リン酸によりエッチングして除去する。これ
により下部浮遊ゲート電極６ａとサイドウォールスペー
サ９とが残ることとなる。
膜１４を熱リン酸によりエッチングして除去する。これ
により下部浮遊ゲート電極６ａとサイドウォールスペー
サ９とが残ることとなる。
【００５０】次に、上部浮遊ゲート電極６ｂが形成され
る。上部浮遊ゲート電極６ｂの形成は、多結晶シリコン
膜（図示せず）を半導体基体１の全面に堆積した後、フ
ィールド絶縁膜４上でエッチングされ除去されることに
より形成される。上部浮遊ゲート電極６ｂは、下部浮遊
ゲート電極６ａの上面に接して形成される。すなわち下
部浮遊ゲート電極６ａと一体となって浮遊ゲート電極６
を構成する。
る。上部浮遊ゲート電極６ｂの形成は、多結晶シリコン
膜（図示せず）を半導体基体１の全面に堆積した後、フ
ィールド絶縁膜４上でエッチングされ除去されることに
より形成される。上部浮遊ゲート電極６ｂは、下部浮遊
ゲート電極６ａの上面に接して形成される。すなわち下
部浮遊ゲート電極６ａと一体となって浮遊ゲート電極６
を構成する。
【００５１】また、上部浮遊ゲート電極６ｂは、サイド
ウォールスペーサ９および選択酸化膜１２を介して一対
の高濃度半導体領域１０およびこの一対の高濃度半導体
領域１０の内側の一方に配置された低濃度半導体領域１
１を覆うように形成される。すなわち、下部浮遊ゲート
電極６ａと一体となってＴ字型となるように浮遊ゲート
電極６が形成される。このように浮遊ゲート電極６がＴ
字型に形成されることにより、浮遊ゲート電極６の制御
ゲート電極８に対向する面積が大きくなり、浮遊ゲート
電極６と制御ゲート電極８との容量を大きくしてカップ
リングを強くすることができる。この結果、記憶ＭＩＳ
ＦＥＴＱｍの制御ゲート電極８による制御性を向上する
ことができる。
ウォールスペーサ９および選択酸化膜１２を介して一対
の高濃度半導体領域１０およびこの一対の高濃度半導体
領域１０の内側の一方に配置された低濃度半導体領域１
１を覆うように形成される。すなわち、下部浮遊ゲート
電極６ａと一体となってＴ字型となるように浮遊ゲート
電極６が形成される。このように浮遊ゲート電極６がＴ
字型に形成されることにより、浮遊ゲート電極６の制御
ゲート電極８に対向する面積が大きくなり、浮遊ゲート
電極６と制御ゲート電極８との容量を大きくしてカップ
リングを強くすることができる。この結果、記憶ＭＩＳ
ＦＥＴＱｍの制御ゲート電極８による制御性を向上する
ことができる。
【００５２】なお、この段階では、浮遊ゲート電極６は
異なるメモリセルブロックＭＣＢではフィールド絶縁膜
４上で分離されているが、メモリセルブロックＭＣＢ内
の記憶ＭＩＳＦＥＴＱｍ毎には分離された構造とはなっ
ておらず、一体に形成されたままである。
異なるメモリセルブロックＭＣＢではフィールド絶縁膜
４上で分離されているが、メモリセルブロックＭＣＢ内
の記憶ＭＩＳＦＥＴＱｍ毎には分離された構造とはなっ
ておらず、一体に形成されたままである。
【００５３】次に、図１５に示すように、浮遊ゲート電
極６上に層間絶縁膜７を堆積する。層間絶縁膜７は、た
とえば、下層から酸化シリコン膜、窒化シリコン膜、酸
化シリコン膜および窒化シリコン膜からなる４層構造と
することができる。酸化シリコン膜および窒化シリコン
膜は、たとえばＣＶＤ法により形成することができる。
極６上に層間絶縁膜７を堆積する。層間絶縁膜７は、た
とえば、下層から酸化シリコン膜、窒化シリコン膜、酸
化シリコン膜および窒化シリコン膜からなる４層構造と
することができる。酸化シリコン膜および窒化シリコン
膜は、たとえばＣＶＤ法により形成することができる。
【００５４】次いで、層間絶縁膜７上にＣＶＤ法によっ
て、制御ゲート電極８となる多結晶シリコン膜（図示せ
ず）および絶縁膜１４を順次堆積する。絶縁膜１４は、
たとえば酸化シリコン膜である。この後、フォトレジス
トパターンをマスクにして上記多結晶シリコン膜および
絶縁膜１４を順次エッチングして、多結晶シリコン膜に
よって構成される制御ゲート電極８を形成する。
て、制御ゲート電極８となる多結晶シリコン膜（図示せ
ず）および絶縁膜１４を順次堆積する。絶縁膜１４は、
たとえば酸化シリコン膜である。この後、フォトレジス
トパターンをマスクにして上記多結晶シリコン膜および
絶縁膜１４を順次エッチングして、多結晶シリコン膜に
よって構成される制御ゲート電極８を形成する。
【００５５】次に、前記図５に示すように、絶縁膜１４
および制御ゲート電極８をマスクにして層間絶縁膜７、
上部浮遊ゲート電極６ｂおよび下部浮遊ゲート電極６ａ
を順次エッチングして、メモリセルブロックＭＣＢ内の
記憶ＭＩＳＦＥＴＱｍをそれぞれ分離する。
および制御ゲート電極８をマスクにして層間絶縁膜７、
上部浮遊ゲート電極６ｂおよび下部浮遊ゲート電極６ａ
を順次エッチングして、メモリセルブロックＭＣＢ内の
記憶ＭＩＳＦＥＴＱｍをそれぞれ分離する。
【００５６】次に、絶縁膜１４、制御ゲート電極８、層
間絶縁膜７、上部浮遊ゲート電極６ｂおよび下部浮遊ゲ
ート電極６ａの側面にサイドウォールスペーサ１５を形
成する。サイドウォールスペーサ１５の形成は、たとえ
ば酸化シリコン膜（図示せず）を半導体基体１の全面に
堆積した後、これを異方性エッチングにより加工して形
成することができる。
間絶縁膜７、上部浮遊ゲート電極６ｂおよび下部浮遊ゲ
ート電極６ａの側面にサイドウォールスペーサ１５を形
成する。サイドウォールスペーサ１５の形成は、たとえ
ば酸化シリコン膜（図示せず）を半導体基体１の全面に
堆積した後、これを異方性エッチングにより加工して形
成することができる。
【００５７】次に、半導体基体１の全面に絶縁膜１６を
堆積した後、絶縁膜１６の全面を化学的機械研磨（ＣＭ
Ｐ；Chemical Mechanical Polishing ）法またはエッチ
バック法により加工し、絶縁膜１６の表面を平坦化す
る。このようにして前記図３〜図５に示したＡＮＤ型フ
ラッシュメモリのメモリセル領域の記憶ＭＩＳＦＥＴＱ
ｍがほぼ完成する。
堆積した後、絶縁膜１６の全面を化学的機械研磨（ＣＭ
Ｐ；Chemical Mechanical Polishing ）法またはエッチ
バック法により加工し、絶縁膜１６の表面を平坦化す
る。このようにして前記図３〜図５に示したＡＮＤ型フ
ラッシュメモリのメモリセル領域の記憶ＭＩＳＦＥＴＱ
ｍがほぼ完成する。
【００５８】本実施の形態では、ドレイン領域を広げる
ための熱処理を選択酸化膜１２を形成した直後に行なっ
たが、選択酸化膜１２を形成する工程と、制御ゲート電
極８を形成する工程との間であればいずれの工程で行な
ってもよい。
ための熱処理を選択酸化膜１２を形成した直後に行なっ
たが、選択酸化膜１２を形成する工程と、制御ゲート電
極８を形成する工程との間であればいずれの工程で行な
ってもよい。
【００５９】また、高濃度半導体領域１０によってドレ
イン領域を構成したが、ソース領域と同様に、低濃度半
導体領域１１と高濃度半導体領域１０とによってドレイ
ン領域を構成してもよい。
イン領域を構成したが、ソース領域と同様に、低濃度半
導体領域１１と高濃度半導体領域１０とによってドレイ
ン領域を構成してもよい。
【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００６１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６２】メモリセルブロック内の記憶ＭＩＳＦＥＴ
における浮遊ゲート電極からドレイン領域への電子の引
き抜き速度が向上・安定し、メモリセルへの情報の書き
込み特性または消去特性が設計値を満足するのでＡＮＤ
型フラッシュメモリの歩留まりが向上する。
における浮遊ゲート電極からドレイン領域への電子の引
き抜き速度が向上・安定し、メモリセルへの情報の書き
込み特性または消去特性が設計値を満足するのでＡＮＤ
型フラッシュメモリの歩留まりが向上する。
【図１】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルアレイの等価回路図である。
ュメモリのメモリセルアレイの等価回路図である。
【図２】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルアレイを示す要部平面図である。
ュメモリのメモリセルアレイを示す要部平面図である。
【図３】図２のＡ−Ａ’線における半導体基板の要部断
面図である。
面図である。
【図４】図２のＢ−Ｂ’線における半導体基板の要部断
面図である。
面図である。
【図５】図２のＣ−Ｃ’線における半導体基板の要部断
面図である。
面図である。
【図６】（ａ）は、従来の記憶ＭＩＳＦＥＴのドレイン
領域の拡大断面図であり、（ｂ）は、本発明の一実施の
形態である記憶ＭＩＳＦＥＴのドレイン領域の拡大断面
図である。
領域の拡大断面図であり、（ｂ）は、本発明の一実施の
形態である記憶ＭＩＳＦＥＴのドレイン領域の拡大断面
図である。
【図７】（ａ）は、記憶ＭＩＳＦＥＴの浮遊ゲート電極
とドレイン領域との間を流れるトンネル電流をＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍプロットしたグラフ図であり、
（ｂ）は、上記Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍプロッ
トから得られたトンネリング部の膜厚とドレイン電圧と
の関係を示すグラフ図である。
とドレイン領域との間を流れるトンネル電流をＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍプロットしたグラフ図であり、
（ｂ）は、上記Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍプロッ
トから得られたトンネリング部の膜厚とドレイン電圧と
の関係を示すグラフ図である。
【図８】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。
【図９】本発明の一実施の形態であるＡＮＤ型フラッシ
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。
ュメモリのメモリセルの製造方法を示す半導体基板の要
部断面図である。
【図１０】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
【図１１】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
【図１２】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
【図１３】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
【図１４】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
【図１５】本発明の一実施の形態であるＡＮＤ型フラッ
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
シュメモリのメモリセルの製造方法を示す半導体基板の
要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ トンネル絶縁膜 ６ 浮遊ゲート電極 ６ａ 下部浮遊ゲート電極 ６ｂ 上部浮遊ゲート電極 ７ 層間絶縁膜 ８ 制御ゲート電極 ９ サイドウォールスペーサ １０ 高濃度半導体領域 １１ 低濃度半導体領域 １２ 選択酸化膜 １３ 犠牲酸化膜 １４ 絶縁膜 １５ サイドウォールスペーサ １６ 絶縁膜 １７ コンタクトホール Ｑｍ 記憶ＭＩＳＦＥＴ Ｑｓ スイッチＭＩＳＦＥＴ Ｑｄ スイッチＭＩＳＦＥＴ ＢＬ ビット線 ＳＢＬ 副ビット線 ＣＳ ソース線 ＳＣＳ 副ソース線 ＷＬ ワード線 ＭＣＢ メモリセルブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 修 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (10)
- 【請求項１】 半導体基板の主面上に形成されたフィー
ルド絶縁膜と、前記フィールド絶縁膜によって囲まれた
前記半導体基板の表面に形成されたトンネル絶縁膜と、
前記半導体基板上に前記トンネル絶縁膜を介して形成さ
れた下部浮遊ゲート電極および上部浮遊ゲート電極と、
前記下部浮遊ゲート電極の側壁に形成されたサイドウォ
ールスペーサと、前記上部浮遊ゲート電極上に層間絶縁
膜を介して形成された制御ゲート電極と、前記サイドウ
ォールスペーサと前記フィールド絶縁膜との間に形成さ
れた選択酸化膜と、前記選択酸化膜下の前記半導体基板
に形成されたソース領域およびドレイン領域と、によっ
て構成されたＭＩＳＦＥＴを備えたフラッシュメモリを
有する半導体集積回路装置であって、前記ドレイン領域
に生じる空乏層の端部が、前記選択酸化膜のバーズビー
クの先端よりも前記ソース領域側に位置することを特徴
とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記ドレイン領域は１×１０19ｃｍ-3以上の不純
物を有し、１×１０19ｃｍ-3以上の不純物を有する前記
ドレイン領域の端部と前記選択酸化膜のバーズビークの
先端との間には１０ｎｍ以上の間隔が設けられているこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記ドレイン領域を構成する不純物は砒
素であることを特徴とする半導体集積回路装置。 - 【請求項４】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域の一部を構成する低濃度半導体
領域を形成する工程と、(c).前記下部浮遊ゲート電極の
側壁にサイドウォールスペーサを形成した後、前記ソー
ス領域の他の一部を構成する高濃度半導体領域およびド
レイン領域を構成する高濃度半導体領域を形成する工程
と、(d).前記サイドウォールスペーサと前記フィールド
絶縁膜との間に選択酸化膜を形成した後、前記半導体基
板に熱処理を施す工程とを有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項５】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域の一部を構成する低濃度半導体
領域を形成する工程と、(c).前記下部浮遊ゲート電極の
側壁にサイドウォールスペーサを形成した後、前記ソー
ス領域の他の一部を構成する高濃度半導体領域およびド
レイン領域を構成する高濃度半導体領域を形成する工程
と、(d).前記サイドウォールスペーサと前記フィールド
絶縁膜との間に選択酸化膜を形成する工程と、(e).前記
下部浮遊ゲート電極に接して上部浮遊ゲート電極を形成
した後、前記半導体基板に熱処理を施す工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域の一部を構成する低濃度半導体
領域を形成する工程と、(c).前記下部浮遊ゲート電極の
側壁にサイドウォールスペーサを形成した後、前記ソー
ス領域の他の一部を構成する高濃度半導体領域およびド
レイン領域を構成する高濃度半導体領域を形成する工程
と、(d).前記サイドウォールスペーサと前記フィールド
絶縁膜との間に選択酸化膜を形成する工程と、(e).前記
下部浮遊ゲート電極に接して上部浮遊ゲート電極を形成
する工程と、(f).前記上部浮遊ゲート電極上に層間絶縁
膜を形成した後、前記半導体基板に熱処理を施す工程と
を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域およびドレイン領域の一部を構
成する低濃度半導体領域をそれぞれ形成する工程と、
(c).前記下部浮遊ゲート電極の側壁にサイドウォールス
ペーサを形成した後、前記ソース領域および前記ドレイ
ン領域の他の一部を構成する高濃度半導体領域をそれぞ
れ形成する工程と、(d).前記サイドウォールスペーサと
前記フィールド絶縁膜との間に選択酸化膜を形成した
後、前記半導体基板に熱処理を施す工程とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域およびドレイン領域の一部を構
成する低濃度半導体領域をそれぞれ形成する工程と、
(c).前記下部浮遊ゲート電極の側壁にサイドウォールス
ペーサを形成した後、前記ソース領域および前記ドレイ
ン領域の他の一部を構成する高濃度半導体領域をそれぞ
れ形成する工程と、(d).前記サイドウォールスペーサと
前記フィールド絶縁膜との間に選択酸化膜を形成する工
程と、(e).前記下部浮遊ゲート電極に接して上部浮遊ゲ
ート電極を形成した後、前記半導体基板に熱処理を施す
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】 (a).半導体基板の主面上にフィールド絶
縁膜を形成した後、前記半導体基板の表面にトンネル絶
縁膜を形成し、次いで、下部浮遊ゲート電極を形成する
工程と、(b).ソース領域およびドレイン領域の一部を構
成する低濃度半導体領域をそれぞれ形成する工程と、
(c).前記下部浮遊ゲート電極の側壁にサイドウォールス
ペーサを形成した後、前記ソース領域および前記ドレイ
ン領域の他の一部を構成する高濃度半導体領域をそれぞ
れ形成する工程と、(d).前記サイドウォールスペーサと
前記フィールド絶縁膜との間に選択酸化膜を形成する工
程と、(e).前記下部浮遊ゲート電極に接して上部浮遊ゲ
ート電極を形成する工程と、(f).前記上部浮遊ゲート電
極上に層間絶縁膜を形成した後、前記半導体基板に熱処
理を施す工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１０】 請求項４から９のいずれか１項に記載
の半導体集積回路装置の製造方法において、前記半導体
基板に施される熱処理は９５０℃以上の温度で行なわれ
ることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123014A JPH11317508A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123014A JPH11317508A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317508A true JPH11317508A (ja) | 1999-11-16 |
Family
ID=14850113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10123014A Pending JPH11317508A (ja) | 1998-05-06 | 1998-05-06 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317508A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063690A1 (fr) * | 2001-02-08 | 2002-08-15 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| CN1310329C (zh) * | 2001-07-05 | 2007-04-11 | 富士通株式会社 | 半导体集成电路器件及其制造方法 |
| US7951679B2 (en) | 2004-08-16 | 2011-05-31 | Panasonic Corporation | Method for fabricating semiconductor device |
-
1998
- 1998-05-06 JP JP10123014A patent/JPH11317508A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002063690A1 (fr) * | 2001-02-08 | 2002-08-15 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteur et son procede de fabrication |
| CN1310329C (zh) * | 2001-07-05 | 2007-04-11 | 富士通株式会社 | 半导体集成电路器件及其制造方法 |
| US7951679B2 (en) | 2004-08-16 | 2011-05-31 | Panasonic Corporation | Method for fabricating semiconductor device |
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