JP3054515B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3054515B2 JP3054515B2 JP5214081A JP21408193A JP3054515B2 JP 3054515 B2 JP3054515 B2 JP 3054515B2 JP 5214081 A JP5214081 A JP 5214081A JP 21408193 A JP21408193 A JP 21408193A JP 3054515 B2 JP3054515 B2 JP 3054515B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- floating gate
- insulating film
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、ＳＡＭＯＳを有する半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
【０００２】
【従来の技術】例えばＥＥＰＲＯＭに適用されるＳＡＭ
ＯＳ（Stacked Gate Avalanche MetalOxide Semiconduc
tor）としては、図１４に示すように、半導体基板
（１）の上にゲ−ト絶縁膜としての第一の絶縁膜（２）
を介してフロ−ティングゲ−ト（３）が形成され、その
上面から側面にかけていわゆるトンネル絶縁膜としての
第二の絶縁膜（４）およびコントロ−ルゲ−ト（５）が
形成され、さらに、フロ−ティングゲ−ト（３）とコン
トロ−ルゲ−ト（５）の両側にある半導体基板（１）に
ソ−ス・ドレイン用の不純物拡散領域（６，７）が形成
されたものが提案されている。
ＯＳ（Stacked Gate Avalanche MetalOxide Semiconduc
tor）としては、図１４に示すように、半導体基板
（１）の上にゲ−ト絶縁膜としての第一の絶縁膜（２）
を介してフロ−ティングゲ−ト（３）が形成され、その
上面から側面にかけていわゆるトンネル絶縁膜としての
第二の絶縁膜（４）およびコントロ−ルゲ−ト（５）が
形成され、さらに、フロ−ティングゲ−ト（３）とコン
トロ−ルゲ−ト（５）の両側にある半導体基板（１）に
ソ−ス・ドレイン用の不純物拡散領域（６，７）が形成
されたものが提案されている。
【０００３】そのフロ−ティングゲ−ト（３）のゲ−ト
長方向の断面図は図１４に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。この素子において、メモリを
書き込む時は不純物拡散領域（６，７）間のチャンネル
領域にチャンネル電流を流し、キャリアをフロ−ティン
グゲ−ト（３）に注入し、メモリを消去する時には、所
定の電圧をコントロールゲート（５）に印加し、トンネ
ル効果によってフロ−ティングゲ−ト（３）に蓄積され
たキャリアをその尖鋭部分からコントロ−ルゲ−ト
（５）に移動させるようにしている。
長方向の断面図は図１４に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。この素子において、メモリを
書き込む時は不純物拡散領域（６，７）間のチャンネル
領域にチャンネル電流を流し、キャリアをフロ−ティン
グゲ−ト（３）に注入し、メモリを消去する時には、所
定の電圧をコントロールゲート（５）に印加し、トンネ
ル効果によってフロ−ティングゲ−ト（３）に蓄積され
たキャリアをその尖鋭部分からコントロ−ルゲ−ト
（５）に移動させるようにしている。
【０００４】次に、このＳＡＭＯＳの製造工程を図８〜
図１４を参照しながら説明する。まず、図８に示すよう
に、半導体基板（１）の上に、第一の絶縁膜（２）、多
結晶半導体膜（９）およびシリコン窒化膜からなる酸化
防御膜（１０）を形成した後に、その酸化防御膜（１
０）の上にフォトレジスト（１１）を塗布する。そし
て、フォトレジスト（１１）を露光、現像してゲ−ト領
域に窓（１２）を形成した後に、その窓（１２）から露
出した酸化防御膜（１０）をエッチングし、図９に示す
ような開口部（１３）を形成する。
図１４を参照しながら説明する。まず、図８に示すよう
に、半導体基板（１）の上に、第一の絶縁膜（２）、多
結晶半導体膜（９）およびシリコン窒化膜からなる酸化
防御膜（１０）を形成した後に、その酸化防御膜（１
０）の上にフォトレジスト（１１）を塗布する。そし
て、フォトレジスト（１１）を露光、現像してゲ−ト領
域に窓（１２）を形成した後に、その窓（１２）から露
出した酸化防御膜（１０）をエッチングし、図９に示す
ような開口部（１３）を形成する。
【０００５】次に、フォトレジスト（１１）を除去した
後に、図１０に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。続いて、図１１に
示すように酸化防御膜（１０）を除去した後に、選択酸
化膜（８）をマスクにして多結晶半導体膜（９）をドラ
イエッチングし、その多結晶半導体膜（９）をゲ−ト領
域に残存させる。その多結晶半導体膜（９）は、フロ−
ティングゲ−ト（３）となり、そのゲ−ト長方向の上縁
部は、断面が略楕円状の選択酸化膜（８）によって尖鋭
になっている。
後に、図１０に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。続いて、図１１に
示すように酸化防御膜（１０）を除去した後に、選択酸
化膜（８）をマスクにして多結晶半導体膜（９）をドラ
イエッチングし、その多結晶半導体膜（９）をゲ−ト領
域に残存させる。その多結晶半導体膜（９）は、フロ−
ティングゲ−ト（３）となり、そのゲ−ト長方向の上縁
部は、断面が略楕円状の選択酸化膜（８）によって尖鋭
になっている。
【０００６】次に、上記ドライエッチングによる半導体
基板（１）のダメ−ジ層を除去するために、例えばＨＦ
系の洗浄液により、半導体基板（１）の表面を洗浄す
る。このとき、図１２に示すように、フロ−ティングゲ
−ト（３）の両端部下にある第一の絶縁膜（２）の一部
がエッチングされる。この後、熱酸化法または減圧ＣＶ
Ｄ法によりトンネル絶縁膜として第二の絶縁膜（４）を
形成する。このとき、図１３に示すように、フロ−ティ
ングゲ−ト（３）の両端部下の間隙に第二の絶縁膜
（４）が成長する結果、フロ−ティングゲ−ト（３）の
両端下部がもり上がる。
基板（１）のダメ−ジ層を除去するために、例えばＨＦ
系の洗浄液により、半導体基板（１）の表面を洗浄す
る。このとき、図１２に示すように、フロ−ティングゲ
−ト（３）の両端部下にある第一の絶縁膜（２）の一部
がエッチングされる。この後、熱酸化法または減圧ＣＶ
Ｄ法によりトンネル絶縁膜として第二の絶縁膜（４）を
形成する。このとき、図１３に示すように、フロ−ティ
ングゲ−ト（３）の両端部下の間隙に第二の絶縁膜
（４）が成長する結果、フロ−ティングゲ−ト（３）の
両端下部がもり上がる。
【０００７】次に、減圧ＣＶＤ法により多結晶半導体膜
を形成し、これをパタ−ニングして図１４に示すよう
に、選択酸化膜（８）の上からフロ−ティングゲ−ト
（３）の一側部と半導体基板（１）に上にかけて残存さ
せ、第二の絶縁膜（４）を介してコントロールゲート
（５）を形成し、さらに、半導体基板（１）の表面に不
純物を導入して不純物拡散領域（６，７）を形成する。
を形成し、これをパタ−ニングして図１４に示すよう
に、選択酸化膜（８）の上からフロ−ティングゲ−ト
（３）の一側部と半導体基板（１）に上にかけて残存さ
せ、第二の絶縁膜（４）を介してコントロールゲート
（５）を形成し、さらに、半導体基板（１）の表面に不
純物を導入して不純物拡散領域（６，７）を形成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
製造方法によれば、第二の絶縁膜（４）を形成する前に
行う前洗浄処理により、フロ−ティングゲ−ト（３）の
両端部下にある第一の絶縁膜（２）の一部がエッチング
される。このため、第二の絶縁膜（４）を形成するとき
に、フロ−ティングゲ−ト（３）の両端下部がもり上が
ってしまう（図１３）。
製造方法によれば、第二の絶縁膜（４）を形成する前に
行う前洗浄処理により、フロ−ティングゲ−ト（３）の
両端部下にある第一の絶縁膜（２）の一部がエッチング
される。このため、第二の絶縁膜（４）を形成するとき
に、フロ−ティングゲ−ト（３）の両端下部がもり上が
ってしまう（図１３）。
【０００９】このため、第二の絶縁膜（４）を介してコ
ントロールゲート（５）を形成すると、そのフローティ
ングゲ−ト（３）の一端部下の間隙にコントロールゲー
ト（５）が入り込み、その下端部（５Ａ）が尖鋭とな
る。すると、メモリの書き込みをする際に、ＳＡＭＯＳ
が非選択状態［例えば、コントロールゲート（５）に０
Ｖ、ドレインに１２Ｖを印加する。］であるにもかかわ
らず、このコントロールゲート（５）の下端部（５Ａ）
からフローティングゲート（３）へトンネル電流がなが
れてしまい、非選択のＳＡＭＯＳに誤ってメモリの書き
込みがなされてしまう問題があった。この問題を逆トン
ネルディスターブと呼んでいる。
ントロールゲート（５）を形成すると、そのフローティ
ングゲ−ト（３）の一端部下の間隙にコントロールゲー
ト（５）が入り込み、その下端部（５Ａ）が尖鋭とな
る。すると、メモリの書き込みをする際に、ＳＡＭＯＳ
が非選択状態［例えば、コントロールゲート（５）に０
Ｖ、ドレインに１２Ｖを印加する。］であるにもかかわ
らず、このコントロールゲート（５）の下端部（５Ａ）
からフローティングゲート（３）へトンネル電流がなが
れてしまい、非選択のＳＡＭＯＳに誤ってメモリの書き
込みがなされてしまう問題があった。この問題を逆トン
ネルディスターブと呼んでいる。
【００１０】
【課題を解決するための手段】本発明は、上記した逆ト
ンネルディスターブの問題を解決するために為されたも
のであり、フローティングゲート（２９）を形成した後
に、そのフロ−ティングゲ−ト（２９）の下縁部を被覆
するように側部絶縁膜（３１）を形成する工程を設けた
ことを特徴としている。
ンネルディスターブの問題を解決するために為されたも
のであり、フローティングゲート（２９）を形成した後
に、そのフロ−ティングゲ−ト（２９）の下縁部を被覆
するように側部絶縁膜（３１）を形成する工程を設けた
ことを特徴としている。
【００１１】
【作用】本発明によれば、フロ−ティングゲ−ト（２
９）の下縁部を側部絶縁膜（３１）によって防御してい
るので、第二の絶縁膜（３２）を形成する前に行う前洗
浄処理によって、第一の絶縁膜（２２）の一部がエッチ
ングされることがなく、したがって、フロ−ティングゲ
−ト（２９）の両端部がもり上がることを防止し、コン
トロールゲートの下端部（３３Ａ）を鈍角化できる。
９）の下縁部を側部絶縁膜（３１）によって防御してい
るので、第二の絶縁膜（３２）を形成する前に行う前洗
浄処理によって、第一の絶縁膜（２２）の一部がエッチ
ングされることがなく、したがって、フロ−ティングゲ
−ト（２９）の両端部がもり上がることを防止し、コン
トロールゲートの下端部（３３Ａ）を鈍角化できる。
【００１２】さらに、側部絶縁膜（３１）を形成したこ
とによりコントロールゲート（３３）とフローティング
ゲート（２９）の間の絶縁膜を厚くできる。これによ
り、逆トンネルディスターブの発生を防止することがで
きる。
とによりコントロールゲート（３３）とフローティング
ゲート（２９）の間の絶縁膜を厚くできる。これによ
り、逆トンネルディスターブの発生を防止することがで
きる。
【００１３】
【実施例】次に、本発明の実施例を図面に基づいて説明
する。図１〜図７は、本発明の一実施例を示す断面図で
ある。まず、図１に示すように、ｐ型シリコンよりなる
半導体基板（２１）の上面を温度１０００℃でドライ酸
化し、厚さ２００ÅのSiO2よりなる第一の絶縁膜（２
２）を形成する。この後、減圧ＣＶＤ法によって、多結
晶シリコンよりなる半導体膜（２３）を２０００Åの厚
さに成長し、続いてSi3N4よりなる酸化防御膜（２４）
を１０００Åの厚さに成長する。
する。図１〜図７は、本発明の一実施例を示す断面図で
ある。まず、図１に示すように、ｐ型シリコンよりなる
半導体基板（２１）の上面を温度１０００℃でドライ酸
化し、厚さ２００ÅのSiO2よりなる第一の絶縁膜（２
２）を形成する。この後、減圧ＣＶＤ法によって、多結
晶シリコンよりなる半導体膜（２３）を２０００Åの厚
さに成長し、続いてSi3N4よりなる酸化防御膜（２４）
を１０００Åの厚さに成長する。
【００１４】さらに、レジスト（２５）を１μｍの厚さ
に塗布した後に、ステッパーを使用してレジスト（２
５）を露光し、次いで、これを現像してフローティング
ゲートとなる領域の上に窓（２６）を形成する。次に、
図２に示すように、窓（２６）から露出した酸化防御膜
（２４）をドライエッチングして開口部（２７）を形成
する。そのエッチング条件として、例えば、反応ガスと
してCHF3とO2をそれぞれ７５SCCM，２５SCCMずつエッチ
ングチャンバー（不図示）に導入するとともに、その中
の圧力を７０mToorとする。
に塗布した後に、ステッパーを使用してレジスト（２
５）を露光し、次いで、これを現像してフローティング
ゲートとなる領域の上に窓（２６）を形成する。次に、
図２に示すように、窓（２６）から露出した酸化防御膜
（２４）をドライエッチングして開口部（２７）を形成
する。そのエッチング条件として、例えば、反応ガスと
してCHF3とO2をそれぞれ７５SCCM，２５SCCMずつエッチ
ングチャンバー（不図示）に導入するとともに、その中
の圧力を７０mToorとする。
【００１５】次に、レジスト（２５）を除去した後に、
開口部（２７）の半導体膜（２３）を選択酸化して図３
に示すようなSiO2よりなる選択酸化膜（２８）を１５０
０Å〜２０００Åの厚さに形成する。続いて、酸化防御
膜（２４）をホットリン酸により除去した後に、選択酸
化膜（２８）をマスクにして半導体膜（２３）を垂直方
向に異方性エッチングし、その半導体膜（２３）を図４
に示すようにフローティングゲート領域に残存させる。
そのエッチング条件としては、例えばHBr、Cl2、SF6を
それぞれ７０sccm、２５０sccm、５sccmずつエッチング
チャンバー（不図示）に導入し、その雰囲気の圧力を１
５０mTorr程度にし、電極間の放電電力を２５０ｗとす
る。
開口部（２７）の半導体膜（２３）を選択酸化して図３
に示すようなSiO2よりなる選択酸化膜（２８）を１５０
０Å〜２０００Åの厚さに形成する。続いて、酸化防御
膜（２４）をホットリン酸により除去した後に、選択酸
化膜（２８）をマスクにして半導体膜（２３）を垂直方
向に異方性エッチングし、その半導体膜（２３）を図４
に示すようにフローティングゲート領域に残存させる。
そのエッチング条件としては、例えばHBr、Cl2、SF6を
それぞれ７０sccm、２５０sccm、５sccmずつエッチング
チャンバー（不図示）に導入し、その雰囲気の圧力を１
５０mTorr程度にし、電極間の放電電力を２５０ｗとす
る。
【００１６】これにより、選択酸化膜（２８）の下の半
導体膜（２３）をフローティングゲート（２９）として
いる。次に、図５に示すように、全面に絶縁膜（３０）
を形成し、その絶縁膜（３０）を垂直方向に異方性エッ
チングし、図６に示すようなフロ−ティングゲ−ト（２
９）の下縁部を被覆する側部絶縁膜（３１）を形成す
る。
導体膜（２３）をフローティングゲート（２９）として
いる。次に、図５に示すように、全面に絶縁膜（３０）
を形成し、その絶縁膜（３０）を垂直方向に異方性エッ
チングし、図６に示すようなフロ−ティングゲ−ト（２
９）の下縁部を被覆する側部絶縁膜（３１）を形成す
る。
【００１７】本工程は、本発明の最も特徴とする点であ
り、フローティングゲート（２９）を形成した後に、Ｃ
ＶＤ法により３００Å程度のＴＥＯＳ膜からなる絶縁膜
（３０）を成長させ、その絶縁膜（３０）を垂直方向に
異方性エッチングし、フロ−ティングゲ−ト（２９）の
下縁部を被覆するように側部絶縁膜（３１）を残存させ
ている。そのエッチング条件は、例えば CHF3、CF4、Ar
をそれぞれ３０sccm、５０sccm、８００sccmずつエッチ
ングチャンバー（不図示）に導入し、その雰囲気の圧力
を１３００mTorr程度にし、電極間の放電電力を２００
ｗとする。
り、フローティングゲート（２９）を形成した後に、Ｃ
ＶＤ法により３００Å程度のＴＥＯＳ膜からなる絶縁膜
（３０）を成長させ、その絶縁膜（３０）を垂直方向に
異方性エッチングし、フロ−ティングゲ−ト（２９）の
下縁部を被覆するように側部絶縁膜（３１）を残存させ
ている。そのエッチング条件は、例えば CHF3、CF4、Ar
をそれぞれ３０sccm、５０sccm、８００sccmずつエッチ
ングチャンバー（不図示）に導入し、その雰囲気の圧力
を１３００mTorr程度にし、電極間の放電電力を２００
ｗとする。
【００１８】次に、図７に示す断面となるまでの工程を
説明する。まず、上記の異方性エッチングによる半導体
基板（２１）のダメ−ジ層を除去するために、例えばＨ
Ｆ系の洗浄液により、半導体基板（２１）の表面を洗浄
する。この後、熱酸化法または減圧ＣＶＤ法により、フ
ロ−ティングゲ−ト（２９）を被覆するように、トンネ
ル絶縁膜として第二の絶縁膜（３２）を形成する。
説明する。まず、上記の異方性エッチングによる半導体
基板（２１）のダメ−ジ層を除去するために、例えばＨ
Ｆ系の洗浄液により、半導体基板（２１）の表面を洗浄
する。この後、熱酸化法または減圧ＣＶＤ法により、フ
ロ−ティングゲ−ト（２９）を被覆するように、トンネ
ル絶縁膜として第二の絶縁膜（３２）を形成する。
【００１９】そして、減圧ＣＶＤ法により多結晶半導体
膜を成長させ、POCl3液体ソースにより該多結晶半導体
膜をＮ型化した後に、これらをパタ−ニングして図７に
示すように、選択酸化膜（２８）の上からフロ−ティン
グゲ−ト（２９）の一側部と半導体基板（２１）に上に
かけて残存させる。ここで、パターニングされた多結晶
半導体膜を介してコントロールゲート（３３）とする。
膜を成長させ、POCl3液体ソースにより該多結晶半導体
膜をＮ型化した後に、これらをパタ−ニングして図７に
示すように、選択酸化膜（２８）の上からフロ−ティン
グゲ−ト（２９）の一側部と半導体基板（２１）に上に
かけて残存させる。ここで、パターニングされた多結晶
半導体膜を介してコントロールゲート（３３）とする。
【００２０】続いて、フローティングゲート（２９）と
コントロールゲート（３３）との両側の半導体基板（２
１）にヒ素、リン等のＮ型不純物を導入して、ソース、
ドレインとなる不純物拡散領域（３４，３５）を形成す
る。以上のとおり、フロ−ティングゲ−ト（２９）の下
縁部を被覆した後に、半導体基板（２１）の表面を洗浄
しているので、第一の絶縁膜（２２）の一部がエッチン
グされることがない。よって、フロ−ティングゲ−ト
（２９）の両端下部がもり上がることを防止し、コント
ロールゲートの下端部（３３Ａ）を鈍角化できる。さら
に、側部絶縁膜（３１）を形成したことによりコントロ
ールゲート（３３）とフローティングゲート（２９）の
間の絶縁膜を厚くできる。
コントロールゲート（３３）との両側の半導体基板（２
１）にヒ素、リン等のＮ型不純物を導入して、ソース、
ドレインとなる不純物拡散領域（３４，３５）を形成す
る。以上のとおり、フロ−ティングゲ−ト（２９）の下
縁部を被覆した後に、半導体基板（２１）の表面を洗浄
しているので、第一の絶縁膜（２２）の一部がエッチン
グされることがない。よって、フロ−ティングゲ−ト
（２９）の両端下部がもり上がることを防止し、コント
ロールゲートの下端部（３３Ａ）を鈍角化できる。さら
に、側部絶縁膜（３１）を形成したことによりコントロ
ールゲート（３３）とフローティングゲート（２９）の
間の絶縁膜を厚くできる。
【００２１】これにより、逆チャンネルディスターブが
起こる電圧は、従来例ではドレイン電圧で６Ｖ〜９Ｖで
あったのに対し、本発明では、１２Ｖ以上に向上するこ
とができた。
起こる電圧は、従来例ではドレイン電圧で６Ｖ〜９Ｖで
あったのに対し、本発明では、１２Ｖ以上に向上するこ
とができた。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
フロ−ティングゲ−ト（２９）の下縁部を側部絶縁膜
（３１）によって防御しているので、第二の絶縁膜（３
２）を形成する前に前洗浄処理を行っても、第一の絶縁
膜（２２）の一部がエッチングされず、従来のようにフ
ロ−ティングゲ−ト（２９）の両端下部がもり上がるの
を防止できる。
フロ−ティングゲ−ト（２９）の下縁部を側部絶縁膜
（３１）によって防御しているので、第二の絶縁膜（３
２）を形成する前に前洗浄処理を行っても、第一の絶縁
膜（２２）の一部がエッチングされず、従来のようにフ
ロ−ティングゲ−ト（２９）の両端下部がもり上がるの
を防止できる。
【００２３】さらに、側部絶縁膜（３１）を形成したこ
とにより、コントロールゲート（３３）とフローティン
グゲート（２９）の間の絶縁膜を厚くできる。したがっ
て、逆チャンネルディスターブを防止し、高信頼性のＥ
ＥＰＲＯＭを製造することが可能となる。
とにより、コントロールゲート（３３）とフローティン
グゲート（２９）の間の絶縁膜を厚くできる。したがっ
て、逆チャンネルディスターブを防止し、高信頼性のＥ
ＥＰＲＯＭを製造することが可能となる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を示す第６の断面図である。
を示す第６の断面図である。
【図７】本発明の一実施例に係る半導体装置の製造方法
を示す第７の断面図である。
を示す第７の断面図である。
【図８】従来例に係る半導体装置の製造方法を示す第１
の断面図である。
の断面図である。
【図９】従来例に係る半導体装置の製造方法を示す第２
の断面図である。
の断面図である。
【図１０】従来例に係る半導体装置の製造方法を示す第
３の断面図である。
３の断面図である。
【図１１】従来例に係る半導体装置の製造方法を示す第
４の断面図である。
４の断面図である。
【図１２】従来例に係る半導体装置の製造方法を示す第
５の断面図である。
５の断面図である。
【図１３】従来例に係る半導体装置の製造方法を示す第
６の断面図である。
６の断面図である。
【図１４】従来例に係る半導体装置の製造方法を示す第
７の断面図である。
７の断面図である。
フロントページの続き (56)参考文献 特開 平２−230775（ＪＰ，Ａ) 特開 平２−10875（ＪＰ，Ａ) 特開 平４−91471（ＪＰ，Ａ) 特開 平２−27773（ＪＰ，Ａ) 特開 平５−136425（ＪＰ，Ａ) 特開 昭62−2664（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 半導体基板（２１）の上に第一の絶縁膜
（２２）を介してフローティングゲート（２９）を形成
する工程と、 前記フローティングゲート（２９）を被覆するように全
面に絶縁膜を形成し、当該絶縁膜を異方性エッチングし
てフローティングゲート（２９）の下縁部にのみ側部絶
縁膜（３１）を形成した後に半導体基板（２１）を洗浄
する工程と、 前記フローティングゲート（２９）を被覆するように第
二の絶縁膜（３２）を形成する工程と、 少なくとも前記フローティングゲート（２９）の上部お
よび側部を被覆するようにコントロールゲート（３３）
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板（２１）の上に第一の絶縁膜
（２２）を介して半導体膜（２３）と酸化防御膜（２
４）を形成する工程と、 前記酸化防御膜（２４）をパターニングして開口部（２
７）を形成する工程と、 前記開口部（２７）から露出した前記半導体膜（２３）
の表面を酸化して絶縁性の選択酸化膜（２８）を形成す
る工程と、 前記酸化防御膜（２４）を除去する工程と、 前記選択酸化膜（２８）をマスクにして前記半導体膜
（２３）を選択エッチングし、前記選択酸化膜（２８）
の下に残存した前記半導体膜（２３）をフローティング
ゲート（２９）とする工程と、 前記フローティングゲート（２９）を被覆するよう絶縁
膜（３０）を形成し、該絶縁膜（３０）を異方性エッチ
ングして前記フローティングゲート（２９）の下縁部を
被覆するように側部絶縁膜（３１）を形成した後に半導
体基板（２１）を洗浄する工程と、 前記フローティングゲート（２９）を被覆するように第
二の絶縁膜（３２）を形成する工程と、 少なくとも前記フローティングゲート（２９）の上部お
よび側部を被覆するようにコントロールゲート（３３）
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214081A JP3054515B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214081A JP3054515B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766303A JPH0766303A (ja) | 1995-03-10 |
| JP3054515B2 true JP3054515B2 (ja) | 2000-06-19 |
Family
ID=16649931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214081A Expired - Fee Related JP3054515B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3054515B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216274A (ja) | 1999-01-26 | 2000-08-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR100558001B1 (ko) * | 2003-09-23 | 2006-03-06 | 삼성전자주식회사 | 스페이서 산화공정을 이용한 분리 게이트 플래쉬 메모리셀 제조 방법들 |
| KR100546407B1 (ko) * | 2004-04-30 | 2006-01-26 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 셀 제조방법 |
-
1993
- 1993-08-30 JP JP5214081A patent/JP3054515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766303A (ja) | 1995-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6452226B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| US5405806A (en) | Method for forming a metal silicide interconnect in an integrated circuit | |
| JP3065164B2 (ja) | 半導体装置及びその製造方法 | |
| US6368976B1 (en) | Method for manufacturing a semiconductor device having film thickness difference between a control gate and a floating gate | |
| JP3054515B2 (ja) | 半導体装置の製造方法 | |
| KR100242861B1 (ko) | 반도체장치의 제조방법 | |
| JPH11512568A (ja) | 半導体基板上に極小パターン幅を形成するための方法 | |
| JP3363563B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3054516B2 (ja) | 半導体装置の製造方法 | |
| JP2994938B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3054530B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| JP2003017596A (ja) | 半導体記憶装置の製造方法 | |
| JP3054523B2 (ja) | 半導体装置の製造方法 | |
| JP2002270705A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH023242A (ja) | 半導体装置の製造方法 | |
| JP2738369B2 (ja) | 半導体装置の製造方法 | |
| JPH0878550A (ja) | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 | |
| JP2000286351A (ja) | 半導体装置及びその製造方法 | |
| JPH07147335A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06291328A (ja) | 半導体装置の製造方法 | |
| JP3397910B2 (ja) | 半導体装置の製造方法 | |
| JPH07240519A (ja) | 半導体装置の製造方法 | |
| JPH06204489A (ja) | 半導体不揮発性メモリおよびその製造方法 | |
| JPH07135262A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |