JPH06204489A - 半導体不揮発性メモリおよびその製造方法 - Google Patents
半導体不揮発性メモリおよびその製造方法Info
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- JPH06204489A JPH06204489A JP4348459A JP34845992A JPH06204489A JP H06204489 A JPH06204489 A JP H06204489A JP 4348459 A JP4348459 A JP 4348459A JP 34845992 A JP34845992 A JP 34845992A JP H06204489 A JPH06204489 A JP H06204489A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体不揮発性メモリのフローティングゲー
トパターニングおよびコントロールゲートパターニング
によるアクティブ領域のエッチングを防止し、アクティ
ブ領域の動作抵抗を減少させることを目的とする。 【構成】 フローティングゲート(20)は図示するパター
ンへのパターニングとコントロールゲート(26)のドレイ
ン側との同時パターニングと同ソース側（図面中央部）
の同時パターニングの３段階に行われる。これらパター
ニングはシリコン酸化膜／ポリシリコン混合エッチング
により行われる。コントロールゲート(26)のソース側
（図面中央部）の同時パターニング時に、フローティン
グゲート(20)のソース側の突出領域がエッチングストッ
パとして機能するためコントロールゲート(26)直下のア
クティブ領域のエッチングが防止され、アクティブ領域
の動作抵抗を減少させることができる。
トパターニングおよびコントロールゲートパターニング
によるアクティブ領域のエッチングを防止し、アクティ
ブ領域の動作抵抗を減少させることを目的とする。 【構成】 フローティングゲート(20)は図示するパター
ンへのパターニングとコントロールゲート(26)のドレイ
ン側との同時パターニングと同ソース側（図面中央部）
の同時パターニングの３段階に行われる。これらパター
ニングはシリコン酸化膜／ポリシリコン混合エッチング
により行われる。コントロールゲート(26)のソース側
（図面中央部）の同時パターニング時に、フローティン
グゲート(20)のソース側の突出領域がエッチングストッ
パとして機能するためコントロールゲート(26)直下のア
クティブ領域のエッチングが防止され、アクティブ領域
の動作抵抗を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明はスタックゲート構造の半
導体不揮発性メモリおよびその製造方法に関し、詳細に
は、ソース領域の抵抗を低減する技術に関する。
導体不揮発性メモリおよびその製造方法に関し、詳細に
は、ソース領域の抵抗を低減する技術に関する。
【０００２】
【従来の技術】図８乃至図１１を参照して従来の半導体
不揮発性メモリおよびその製造方法を説明する。なお、
図はチャネル方向の断面図およびそれに直角方向のソー
ス領域断面図である。最終断面図の図１１に示すよう
に、従来の半導体不揮発性メモリはｐ型のシリコン基板
(50)、このシリコン基板(50)の所定の領域にスタック形
成したゲート絶縁膜(58)、フローティングゲート(60)、
カップリング絶縁膜(64)およびコントロールゲート(6
6)、そして、このコントロールゲート(66)およびフィー
ルド酸化膜(56)をマスクとしてシリコン基板(50)にｎ型
の不純物イオンを注入して形成したドレイン領域(74)お
よびソース領域(76)から構成される。
不揮発性メモリおよびその製造方法を説明する。なお、
図はチャネル方向の断面図およびそれに直角方向のソー
ス領域断面図である。最終断面図の図１１に示すよう
に、従来の半導体不揮発性メモリはｐ型のシリコン基板
(50)、このシリコン基板(50)の所定の領域にスタック形
成したゲート絶縁膜(58)、フローティングゲート(60)、
カップリング絶縁膜(64)およびコントロールゲート(6
6)、そして、このコントロールゲート(66)およびフィー
ルド酸化膜(56)をマスクとしてシリコン基板(50)にｎ型
の不純物イオンを注入して形成したドレイン領域(74)お
よびソース領域(76)から構成される。
【０００３】それぞれのメモリセルのドレイン領域(74)
はフィールド酸化膜(56)により分離され、コンタクトを
介してビット線に接続される。また、コントロールゲー
ト(66)はワード線に接続され、２列のメモリセルのソー
ス領域(76)が面垂直方向に連続形成されて、ソースライ
ンを形成する。
はフィールド酸化膜(56)により分離され、コンタクトを
介してビット線に接続される。また、コントロールゲー
ト(66)はワード線に接続され、２列のメモリセルのソー
ス領域(76)が面垂直方向に連続形成されて、ソースライ
ンを形成する。
【０００４】上記構成される半導体不揮発性メモリは、
コントロールゲート(66)とドレイン領域(74)、即ち、ワ
ード線とビット線に所定の電圧を印加して、フローティ
ングゲート(60)とドレイン領域(74)間のゲート絶縁膜に
高電界を発生させ、この高電界によって発生したホット
エレクトロンをフローティングゲート(60)に注入するこ
とによってデータ書込が行われる。また、コントロール
ゲート(66)を接地し、ソース領域(76)に正の所定の電圧
を印加し、これによりフローティングゲート(60)とソー
ス領域(76)の重畳部のゲート絶縁膜にＦＮ（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を流して、フロー
ティングゲート(60)の電荷をソース領域(76)に放出する
ことによってデータ消去が行われる。
コントロールゲート(66)とドレイン領域(74)、即ち、ワ
ード線とビット線に所定の電圧を印加して、フローティ
ングゲート(60)とドレイン領域(74)間のゲート絶縁膜に
高電界を発生させ、この高電界によって発生したホット
エレクトロンをフローティングゲート(60)に注入するこ
とによってデータ書込が行われる。また、コントロール
ゲート(66)を接地し、ソース領域(76)に正の所定の電圧
を印加し、これによりフローティングゲート(60)とソー
ス領域(76)の重畳部のゲート絶縁膜にＦＮ（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を流して、フロー
ティングゲート(60)の電荷をソース領域(76)に放出する
ことによってデータ消去が行われる。
【０００５】次に、従来の半導体不揮発性メモリの製造
プロセス例を説明する。 (1) ＬＯＣＯＳ法により、ｐ型のシリコン基板(50)のフ
ィールド領域に約５００ｎｍ厚のフィールド酸化膜(56)
を形成し、アクティブ領域上に約１０ｎｍ厚のゲート絶
縁膜(58)を形成する。次に、減圧気相成長法により約１
００ｎｍ厚の第１層ポリシリコン層(60)を全面形成し、
この第１層ポリシリコン層(60)を熱酸化して約２５ｎｍ
厚のカップリング絶縁膜(64)を形成した後、第２層ポリ
シリコン層(66)を全面形成する。そして、レジスト(70)
をマスクとして第２層ポリシリコン層(66)のポリシリコ
ンイオンエッチングを行ってコントロールゲート(66)を
形成する（図１０参照）。
プロセス例を説明する。 (1) ＬＯＣＯＳ法により、ｐ型のシリコン基板(50)のフ
ィールド領域に約５００ｎｍ厚のフィールド酸化膜(56)
を形成し、アクティブ領域上に約１０ｎｍ厚のゲート絶
縁膜(58)を形成する。次に、減圧気相成長法により約１
００ｎｍ厚の第１層ポリシリコン層(60)を全面形成し、
この第１層ポリシリコン層(60)を熱酸化して約２５ｎｍ
厚のカップリング絶縁膜(64)を形成した後、第２層ポリ
シリコン層(66)を全面形成する。そして、レジスト(70)
をマスクとして第２層ポリシリコン層(66)のポリシリコ
ンイオンエッチングを行ってコントロールゲート(66)を
形成する（図１０参照）。
【０００６】(2) 先のレジスト(70)をマスクとして、Ｓ
ｉＯ2 イオンエッチング、ポリシリコンイオンエッチン
グを順次行って、ゲート絶縁膜(58)および第１層ポリシ
リコン層(60)をパターニングし、コントロールゲート(6
6)にセルフアラインされたフローティングゲート(60)を
形成する（図１１参照）。このプロセス終了時点では、
ソース領域断面図に示されるように、ソース領域(76)上
にフィールド酸化膜(56)が残されている。
ｉＯ2 イオンエッチング、ポリシリコンイオンエッチン
グを順次行って、ゲート絶縁膜(58)および第１層ポリシ
リコン層(60)をパターニングし、コントロールゲート(6
6)にセルフアラインされたフローティングゲート(60)を
形成する（図１１参照）。このプロセス終了時点では、
ソース領域断面図に示されるように、ソース領域(76)上
にフィールド酸化膜(56)が残されている。
【０００７】(3) コントロールゲート(66)上部に達する
ストライプ状のレジスト(72)でドレイン領域(74)をマス
クし、ＳｉＯ2 イオンエッチングを行って、ソース領域
(76)上のフィールド酸化膜(56)を除去する（図１２参
照）。このとき、比較的厚肉のフィールド酸化膜(56)を
除去する理由と、エッチングガスのシリコンに対する選
択比が理想的でない理由によりソース領域(76)がのＳｉ
が損傷を受ける。
ストライプ状のレジスト(72)でドレイン領域(74)をマス
クし、ＳｉＯ2 イオンエッチングを行って、ソース領域
(76)上のフィールド酸化膜(56)を除去する（図１２参
照）。このとき、比較的厚肉のフィールド酸化膜(56)を
除去する理由と、エッチングガスのシリコンに対する選
択比が理想的でない理由によりソース領域(76)がのＳｉ
が損傷を受ける。
【０００８】(4) コントロールゲート(66)およびフィー
ルド酸化膜(56)をマスクとしてシリコン基板(50)にリン
（Ｐ）等のドナーイオンを高濃度に注入して、コントロ
ールゲート(68)とセルフアラインするｎ+ 型のドレイン
領域(74)およびソース領域(76)を形成する（図１３参
照）。ドレイン領域(74)およびソース領域(76)はこの後
の熱処理により、約０．２μｍ横方向拡散してフローテ
ィングゲート(60)と重畳する。
ルド酸化膜(56)をマスクとしてシリコン基板(50)にリン
（Ｐ）等のドナーイオンを高濃度に注入して、コントロ
ールゲート(68)とセルフアラインするｎ+ 型のドレイン
領域(74)およびソース領域(76)を形成する（図１３参
照）。ドレイン領域(74)およびソース領域(76)はこの後
の熱処理により、約０．２μｍ横方向拡散してフローテ
ィングゲート(60)と重畳する。
【０００９】
【発明が解決しようとする課題】従来の半導体不揮発性
メモリはソース領域(76)のアンダカットにより、フロー
ティングゲート(60)隣接領域へのイオン注入、拡散が設
計通りに行われず、データ消去時に機能するソース領域
(76)とフローティングゲート(60)との重畳部が高抵抗化
する問題、ソース領域(76)が高抵抗化する問題を有す
る。そして、これにより、データ消去特性がメモリセル
毎に異なって、データ消去に要する時間の増大、過剰消
去の問題、過剰消去を防止する回路の複雑化の問題等が
生ずる。
メモリはソース領域(76)のアンダカットにより、フロー
ティングゲート(60)隣接領域へのイオン注入、拡散が設
計通りに行われず、データ消去時に機能するソース領域
(76)とフローティングゲート(60)との重畳部が高抵抗化
する問題、ソース領域(76)が高抵抗化する問題を有す
る。そして、これにより、データ消去特性がメモリセル
毎に異なって、データ消去に要する時間の増大、過剰消
去の問題、過剰消去を防止する回路の複雑化の問題等が
生ずる。
【００１０】また、ソース領域(76)上にフィールド酸化
膜(16)が形成されないように、予め、ドレイン領域(74)
のみを分離する島状のフィールド酸化膜(56)を形成する
場合には、フローティングゲート(60)およびコントロー
ルゲート(66)のためのマスクマージンが必要となって、
微細化が困難となる問題を有する。従って、本発明は微
細化に適し、かつソース領域およびデータ消去領域の抵
抗増加、変動を生じない半導体不揮発性メモリおよびそ
の製造方法を提供することにある。
膜(16)が形成されないように、予め、ドレイン領域(74)
のみを分離する島状のフィールド酸化膜(56)を形成する
場合には、フローティングゲート(60)およびコントロー
ルゲート(66)のためのマスクマージンが必要となって、
微細化が困難となる問題を有する。従って、本発明は微
細化に適し、かつソース領域およびデータ消去領域の抵
抗増加、変動を生じない半導体不揮発性メモリおよびそ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】請求項１の発明は、少な
くともフローティングゲート周辺のソース領域を平坦に
形成した点を主要な特徴とする。請求項２の発明は、第
２層ポリシリコン層をパターニングして、コントロール
ゲートを形成した後、前記第２層ポリシリコン層のパタ
ーニングに使用されたレジストを利用して第１層ポリシ
リコン層のドレイン領域側をパターニングし、さらに、
そのレジストを利用して第１層ポリシリコン層のソース
領域側をパターニングすると共にソース領域のフィール
ド酸化膜を除去する点を主要な特徴とする。
くともフローティングゲート周辺のソース領域を平坦に
形成した点を主要な特徴とする。請求項２の発明は、第
２層ポリシリコン層をパターニングして、コントロール
ゲートを形成した後、前記第２層ポリシリコン層のパタ
ーニングに使用されたレジストを利用して第１層ポリシ
リコン層のドレイン領域側をパターニングし、さらに、
そのレジストを利用して第１層ポリシリコン層のソース
領域側をパターニングすると共にソース領域のフィール
ド酸化膜を除去する点を主要な特徴とする。
【００１２】
【作用】少なくともフローティングゲート周辺のソース
領域を平坦に形成した請求項１の構成により、フローテ
ィングゲート隣接領域へのイオン注入、拡散が設計通り
行われ、ソース領域およびデータ消去時に機能するソー
ス領域とフローティングゲートとの重畳部の高抵抗化が
防止される。
領域を平坦に形成した請求項１の構成により、フローテ
ィングゲート隣接領域へのイオン注入、拡散が設計通り
行われ、ソース領域およびデータ消去時に機能するソー
ス領域とフローティングゲートとの重畳部の高抵抗化が
防止される。
【００１３】第２層ポリシリコン層をパターニングし
て、コントロールゲートを形成した後、前記第２層ポリ
シリコン層のパターニングに使用されたレジストを利用
して第１層ポリシリコン層のドレイン領域側をパターニ
ングし、さらに、そのレジストを利用して第１層ポリシ
リコン層のソース領域側をパターニングすると共にソー
ス領域のフィールド酸化膜を、少なくとも第１層ポリシ
リコン層のパターニング前に終了する条件で除去する請
求項２の構成は、コントロールゲートとフィールド酸化
膜のセルフアライン、コントロールゲートとドレイン領
域およびソース領域のセルフアラインを可能にすると共
に、ソース領域のアンダカットを防止してドレイン領
域、ソース領域へのイオン注入およびソース領域とフロ
ーティングゲートとの重畳部への横方向拡散を円滑にす
る。
て、コントロールゲートを形成した後、前記第２層ポリ
シリコン層のパターニングに使用されたレジストを利用
して第１層ポリシリコン層のドレイン領域側をパターニ
ングし、さらに、そのレジストを利用して第１層ポリシ
リコン層のソース領域側をパターニングすると共にソー
ス領域のフィールド酸化膜を、少なくとも第１層ポリシ
リコン層のパターニング前に終了する条件で除去する請
求項２の構成は、コントロールゲートとフィールド酸化
膜のセルフアライン、コントロールゲートとドレイン領
域およびソース領域のセルフアラインを可能にすると共
に、ソース領域のアンダカットを防止してドレイン領
域、ソース領域へのイオン注入およびソース領域とフロ
ーティングゲートとの重畳部への横方向拡散を円滑にす
る。
【００１４】
【実施例】図１乃至図７を参照して本発明の一実施例を
説明する。なお、図１は実施例の要部平面図であり、一
点鎖線はレジストパターンを示す。また、図２乃至図７
は図１のａ−ａ線断面図およびｂ−ｂ線断面図である。
図１を参照すると、本発明の半導体不揮発性メモリは第
１の導電型（以下、第１の導電型をｐ型、第２の導電型
をｎ型として説明する）のシリコン基板(10)、このシリ
コン基板(10)の所定の領域にスタック形成したゲート絶
縁膜（図示されない）、フローティングゲート(20)、カ
ップリング絶縁膜（図示されない）およびコントロール
ゲート(24)、そして、このコントロールゲート(24)およ
びフィールド酸化膜(16)をマスクとしてシリコン基板(1
0)に第２の導電型のイオンを注入して形成したｎ+ 型の
ドレイン領域(34)およびソース領域(36)から構成され
る。
説明する。なお、図１は実施例の要部平面図であり、一
点鎖線はレジストパターンを示す。また、図２乃至図７
は図１のａ−ａ線断面図およびｂ−ｂ線断面図である。
図１を参照すると、本発明の半導体不揮発性メモリは第
１の導電型（以下、第１の導電型をｐ型、第２の導電型
をｎ型として説明する）のシリコン基板(10)、このシリ
コン基板(10)の所定の領域にスタック形成したゲート絶
縁膜（図示されない）、フローティングゲート(20)、カ
ップリング絶縁膜（図示されない）およびコントロール
ゲート(24)、そして、このコントロールゲート(24)およ
びフィールド酸化膜(16)をマスクとしてシリコン基板(1
0)に第２の導電型のイオンを注入して形成したｎ+ 型の
ドレイン領域(34)およびソース領域(36)から構成され
る。
【００１５】それぞれのメモリセルのドレイン領域(34)
はフィールド酸化膜(16)により分離され、コンタクト(3
8)を介して図示しないビット線に接続される。また、コ
ントロールゲート(24)はワード線に接続され、上下２列
のメモリセルのソース領域(36)が横方向に連続形成され
て、ソースラインを形成する。フィールド酸化膜(16)は
ＬＯＣＯＳ法により、当初、縦ストライプ状に連続形成
され、コントロールゲート(24)をパターニングした後
に、そのコントロールゲート(24)をマスクとして、ソー
スラインに形成されたフィールド酸化膜(16)を除去して
図示するような島状に形成される。ドレイン領域(34)お
よびソース領域(36)はこの島状のフィールド酸化膜(16)
およびコントロールゲート(24)をマスクとするイオン注
入により形成される。
はフィールド酸化膜(16)により分離され、コンタクト(3
8)を介して図示しないビット線に接続される。また、コ
ントロールゲート(24)はワード線に接続され、上下２列
のメモリセルのソース領域(36)が横方向に連続形成され
て、ソースラインを形成する。フィールド酸化膜(16)は
ＬＯＣＯＳ法により、当初、縦ストライプ状に連続形成
され、コントロールゲート(24)をパターニングした後
に、そのコントロールゲート(24)をマスクとして、ソー
スラインに形成されたフィールド酸化膜(16)を除去して
図示するような島状に形成される。ドレイン領域(34)お
よびソース領域(36)はこの島状のフィールド酸化膜(16)
およびコントロールゲート(24)をマスクとするイオン注
入により形成される。
【００１６】フローティングゲート(20)は全面形成した
第１層ポリシリコン層(20)の、レジスト(28)をマスクと
するポリシリコンイオンエッチング、次にコントロール
ゲート(24)をパターニングしたレジストをマスクとする
ドレイン領域(34)側のイオンエッチング、そのレジスト
をマスクとするソース領域(36)側のＳｉＯ2 ／ポリシリ
コン混合イオンエッチングにより形成される。このＳｉ
Ｏ2 ／ポリシリコン混合イオンエッチングにより、ソー
スラインに形成されたフィールド酸化膜(16)が同時に除
去される。
第１層ポリシリコン層(20)の、レジスト(28)をマスクと
するポリシリコンイオンエッチング、次にコントロール
ゲート(24)をパターニングしたレジストをマスクとする
ドレイン領域(34)側のイオンエッチング、そのレジスト
をマスクとするソース領域(36)側のＳｉＯ2 ／ポリシリ
コン混合イオンエッチングにより形成される。このＳｉ
Ｏ2 ／ポリシリコン混合イオンエッチングにより、ソー
スラインに形成されたフィールド酸化膜(16)が同時に除
去される。
【００１７】前記レジスト(28)によりパターニングされ
たフローティングゲート(20)は最終形状に比較してソー
ス領域(36)側に幅広であって、この幅広に形成された領
域がソースラインのフィールド酸化膜(16)除去のための
ＳｉＯ2 ／ポリシリコン混合イオンエッチング時にダミ
ーとして機能し、コントロールゲート(24)直下のソース
領域(36)のエッチングを防止する。
たフローティングゲート(20)は最終形状に比較してソー
ス領域(36)側に幅広であって、この幅広に形成された領
域がソースラインのフィールド酸化膜(16)除去のための
ＳｉＯ2 ／ポリシリコン混合イオンエッチング時にダミ
ーとして機能し、コントロールゲート(24)直下のソース
領域(36)のエッチングを防止する。
【００１８】上記構成される本発明の半導体不揮発性メ
モリは、コントロールゲート(24)とドレイン領域(34)、
即ち、ワード線とビット線に所定の電圧を印加して、フ
ローティングゲート(20)とドレイン領域(34)間のゲート
絶縁膜に高電界を発生させ、この高電界によって発生し
たホットエレクトロンをフローティングゲート(20)に注
入することによってデータ書込が行われる。また、コン
トロールゲート(24)を接地し、ソース領域(36)に正の所
定の電圧を印加し、これによりフローティングゲート(2
0)とソース領域(36)の重畳部のゲート絶縁膜にＦＮ（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を流し
て、フローティングゲート(20)の電荷をソース領域(36)
に放出することによってデータ消去が行われる。
モリは、コントロールゲート(24)とドレイン領域(34)、
即ち、ワード線とビット線に所定の電圧を印加して、フ
ローティングゲート(20)とドレイン領域(34)間のゲート
絶縁膜に高電界を発生させ、この高電界によって発生し
たホットエレクトロンをフローティングゲート(20)に注
入することによってデータ書込が行われる。また、コン
トロールゲート(24)を接地し、ソース領域(36)に正の所
定の電圧を印加し、これによりフローティングゲート(2
0)とソース領域(36)の重畳部のゲート絶縁膜にＦＮ（Ｆ
ｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を流し
て、フローティングゲート(20)の電荷をソース領域(36)
に放出することによってデータ消去が行われる。
【００１９】本発明の半導体不揮発性メモリは、第１
に、それぞれのメモリセルのドレイン領域(34)を分離す
るフィールド酸化膜(16)とコントロールゲート(24)がセ
ルフアラインされるため、コントロールゲート(24)形成
時のマスク合わせが不要となる利点を有すると共にソー
スラインを高精度に形成できる利点を有し、微細化に適
する。
に、それぞれのメモリセルのドレイン領域(34)を分離す
るフィールド酸化膜(16)とコントロールゲート(24)がセ
ルフアラインされるため、コントロールゲート(24)形成
時のマスク合わせが不要となる利点を有すると共にソー
スラインを高精度に形成できる利点を有し、微細化に適
する。
【００２０】第２に、ソースラインのフィールド酸化膜
(16)の除去とフローティングゲート(20)のソース領域(3
6)側をパターニングする時に、コントロールゲート(24)
のパターニングが終了しているため、フローティングゲ
ート(20)直下のソース領域(36)のエッチングが防止さ
れ、断面が平坦となる。この結果、フローティングゲー
ト(20)とソース領域(36)の重畳部へのイオン注入および
拡散が容易となるため、ソース領域(36)の低抵抗化が達
成される。
(16)の除去とフローティングゲート(20)のソース領域(3
6)側をパターニングする時に、コントロールゲート(24)
のパターニングが終了しているため、フローティングゲ
ート(20)直下のソース領域(36)のエッチングが防止さ
れ、断面が平坦となる。この結果、フローティングゲー
ト(20)とソース領域(36)の重畳部へのイオン注入および
拡散が容易となるため、ソース領域(36)の低抵抗化が達
成される。
【００２１】図２乃至図７を参照して、上記構成される
本発明の半導体不揮発性メモリの製造プロセス例を詳細
に説明する。
本発明の半導体不揮発性メモリの製造プロセス例を詳細
に説明する。
【００２２】(1) 図２に示すように、減圧気相成長法に
より、ｐ型のシリコン基板(10)あるいはｐウェル（以
下、シリコン基板に統一する）表面に熱酸化等により約
１０ｎｍ厚のゲート絶縁膜(11)上に減圧気相成長法によ
り、約１００ｎｍ厚の第１層ポリシリコン層(20)を全面
形成し、この第１層ポリシリコン層(20)の低抵抗化のた
めにリン（Ｐ）等の不純物をイオン注入する。この第１
層ポリシリコン上に約１００ｎｍ厚の第１のシリコン窒
化膜(12)（Ｓｉ3 Ｎ4 ）を全面形成した後、図１に一点
鎖線で示すレジスト(14)をマスクとして、第１のシリコ
ン窒化膜及び第１層ポリシリコン層(20)をＲＩＥ法でエ
ッチングする。次いで上記基板の全面に１０ｎｍのシリ
コン酸化膜(13)を形成した後、第２のシリコン窒化膜(1
4)を約２５０ｎｍ形成する。
より、ｐ型のシリコン基板(10)あるいはｐウェル（以
下、シリコン基板に統一する）表面に熱酸化等により約
１０ｎｍ厚のゲート絶縁膜(11)上に減圧気相成長法によ
り、約１００ｎｍ厚の第１層ポリシリコン層(20)を全面
形成し、この第１層ポリシリコン層(20)の低抵抗化のた
めにリン（Ｐ）等の不純物をイオン注入する。この第１
層ポリシリコン上に約１００ｎｍ厚の第１のシリコン窒
化膜(12)（Ｓｉ3 Ｎ4 ）を全面形成した後、図１に一点
鎖線で示すレジスト(14)をマスクとして、第１のシリコ
ン窒化膜及び第１層ポリシリコン層(20)をＲＩＥ法でエ
ッチングする。次いで上記基板の全面に１０ｎｍのシリ
コン酸化膜(13)を形成した後、第２のシリコン窒化膜(1
4)を約２５０ｎｍ形成する。
【００２３】(2) 図３に示すように、第２のシリコン窒
化膜(14)をシリコン酸化膜(13)が露出するまで異方性エ
ッチングすることにより、上記第１層ポリシリコン層(2
0)及び、第１シリコン窒化膜(12)の側壁にシリコン窒化
膜(15)を残す。この際シリコン酸化膜(13)がエッチング
阻止膜として作用し、シリコン窒化膜(12)はエッチング
されない。
化膜(14)をシリコン酸化膜(13)が露出するまで異方性エ
ッチングすることにより、上記第１層ポリシリコン層(2
0)及び、第１シリコン窒化膜(12)の側壁にシリコン窒化
膜(15)を残す。この際シリコン酸化膜(13)がエッチング
阻止膜として作用し、シリコン窒化膜(12)はエッチング
されない。
【００２４】(3) 図４に示すように、上記シリコン窒化
膜(12)(13)をマスクとしてシリコン基板(10)表面を熱酸
化して約５００ｎｍ厚のフィールド酸化膜(16)を形成す
る。次いで、シリコン酸化膜(13)をエッチングした後、
シリコン窒化膜(12)(13)を全面エッチングし、最後に側
壁に残った酸化膜を除去するために全面を等方性のエッ
チング液で酸化膜をライトエッチする。上記工程によ
り、縦ストライプ状のフィールド酸化膜(16)が形成され
る。なお、図１において、ハッチングの施されていない
箇所は後に、ソース領域を形成する領域であり、後の工
程でこのフィールド酸化膜のうち、ソース領域(36)と重
なる部分の酸化膜はエッチングされ、最終的には島状の
ハッチング部分のフィールド酸化膜が残される。
膜(12)(13)をマスクとしてシリコン基板(10)表面を熱酸
化して約５００ｎｍ厚のフィールド酸化膜(16)を形成す
る。次いで、シリコン酸化膜(13)をエッチングした後、
シリコン窒化膜(12)(13)を全面エッチングし、最後に側
壁に残った酸化膜を除去するために全面を等方性のエッ
チング液で酸化膜をライトエッチする。上記工程によ
り、縦ストライプ状のフィールド酸化膜(16)が形成され
る。なお、図１において、ハッチングの施されていない
箇所は後に、ソース領域を形成する領域であり、後の工
程でこのフィールド酸化膜のうち、ソース領域(36)と重
なる部分の酸化膜はエッチングされ、最終的には島状の
ハッチング部分のフィールド酸化膜が残される。
【００２５】(4) 図５に示すように、第１層ポリシリコ
ン層(20)を熱酸化或いはＣＶＤにより、シリコン酸化膜
(24)を約２５ｎｍ形成した後、レジスト(18)をマスクと
してシリコン酸化膜(24)、次いで第１層ポリシリコン層
(20)をエッチングする。
ン層(20)を熱酸化或いはＣＶＤにより、シリコン酸化膜
(24)を約２５ｎｍ形成した後、レジスト(18)をマスクと
してシリコン酸化膜(24)、次いで第１層ポリシリコン層
(20)をエッチングする。
【００２６】(5) 図６に示すように、上記レジスト(18)
を剥離した後、減圧ＣＶＤ法により、第２層ポリシリコ
ン層(26)を全面形成し、このレジスト(28)をワード線の
形状にパターニングした後、このレジスト(28)をマスク
として上記第２層ポリシリコン層(26)をパターン形成す
る。
を剥離した後、減圧ＣＶＤ法により、第２層ポリシリコ
ン層(26)を全面形成し、このレジスト(28)をワード線の
形状にパターニングした後、このレジスト(28)をマスク
として上記第２層ポリシリコン層(26)をパターン形成す
る。
【００２７】(6) 図７に示すように、将来ソースが形成
される領域を覆うレジストマスク(30)を上記基板上に形
成した後、レジストマスク(28)(30)をマスクとして、シ
リコン酸化膜(24)次いで第１層ポリシリコン層(20)をエ
ッチングする。
される領域を覆うレジストマスク(30)を上記基板上に形
成した後、レジストマスク(28)(30)をマスクとして、シ
リコン酸化膜(24)次いで第１層ポリシリコン層(20)をエ
ッチングする。
【００２８】(7) 図８に示すように、レジスト(30)を剥
離後、将来ドレインが形成される領域を覆うレジストマ
スク(32)を上記基板上に形成した後レジストマスク(28)
(32)をマスクとして、ＣＦ4 ＋Ｈ2 、或るいはＳＦ6 ＋
Ｃｌ2 等の多成分エッチングガスにより、ＳｉＯ2 ／ポ
リシリコン混合イオンエッチングを行う。
離後、将来ドレインが形成される領域を覆うレジストマ
スク(32)を上記基板上に形成した後レジストマスク(28)
(32)をマスクとして、ＣＦ4 ＋Ｈ2 、或るいはＳＦ6 ＋
Ｃｌ2 等の多成分エッチングガスにより、ＳｉＯ2 ／ポ
リシリコン混合イオンエッチングを行う。
【００２９】このＳｉＯ2 ／ポリシリコン混合イオンエ
ッチングはエッチングガスにＨ2 、或るいはＣｌ2 を混
合することにより、その混合比に応じてＳｉＯ2 とポリ
シリコンのエッチング速度の比が連続的に変化する性質
を利用するものである。フィールド酸化膜(16)厚５００
ｎｍ、第１層ポリシリコン層(20)厚１００ｎｍに設計さ
れた実施例では、フィールド酸化膜(16)のその後のエッ
チングを考慮して、ＳｉＯ2 とポリシリコンのエッチン
グ速度が約４：１となるように、例えば、４０％のＨ2
を混合したエッチングガスＣＦ4 が使用される。この
際、ｂ−ｂ断面においては、第１層ポリシリコン層(20)
の下のはエッチングされないが、図１のｃ−ｃ断面にお
いては、上記フィールド酸化膜(16)シリコン酸化膜(24)
がエッチングされ、ソース領域は横方向に拡散層で接続
される。
ッチングはエッチングガスにＨ2 、或るいはＣｌ2 を混
合することにより、その混合比に応じてＳｉＯ2 とポリ
シリコンのエッチング速度の比が連続的に変化する性質
を利用するものである。フィールド酸化膜(16)厚５００
ｎｍ、第１層ポリシリコン層(20)厚１００ｎｍに設計さ
れた実施例では、フィールド酸化膜(16)のその後のエッ
チングを考慮して、ＳｉＯ2 とポリシリコンのエッチン
グ速度が約４：１となるように、例えば、４０％のＨ2
を混合したエッチングガスＣＦ4 が使用される。この
際、ｂ−ｂ断面においては、第１層ポリシリコン層(20)
の下のはエッチングされないが、図１のｃ−ｃ断面にお
いては、上記フィールド酸化膜(16)シリコン酸化膜(24)
がエッチングされ、ソース領域は横方向に拡散層で接続
される。
【００３０】なお、実施例では多成分エッチングガスに
よるＳｉＯ2 ／ポリシリコン混合イオンエッチングを行
うが、選択性が良好なＳｉＯ2 エッチングガス、あるい
は高い比率でＨ2 を混合したＣＦ4 とＸｅＦ2 等のポリ
シリコンエッチングガスとを所定の比で混合してＳｉＯ
2 ／ポリシリコン混合イオンエッチングを行うこともで
きる。
よるＳｉＯ2 ／ポリシリコン混合イオンエッチングを行
うが、選択性が良好なＳｉＯ2 エッチングガス、あるい
は高い比率でＨ2 を混合したＣＦ4 とＸｅＦ2 等のポリ
シリコンエッチングガスとを所定の比で混合してＳｉＯ
2 ／ポリシリコン混合イオンエッチングを行うこともで
きる。
【００３１】本プロセスにより、第１層ポリシリコン層
(20)のソース領域(36)のパターニングと、ソースライン
のフィールド酸化膜(16)の除去が同時に終了し、コント
ロールゲート(26)にセルフアラインされた島状のフィー
ルド酸化膜(16)が形成される。この結果、ソース領域(3
6)の中央部は幾分エッチングされるものの、フローティ
ングゲート(20)直下のソース領域(36)のエッチングは防
止される。 (8) コントロールゲート(26)および島状のフィールド酸
化膜(16)をマスクとしてシリコン基板(10)にリン（Ｐ）
等のドナーイオンを高濃度に注入して、コントロールゲ
ート(26)とセルフアラインするｎ+ 型のドレイン領域(3
4)およびソース領域(36)を形成する（図９参照）。ドレ
イン領域(34)およびソース領域(36)はこの後の熱処理に
より、約０．２μｍ横方向拡散してフローティングゲー
ト(20)と重畳する。
(20)のソース領域(36)のパターニングと、ソースライン
のフィールド酸化膜(16)の除去が同時に終了し、コント
ロールゲート(26)にセルフアラインされた島状のフィー
ルド酸化膜(16)が形成される。この結果、ソース領域(3
6)の中央部は幾分エッチングされるものの、フローティ
ングゲート(20)直下のソース領域(36)のエッチングは防
止される。 (8) コントロールゲート(26)および島状のフィールド酸
化膜(16)をマスクとしてシリコン基板(10)にリン（Ｐ）
等のドナーイオンを高濃度に注入して、コントロールゲ
ート(26)とセルフアラインするｎ+ 型のドレイン領域(3
4)およびソース領域(36)を形成する（図９参照）。ドレ
イン領域(34)およびソース領域(36)はこの後の熱処理に
より、約０．２μｍ横方向拡散してフローティングゲー
ト(20)と重畳する。
【００３２】本発明によれば、フローティングゲート(2
0)直下のソース領域(36)のシリコンがエッチングされな
いため、Ｓｉ基板に損傷を与えずに、ワード線と自己整
合的に、ソース領域を形成できる。以上、本発明の一実
施例を説明したが、本発明はＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体不揮発性メモリ
にも適用可能である。
0)直下のソース領域(36)のシリコンがエッチングされな
いため、Ｓｉ基板に損傷を与えずに、ワード線と自己整
合的に、ソース領域を形成できる。以上、本発明の一実
施例を説明したが、本発明はＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体不揮発性メモリ
にも適用可能である。
【００３３】
【発明の効果】以上述べたように本発明の半導体不揮発
性メモリは、それぞれのメモリセルのドレイン領域を分
離するフィールド酸化膜とコントロールゲートがセルフ
アラインされるため、コントロールゲート形成時のマス
ク合わせが不要となる利点を有すると共にソースライン
をコントロールゲートと自己整合的に形成できる利点を
有し、微細化に適する。
性メモリは、それぞれのメモリセルのドレイン領域を分
離するフィールド酸化膜とコントロールゲートがセルフ
アラインされるため、コントロールゲート形成時のマス
ク合わせが不要となる利点を有すると共にソースライン
をコントロールゲートと自己整合的に形成できる利点を
有し、微細化に適する。
【００３４】また、ソースラインのフィールド酸化膜の
除去とフローティングゲートのソース領域側のパターニ
ング時に、第１層ポリシリコン層がワード線からｄだけ
オフセットを持ってソースを覆っているため、フローテ
ィングゲート直下のソース領域のエッチングが防止さ
れ、Ｓｉ基板に損傷を与えない。さらに、ソースライン
のフィールド酸化膜の除去とフローティングゲートのソ
ース領域側のパターニングをＳｉＯ2 ／ポリシリコン混
合イオンエッチングにより行うため、プロセスが簡素化
される利点を有する。
除去とフローティングゲートのソース領域側のパターニ
ング時に、第１層ポリシリコン層がワード線からｄだけ
オフセットを持ってソースを覆っているため、フローテ
ィングゲート直下のソース領域のエッチングが防止さ
れ、Ｓｉ基板に損傷を与えない。さらに、ソースライン
のフィールド酸化膜の除去とフローティングゲートのソ
ース領域側のパターニングをＳｉＯ2 ／ポリシリコン混
合イオンエッチングにより行うため、プロセスが簡素化
される利点を有する。
【図１】本発明の一実施例の要部平面図。
【図２】実施例のプロセスを説明するための断面図。
【図３】実施例のプロセスを説明するための断面図。
【図４】実施例のプロセスを説明するための断面図。
【図５】実施例のプロセスを説明するための断面図。
【図６】実施例のプロセスを説明するための断面図。
【図７】実施例のプロセスを説明するための断面図。
【図８】実施例のプロセスを説明するための断面図。
【図９】実施例のプロセスを説明するための断面図。
【図１０】従来例のプロセスを説明するための断面図。
【図１１】従来例のプロセスを説明するための断面図。
【図１２】従来例のプロセスを説明するための断面図。
【図１３】従来例のプロセスを説明するための断面図。
１０ シリコン基板 １１ ゲート絶縁膜 １２ シリコンナイトライド １６ フィールド酸化膜 ２０ フローティングゲート ２４ カップリング絶縁膜 ２６ コントロールゲート ３４ ドレイン領域 ３６ ソース領域 ３８ コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (4)
- 【請求項１】 第１の導電型のシリコン基板上に形成し
たゲート絶縁膜と、 このゲート絶縁膜上にスタック形成したフローティング
ゲート、カップリング絶縁膜およびコントロールゲート
と、 コントロールゲートをマスクとする第２の導電型の不純
物のイオン注入によりシリコン基板に形成したドレイン
領域およびソース領域から構成され、 少なくともフローティングゲート周辺のソース領域を平
坦に形成したことを特徴とする半導体不揮発性メモリ。 - 【請求項２】 第１の導電型のシリコン基板上にゲート
絶縁膜を形成するプロセスと、 ゲート絶縁膜上に第１層ポリシリコン層を全面形成する
プロセスと、 第１層ポリシリコン層の少なくともチャネル幅方向をパ
ターニングするプロセスと、 この第１層のポリシリコン層上にカップリング絶縁膜を
形成するプロセスと、 カップリング絶縁膜上に第２層ポリシリコン層を全面形
成するプロセスと、 第２層ポリシリコン層をパターニングして、コントロー
ルゲートを形成するプロセスと、 前記第２層ポリシリコン層のパターニングに使用された
レジストを利用して第１層ポリシリコン層のドレイン領
域側をパターニングするプロセスと、 前記第２層ポリシリコン層のパターニングに使用された
レジストを利用して第１層ポリシリコン層のソース領域
側をパターニングすると共にソース領域のフィールド酸
化膜を、少なくとも第１層ポリシリコン層のパターニン
グ前に終了する条件で除去するプロセスと、 コントロールゲートおよびフィールド酸化膜をマスクと
してシリコン基板に第２の導電型のイオンを注入してド
レイン領域およびソース領域を形成するプロセスとを具
備することを特徴とする半導体不揮発性メモリの製造方
法。 - 【請求項３】 前記第１層ポリシリコン層のソース領域
側のパターニングとソース領域のフィールド酸化膜の除
去を、Ｈ2 を混合したＣＦ4 、あるいはＣｌ 2 を混合し
たＳＦ6 等の多成分エッチングガスを使用するＳｉＯ2
／ポリシリコン混合イオンエッチングにより行うことを
特徴とする請求項２の半導体不揮発性メモリの製造方
法。 - 【請求項４】 Ｈ2 あるいはＣｌ2 の混合比率を第１層
ポリシリコン層厚とフィールド酸化膜厚に応じて変更す
ることを特徴とする請求項３の半導体不揮発性メモリの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348459A JPH06204489A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348459A JPH06204489A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204489A true JPH06204489A (ja) | 1994-07-22 |
Family
ID=18397152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348459A Pending JPH06204489A (ja) | 1992-12-28 | 1992-12-28 | 半導体不揮発性メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204489A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436066B1 (ko) * | 1996-03-22 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1992
- 1992-12-28 JP JP4348459A patent/JPH06204489A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436066B1 (ko) * | 1996-03-22 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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