JPH11512568A - 半導体基板上に極小パターン幅を形成するための方法 - Google Patents

Abstract

(57)【要約】 エッジ上に析出された第１の層（６）の異方性エッチングの結果として微細パターン（８；７０）を形成することにより及びエッジを形成するパターン（７；６０）を除去することにより半導体基板（１；１００）上に極小パターン幅を形成する方法において、微細パターン（８；７０）の幅は析出された第１の層の厚さにほぼ等くする。その後下にあるポリシリコン層（５、５０）を選択的に酸化する。この小パターン幅はフラッシュ・メモリセルのチャネルの横断面となり得る。

Description

【発明の詳細な説明】 半導体基板上に極小パターン幅を形成するための方法 ＭＯＳ集積回路では最短のゲート長を有するトランジスタはドライバとして、 また最小幅を有するトランジスタは能動的負荷素子として使用される。負荷素子 の場合トランジスタ幅は先行する段階のための容量負荷を形成するゲートキャパ シタンス及び能動的負荷素子の抵抗値に直接影響を及ぼす。公知の集積ＭＯＳ回 路の製造方法では、最小のトランジスタ幅は、フィールド絶縁をＬＯＣＯＳ（Ｌ ｏｃ ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）プロセスにより形成す る場合、最小限度の能動的軌道幅により決定される。これは一定のリソグラフィ 世代では一般に最短のゲート長の約１．５〜２倍である。 しかしこれはトランジスタ面積、ゲート面積、従ってまたゲート酸化物収量並 びに能動的負荷素子の入力容量に明らかに影響を及ぼすので、より小さなトラン ジスタ幅が望まれる。 Ｆｌｏｔｏｘ−ＥＥＰＲＯＭ又はフラッシュ−メモリのような不揮発性メモリ のセルもＭＯＳトランジスタ、即ちソース、チャネル及びドレイン領域を有する 素子と共に形成される。このようなメモリセルの場合情報は、チャネル領域とゲ ート酸化物により絶縁されているチャネル領域上の浮遊ゲートに記憶される。プ ログラミング又は消去によるこの電荷の変化は、浮遊ゲートと半導体基板との間 の電子のファウラー・ノルドハイムトンネル効果の結果として極めて薄いウィン ドウ、即ちトンネルウィンドウによりゲート酸化物中に形成されている極めて薄 い誘電体を通して行われる。それに必要な１０ＭＶ／ｃｍ以上の電界強度に相応 する電圧は制御ゲートを介して容量性に入結合される。 トンネルプロセスを開始するために制御ゲートに必要な電圧は２つの要因、即 ち制御ゲートに印加された電圧の入結合効率、換言すれば主として制御ゲートと トンネルウィンドウとの面積比により与えられる結合係数並びにトンネル酸化物 の厚さに関係する。 できるだけ小さいプログラミング電圧は、浮遊ゲートに制御ゲートが最大限に 重複している際に薄いトンネル酸化物を有する小さなトンネルウィンドウを必要 とする。 フラッシュ・メモリセルの場合浮遊ゲート及びドレイン領域の重複領域にトン ネル効果が起こる。ＬＯＣＯＳプロセスにより形成されたフィールド酸化物中の ゲート領域の熱酸化によりゲート酸化物を形成する際にフィールド酸化物のエッ ジに酸化物の薄層化が起こり、この薄層化が不均一な電流注入を生じ、酸化物の 信頼度が低減される。このプロセスにより生じる薄層化は適切なより厚い公称の トンネル酸化物により阻止されなければならない。更に極端に薄い酸化物の場合 ファウラー・ノルドハイム注入による“変則なゲートの洩れ電流”が発生するた めトンネル酸化物の最低限の厚さは下方を制限されることになる。 これはプログラミング電圧の削減にとってはまず第一に高度の結合係数を達成 するためにトンネルウィンドウを縮小しなければならないことを意味する。 これは２つの方向、即ち一方では重複範囲の削減により、また他方ではチャネ ル幅の削減により実施可能である。フィールド絶縁は一般にＬＯＣＯＳプロセス により行われるので、チャネル幅はフォトリソグラフィによるパターンの溶解に より下方を制限されることになる。 ＥＥＰＲＯＭメモリセルの場合トンネリングはチャネル領域上のゲート酸化物 中のトンネルウィンドウを介して行われる。この場合もウィンドウの寸法はフォ トリソグラフィのパターンの溶解により制限される。 日本国特開平５−１９０８０９号から、半導体基板上に施された酸化物−ポリ シリコン−酸化物−ポリシリコンの層パターン内に相互に絶縁されたトレンチを スペーサ技術により、トレンチの幅が極めて小さくなり残留するパターンが高度 の面密度を有する積層ゲートを形成するようにエッチングすることが公知である 。もちろんこの場合ゲート電極の寸法はスペーサ技術により影響を蒙ることはな い。 文献「ＩＢＭ技術公報（第２８巻、第６号、１９８５年１１月）」には、極め て長さの短いゲート電極を有するＧａＡｓ−ＦＥＴの製造が開示されており、そ の場合その長さはスペーサ技術により定められる。しかしゲート電極はチャネル 領域と直接接触し、その結果ショットキ接触が形成される。更にショットキ・ゲ ート電極を形成するために容易にはシリコンＭＯＳ技術に転用することのできな い特殊な層構造が使用される。 本発明の課題は、パターン幅がフォトリソグラフィにより制限されることなく 極小パターン幅を半導体基板上に形成する方法を提供することにある。 この課題は本発明の請求項１に記載の極小パターン幅の形成方法及び請求項５ に記載の極小幅を有するゲート電極の形成方法により解決される。有利な実施態 様はそれぞれ従属請求項に記載されている。 請求項１によれば、まず小パターン幅を形成すべき箇所にエッジを有するパタ ーンを施す。その後第１の層を析出する。この層は全表面、即ちエッジも被覆す る。引続きこの第１の層をこの層の水平部分が完全に除去されるまで異方性にエ ッチバックする。その際その幅が析出された層の厚さにほぼ等しい残部がエッジ に残る。この残部は一般にスペーサと云われる。パターンの材料は第１の層の材 料に対して選択的にエッチング可能のものが選択される。このエッチングの後第 １の層の残部、即ちスペーサだけが残る。スペーサはその下にある層を酸化する 際に酸化バリヤを形成する。即ちスペーサの外側の範囲だけが酸化される。 スペーサの除去（その際にスペーサの材料、即ち第１の層の材料がその下にあ る第２の層及び先に形成されている酸化物層に対して選択的にエッチング可能で ある材料が選択されなければならない）後、スペーサの寸法に相応する小さい線 状のパターン幅が酸化物層中に残る。従って酸化物層をその下にある第２の層の エッチングマスクとして使用することができる。 異方性エッチングの際にその下にある層は酸化物層を除去した後その下にある 層のエッチングマスクとして使用できるだけの深さにエッチングされる。 本発明方法では連続する層がそれぞれ選択的にエッチング可能である場合、そ れぞれの上の層はその下にある層のエッチングマスクとして使用可能であり、そ の際パターン幅は異方性エッチングの際にそのままであり、良好に再生可能であ りかつ光学領域に公知のリソグラフィでパターンを溶解する場合よりも小さく選 択することができる第１の層の層厚にほぼ匹敵する。 第１の層の材料には窒化シリコンが、第２の層にはポリシリコンが有利である 。それらは相互にかつまた酸化シリコンに対して良好に選択エッチング可能であ る。エッジを形成するパターンはＴＥＯＳ（テトラエチルオルトシラン）で形成 する と有利である。 本発明はＬＯＣＯＳプロセスによるフィールド絶縁の際にもまた酸化シリコン −ポリシリコン−酸化シリコン−サンドイッチ絶縁層にも使用することができる 。前者の場合酸化物層とポリシリコンであると有利な第２の層との間に酸化シリ コンに対して選択的にエッチング可能な層を析出しなければならない。 この場合窒化シリコンを使用すると有利である。 本発明方法で形成可能のパターン幅は有利にはＭＯＳトランジスタの場合の能 動的負荷素子を形成するために極めて狭いゲートを形成する際にも、Ｆｌｏｔｏ ｘ−ＥＥＰＲＯＭメモリセルの場合の極めて小さなトンネルウィンドウを形成す る際及びフラッシュメモリセルの場合の極めて小さなチャネル領域を形成する際 にも使用することができる。 本発明を図面を用いて実施例に基づき以下に詳述する。その際 図１Ａ〜１Ｈには酸化物−ポリシリコン−酸化物−サンドイッチ絶縁の場合の小 さいパターン幅の本発明による製造プロセスの順序が概略的に示されており、 図２Ａ〜２ＦにはＬＯＣＯＳプロセスによるフィールド絶縁の場合の小パターン 幅の本発明による製造プロセスの順序が概略的に示されており、 図３には本発明による酸化物−ポリシリコン−酸化物−サンドイッチ絶縁層中に 狭いチャネルを有するフラッシュメモリセルの断面が示されている。 図１Ａ〜１Ｈには小パターン幅を半導体基板上に形成する製造プロセスの個々 の工程が示されている。その際同じ層には同じ符号が付されている。 半導体基板１上に薄い酸化物層２が形成されている。その上に酸化物層４が形 成されているドープされたポリシリコン層３が析出されている。この酸化物−ポ リシリコン−酸化物−サンドイッチ絶縁層２、３、４の上方に更にポリシリコン 層５が析出されている。その上にＴＥＯＳ層が析出され、フォトリソグラフィに よりパターニングされ、その結果急勾配のエッジを有するパターン７が形成され ている。このパターン７及びポリシリコン層５の空いている表面の上方に窒化シ リコン層６が析出されている。この状態は図１Ａに示されている。 窒化シリコン層６を異方性にエッチバックして、パターン７のエッジだけにこ の窒化シリコン層６の残部８−いわゆるスペーサ−がそのまま残るようにされる 。 引続きパターン７を除去し、その下にあるポリシリコン層５を酸化する。パター ン７のエッジに残されたスペーサ８が酸化バリヤの作用をするので、その周囲の ポリシリコン層５だけが酸化され、スペーサ部分８の外側周囲に酸化物層９が形 成される。この状態は図１Ｂに示されている。 引続きスペーサ８を除去する。それにはスペーサが酸化シリコンに対してもポ リシリコンに対しても選択的にエッチング可能でなければならない。この条件は 窒化シリコンを第１の層に使用することにより果たされる。しかし他の材料を使 用してもよいが、それらの材料が相互に選択的にエッチング可能であることが重 要である。 図１Ｃには従来法により同時に小パターン幅に加えてフォトマスク１０により もう１つのパターンを形成することができることが示されている。フォトマスク １０は酸化シリコン層９の範囲をエッチングするのに用いられる。引続きフォト マスク１０を再び除去し、エッチングマスクの作用する酸化物層９によりその下 にあるポリシリコン層５を異方性にエッチングする。この状態は図１Ｄに示され ている。 図１Ｅに示されているように引続き酸化シリコン層９を異方性にエッチングし 、それにより同時に酸化物層４をパターニングする。 引続きポリシリコン層５を異方性にエッチングし、それにより同時にポリシリ コン層３をパターニングする。この状態は図１Ｆに示されている。 図１Ｇに示されているように薄い酸化物層２をエッチングし、それにより上方 の酸化物層４もエッチングされる。引続き図１Ｈに示されているように露出され た半導体基板１は所望の酸化物の厚さに熱酸化される。それにより先に露出され たポリシリコン層２のエッジも酸化物で覆われ、従って再び絶縁される。 図１Ｈには従来のフォトリソグラフィ工程により製造可能であるような“普通 の”パターン幅が右の部分に示されており、左の部分に本発明方法により実現可 能あるような極小パターン幅が示されている。 この小パターン幅は例えばフラッシュ・メモリセルのチャネルの切断面となり 得る。それには図３に示されているように導電層１１を浮遊ゲートとして施し、 その上方に絶縁層１２により分離されたもう１つの導電層１３が制御ゲートとし て析出されなければならない。この小パターン幅により極めて狭いトンネル領域 を形成することができ、それにより一層僅かなプログラミング及び／又は消去電 圧を可能にする有利な結合係数が可能となる。更にこの小さいチャネル幅により メモリセルは一層小さくなる。 しかしこの小パターン幅は、それにより僅かなゲート面、従って僅かなゲート キャパシタンスを有する極めて幅の狭いトランジスタを形成することができるの で、能動的負荷素子として使用される“普通の”ＭＯＳトランジスタにも有利に 使用することができる。 例えばＦｌｏｔｏｘ−ＥＥＰＲＯＭメモリセルにおいて一般的であるようなフ ィールド酸化物絶縁の際に本発明方法を使用することは図２Ａ−２Ｆに示されて いる。 Ｆｌｏｔｏｘ−ＥＥＰＲＯＭメモリセルの場合浮遊ゲートは薄いゲート酸化物 によりチャネル領域と絶縁されている。プログラミング電圧及び消去電圧を一層 低くするには、このゲート酸化物中にある小さなトンネルウィンドウ（その酸化 物の厚さはゲート酸化物よりも薄くすべきである）を形成する必要がある。この 小さなトンネルウィンドウを形成する個々の工程は図２Ａ−２Ｆに示されている 。 図２Ａでは、半導体基板１００上にＬＯＣＯＳプロセスによりフィールド酸化 物領域２０がパターニングされ、ゲート酸化物領域３０が形成されている。その 上に窒化シリコン層４０が析出され、その上に更にポリシリコン層５０が析出さ れている。ポリシリコン層５０上に従来のフォトリソグラフィによりパターニン グされたＴＥＯＳ層が析出され、それによりパターン６０が形成されている。こ のパターン６０及びポリシリコン層５０上に窒化シリコン層が析出され、引続き パターン６０のエッジにスペーサ７０が残留するように異方性にエッチバックさ れている。この状態は図２Ａに示されている。 パターン６０の選択除去の後にポリシリコン層５０を酸化し、その結果酸化バ リヤの作用をするスペーサ７０の周囲に図２Ｂに示されているように酸化物層８ ０が形成される。スペーサ７０の除去後酸化物層８０はその下にあるポリシリコ ン層５０のエッチングマスクとして使用される。この状態は図２Ｃに示されてい る。 引続き酸化物層８０を除去し、その下にあるポリシリコン層５０はその下にあ る窒化シリコン層４０のエッチングマスクとして使用される。 窒化シリコン層４０は、酸化物層８０を除去する際にフィールド酸化物及びゲ ート酸化物も腐食されないようにするのに必要である。図２Ｄは既にパターニン グされた窒化シリコン層４０の状態を示している。 引続きポリシリコン層５０を除去し、ゲート酸化物をエッチングマスクの作用 をする窒化シリコン層４０により半導体基板１００までエッチバックする。この 状態は図２Ｅに示されている。 引続き窒化シリコン層４０を除去し、熱酸化により本発明方法により形成され たトンネルウィンドウを意味する小パターン幅９０内に薄いトンネル酸化物を形 成する。このことは図２Ｆに示されている。 図２Ａによればスペーサ７０がパターン６０のエッジに形成されるので、小パ ターン幅を形成するトレンチは常に閉鎖されたリングの型をしている。Ｆｌｏｔ ｏｘ−ＥＥＰＲＯＭメモリセルの場合このリングは常に２つの鏡面対象のメモリ セルのトンネルウィンドウを画成することができる。 このリングをあける必要のある場合、窒化物ウェブをポリシリコン層５０の酸 化の直前にパターニングすることができるもう１つのフォト技術工程が必要とさ れる。 提案されたプロセスを実施することにより極く狭い条片状のトンネルウィンド ウを形成することができる。この面積は従来法により形成可能のものより１１０ 分の１以下である。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． エッジ上に析出された第１の層の異方性エッチングの結果として微細パタ ーン（７０）を形成し、またエッジを形成するパターン（６０）の除去により半 導体基板（１００）上に極小パターン幅を形成する方法であって、微細パターン （７０）の幅が析出された第１の層の厚さとほぼ等しく、この微細パターン（７ ０）の下にある第２の層（５０）の酸化の際に微細パターン（７０）が酸化バリ ヤとなり、それにより微細パターン（７０）の周囲に形成される酸化物（８０） が微細パターン（７０）の除去後その下にある単数又は複数の層のエッチングマ スクの作用をし、第１及び第２の層並びに酸化物の材料がそれらがそれぞれ選択 的にエッチング可能であるような特性を有している方法において、半導体基板（ １００）上及び第２の層（５０）の下に窒化物層（４０）により被覆されたフィ ールド酸化物領域（２０）及びゲート酸化物領域（３０）を形成し、極小パター ン幅をゲート酸化物領域（３０）の範囲に形成することを特徴とする半導体基板 上に極小パターン幅を形成するための方法。 ２． 第１の層（６）を窒化シリコンで、第２の層（５、５０）をポリシリコン で形成することを特徴とする請求項１記載の方法。 ３． 各最上層をその下にある層のエッチングマスクとして使用することを特徴 とする請求項１又は２記載の方法。 ４． ＥＥＰＲＯＭメモリセルの場合極小パターン幅がトンネルウィンドウの長 さを決定することを特徴とする請求項１乃至３の１つに記載の方法。 ５． ａ）半導体基板（１）上に酸化シリコン−ポリシリコン−酸化シリコンの 層パターン（２、３、４）を形成し、 ｂ）この層パターン上に第１の層（５）を形成し、 ｃ）第１の層（５）上にパターン（７）を形成し、 ｄ）第１の層（５）及びパターン（７）上に第１の層に対して選択的にエッチン グ可能の第２の層（６）を析出し、 ｅ）第２の層（６）を異方性にエッチングして微細パターン（８）のみをパター ン（７）のエッジに残し、 ｆ）パターン（７）を除去し、 ｇ）第１の層（５）上の酸化バリヤの作用をする微細パターン（８）の周囲に酸 化物（９）を形成し、 ｈ）微細パターン（８）を除去し、 ｉ）酸化物（９）の下にある第１の層（５）を異方性にエッチングし、その際微 細パターン（８）によりパターニングされた酸化物（９）をエッチングマスクと して用い、 ｊ）酸化物（９）を除去し、 ｋ）第１の層（５）の下にある層パターン（２、３、４）の上側の酸化シリコン 層（４）をエッチングマスクの作用をする第１の層（５）により異方性にエッチ ングし、 ｌ）第１の層（５）を除去し、 ｍ）層パターン（２、３、４）の上側の酸化シリコン層（４）の下にあるポリシ リコン層（３）及びその下にある下側の酸化シリコン層（２）をエッチングマス クの作用をする上側の酸化シリコン層（４）により基板表面まで異方性にエッチ ングし、 ｎ）基板表面及び生じたトレンチの壁面を熱酸化し、 ｏ）トレンチをゲート電極（１１）の作用をしトレンチ内に達するポリシリコン 層で充填しかつ被覆する 各工程を有する極小幅のゲート電極の形成方法。 ６． 第１の層（５）をポリシリコンで、また第２の層（６）を酸化シリコンで 形成することを特徴とする請求項５記載の方法。 ７． ＭＯＳトランジスタの場合ゲート電極（１１）が制御電極であることを特 徴とする請求項５又は６記載の方法。 ８． フラッシュＥＥＰＲＯＭメモリセルの場合ゲート電極（１１）が浮遊ゲー トであることを特徴とする請求項５又は６記載の方法。